JPH01119117A - リセット信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電源の出力停止に伴ってリセット信号を発生
する回路に関するものである。

［従来の技術］ 従来から知られているこの種のリセット信号発生回路で
は、 （イ）電源投入後、一定の時間が経過するまで：（ロ）
電源電圧が所定の値に達した後、一定の時間が経過する
まで： （ハ）電源電圧が予め定められた値以下に低下したとき
： リセット信号が能動状態（アクティブもしくはイネーブ
ルともいう）になるよう構成されている。

第３図は、かか′るリセット信号発生回路の動作を示し
た波形図である。本図に示されるとおり、電（原投入を
指示する電源コントロール信号がＯＦＦからＯＮになる
と、電源電圧が次第に上昇してくる。このとき、リセッ
ト信号は能動状態を呈している。そして、電源電圧が予
め定められている検知レベルを越すとタイマ（図示せず
）が作動し、１秒間が経過した時点にて、初めてリセッ
ト信号が非能動状態に遷移する。すなわち、電源電圧が
十分に安定した時点にて、リセット状態が解除されるこ
とになる。

これとは逆に、電源コントロール信号がＯＮからＯＦＦ
になると、電源電圧が徐々に低下していく。

しかし、電源電圧が検知レベルを下回るまではリセット
信号の非能動状態が維持され、その検知レベル以下に至
った時点にて、初めてリセット信号が能動状態となる。

［発明が解決しようとする問題点］ このように電源投入時には、レベル検知回路とタイマの
組合せによって、電源電圧が十分に正しい値に達してか
らリセットを解除することが可能であるが、電源をオフ
する場合には電源電圧が一定の電圧まで低下してからリ
セット信号が能動状態となるため、これによってシステ
ム本体にエラーが発生することも有り得た。

こういったエラーは、一般には、その直後に電源が切れ
てしまうため重要な問題とならないが、Ｅ２ＰＲＯＭや
バックアップメモリ等に必要なデータを記憶するシステ
ムでは、重大な問題となる可能性がある。

よって本発明の目的は、上述の点に鑑み、電源電圧の低
下に先立ってリセット信号を能動状態にするリセット信
号発生回路を提供することにある。

［問題点を解決するための手段］ かかる目的を達成するために、本発明では、電源のオン
／オフを制御するスイッチング素子に対してオン／オフ
制御信号を供給するスイッチング手段と、前記スイッチ
ング手段の動作を制御する処理手段と、前記処理手段の
出力に応答して、強制的にリセット信号を送出するリセ
ット手段とを具備する。

［作　用］ 本発明は、電源のオン／オフを制御するための信号に応
答して、強制的にリセット信号を発生させることにより
、電源電圧が低下する前にシステム本体をリセットする
ことができる。

［実施例］ 以下、実施例に基づいて本発明の詳細な説明する。

第１図は、本発明の一実施例を示す回路図である。本図
において、１はバッテリ、６は手動スイッチ、１２はＤ
型フリップフロップ、１３は安定化ＤＣ電圧を出力する
レギュレータ、１４は［１：ＰＵ　、　１５はＣＰＵに
接続されている負荷、１６は電圧検出回路、２．１０，
１９，２６．２８，３０．３２はバイポーラトランジス
タ、５．７．８．９．２１はダイオード、その他の数字
は抵抗を表す。

次に、第２図に示す波形図を参照して本実施例の動作を
説明する。

スイッチ６が閉成されると（時刻ＴＩ）、トランジスタ
２のベースの電位が下がるため、トランジスタ２がオン
となる。このことにより、バッテリ１はレギュレータ１
３に接続され、その出力電圧ＶＣＣが徐々に増加してく
る。このとき、ダイオード７のアノード側電圧ｖ３は略
ＩＶＩＩ！（ベース・エミッタ間電圧：約０．６ボルト
）にクランプされるため、トランジスタ１９はオフとな
っている。

時間の経過に伴ってＶＣＣが所定の値に達すると、トラ
ンジスタ３０かオンするため、トランジスタ３２はオフ
となる。その結果、コンデンサ１８には抵抗１７を介し
て電流が流れ込み、ｖｌは徐々に上昇してくる。このｖ
ｌは抵抗２３．２４によって分圧され、トランジスタ２
６のベースに印加されるため、トランジスタ２６はオン
し、トランジスタ２８はオフとなる。

かくして、トランジスタ２８のコレクタ電圧は抵抗２７
によってプルアップされ、ＲＥＳＥＴ信号はハイレベル
を呈する（時刻Ｔ２）。このことによりリセットが解除
され、ＣＰＵ１４は動作を開始する。

その後、ＣＰＵ１４から信号りおよびクロックパルスＣ
Ｌにが出力されると、フリップフロップ１２のＱ出力は
ハイレベルとなり、トランジスタ１０がオンとなる。従
って、スイッチ６が開放されたとしても、トランジスタ
２のオン状態は維持されることになる。

その後、電源をオフする場合には、ＣＰ　ＩＪ　１４か
らクロックパルスＣＬＫを送出しく時刻Ｔ、）、フリッ
プフロップ１２のＱ出力をローレベルにすることにより
、トランジスタ１０をオフさせる。このとき、スイッチ
６も開放されているものとすると、ダイオード５，７，
８．９の作用により、ｖ２および■３は共にハイレベル
に遷移する。従って、トランジスタ２がオフするため、
ＶＣＣは徐々に降下していく。

これと同時に（時刻Ｔ３）、ハイレベルのｖ３はダイオ
ード２１を介してトランジスタ１９のベースに印加され
るため、トランジスタ１９はオンとなる。その結果とし
て、コンデンサ１８に蓄積されていた電荷は、トランジ
スタ１９を介して放電するため、Ｖ。

は瞬時にしてローレベルに降下する。

ｖｌがローレベルになると、トランジスタ２６はオフす
るため、トランジスタ２８はオンとなり、ＲＥＳＥＴ信
号がローレベルとなる。

このように、電源のオン／オフを制御する信号Ｑ（フリ
ップフロップ１２の出力）がローレベルになるのと同時
に、ＲＥＳＥＴ信号を能動にすることがてきる。

最後に、Ｄ型フリップフロップ１２のダイレクト・クリ
ア動作について説明を行う。フリップフロップ１２のク
リア入力端子ＣＬＫは、ＣＰ　１１１４をリセットする
間（パワーＯＮ時およびパワーＯＦＦ時）には上記説明
のようにトランジスタ２８によってプルダウンされロー
レベルとなっているため、万−ＣＰＵ１４が誤動作をし
たとしても、トランジスタ１０をオンするための信号Ｑ
はハイレベルとならない。

一方、ＣＰＵ１４の誤動作の一因となる電源電圧低下が
生じた場合には、Ｖｌがローレベルとなるため、ＣＰＵ
１１４がリセットされると同時にフリップフロップ１２
もリセットされる。このことにより、電力の供給か遮断
されることになる。

また、最近ではＣＰＵ内に所謂ウォッチ・ドッグ・タイ
マを持つものがある。これはリセット端子り月１０とな
ったＣＰ［Ｉであり、外部からリセット端子をローレベ
ルにするとＣＰＩＩがリセットされ、さらにＣＰＵの誤
動作をウォッチ・ドッグ・タイマが発見した時にはＣＰ
ＩＩ自身をリセットすると共に、その端子をローレベル
にして外部にそのことを知らせる。このようなＣＰＵか
ら゛°異常用”のリセット信号が発生された場合にも、
第１図に示す回路はフリップフロップ１２をクリアする
ことができるため、電源のカットオフを行うことが可能
となる。

このようなカットオフ動作は、ＣＰＵの異常が通常のリ
セットでは回復されない“ラッチアップ”のような場合
に特に重要である。すなわち、通常のリセットでは回復
し得ない場合であってもパワーオフされることによって
、ＣＰＵのラッチアップが解除され、スイッチ６の閉成
による電源再投入によって完全に正しい動作を開始する
ことが可能である。

このように、ダイレクト・クリア機能を備えることによ
って、システムの安全性は大幅に向上する。

なお、上記説明では、ウォッチ・ドッグ・タイマとして
ＣＰＵに内蔵されているものを、想定したが、その他の
外付けのチエツク機能を備えている場合でも同様な効果
が得られることは明らかである。

［発明の効果］ 以上述べたとおり本発明では、電源電圧の低下に先立っ
てリセット信号を能動状態にすることができるので、電
源電圧低下に伴って生じる各種エラー動作を防止するこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例全体を示す回路図、第２図は
第１図の動作を示す波形図、 第３図は従来技術を説明した回路図である。 １・・・バッテリ、 ６・・・手動スイッチ、 １２・・・フリップフロップ、 １３・・・レギュレータ、 １４・・・ｃｐｕ　。 １６・・・電圧検出回路。

Claims (1)

1. 【特許請求の範囲】 　電源のオン／オフを制御するスイッチング素子に対し
   てオン／オフ制御信号を供給するスイッチング手段と、 前記スイッチング手段の動作を制御する処理手段と、 前記処理手段の出力に応答して、強制的にリセット信号
   を送出するリセット手段と を具備したことを特徴とするリセット信号発生回路。