JPH01115633A - 中間調画像記録装置 - Google Patents
中間調画像記録装置Info
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- JPH01115633A JPH01115633A JP62275185A JP27518587A JPH01115633A JP H01115633 A JPH01115633 A JP H01115633A JP 62275185 A JP62275185 A JP 62275185A JP 27518587 A JP27518587 A JP 27518587A JP H01115633 A JPH01115633 A JP H01115633A
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- 108091008695 photoreceptors Proteins 0.000 claims description 5
- 230000008707 rearrangement Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 238000003325 tomography Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K15/00—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers
- G06K15/02—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers
- G06K15/12—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers by photographic printing, e.g. by laser printers
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- G06K15/1242—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers by photographic printing, e.g. by laser printers simultaneously exposing more than one point on one main scanning line
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/40—Picture signal circuits
- H04N1/405—Halftoning, i.e. converting the picture signal of a continuous-tone original into a corresponding signal showing only two levels
- H04N1/4055—Halftoning, i.e. converting the picture signal of a continuous-tone original into a corresponding signal showing only two levels producing a clustered dots or a size modulated halftone pattern
- H04N1/4056—Halftoning, i.e. converting the picture signal of a continuous-tone original into a corresponding signal showing only two levels producing a clustered dots or a size modulated halftone pattern the pattern varying in one dimension only, e.g. dash length, pulse width modulation [PWM]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、１画素当りｎビットからなるイメージデータ
に基づいて、発光素子アレイの発光量又は発熱素子アレ
イの発熱量を制御し、感光体又は感熱紙に中間調画像を
記録する装置に関し、更に詳しくは、メインメモリに格
納されているイメージデータを素子アレイの配列に合せ
て並べ換えて素子アレイ駆動回路に与える手段の改良に
関する。
に基づいて、発光素子アレイの発光量又は発熱素子アレ
イの発熱量を制御し、感光体又は感熱紙に中間調画像を
記録する装置に関し、更に詳しくは、メインメモリに格
納されているイメージデータを素子アレイの配列に合せ
て並べ換えて素子アレイ駆動回路に与える手段の改良に
関する。
（従来の技術）
従来、特願昭６１−１２５３７４号にＬＥＤを使用した
中間調記録装置（Ｘ線断層撮影装置用カメラ）が開示さ
れている。第３図は従来の中間調記録装置を示す構成図
である。第３図において、メインメモリ１には、所定の
シーケンスで収集されたデータに基づき画像再構成され
た８ビット構成のイメージデータが格納されている。イ
メージデータは２８（２５６個のグレースケールレベル
）の情報をもつことになる。メインメモリ１に格納され
たイメージデータは、コントローラ２の制御の下でＣＰ
Ｕ３を介してラッチ４に取込まれ、シフトレジスタ５に
転送された後、ＬＥＤアレイアッセンブリ６に出力され
る。ここで、イメージデータはメインメモリ１からシフ
トレジスタ５までは８ビットのパラレルデータで転送さ
れ、アレイアッセンブリ６には８ビットシリアルデータ
として与えられる。又、アレイアッセンブリ６には、コ
ントローラ２に制御されるパルス幅変調信号発生部７か
らのイネーブル信号とコントローラ２からのテレイデー
タコントロール信号が与えられる。アレイアッセンブリ
６は第４図に示すようにＬＥＤアレイ１１と、ＬＥＤ駆
動回路１２と、ロッドレンズアレイ１３とを備え、ＬＥ
Ｄアレイの配列方向Ｘを感光体１４の送り方向ｙに直交
させて設置される（感光体の送りはモータ１５に駆動さ
れるローラ１６等によってｙ方向で制御される）。ＬＥ
Ｄアレイを構成するＬＥＤは複数のグループに分けられ
る（例えば４０９６個のＬＥＤが１６グループに分けら
れる。１グループは２５６個のＬＥＤで構成される）。
中間調記録装置（Ｘ線断層撮影装置用カメラ）が開示さ
れている。第３図は従来の中間調記録装置を示す構成図
である。第３図において、メインメモリ１には、所定の
シーケンスで収集されたデータに基づき画像再構成され
た８ビット構成のイメージデータが格納されている。イ
メージデータは２８（２５６個のグレースケールレベル
）の情報をもつことになる。メインメモリ１に格納され
たイメージデータは、コントローラ２の制御の下でＣＰ
Ｕ３を介してラッチ４に取込まれ、シフトレジスタ５に
転送された後、ＬＥＤアレイアッセンブリ６に出力され
る。ここで、イメージデータはメインメモリ１からシフ
トレジスタ５までは８ビットのパラレルデータで転送さ
れ、アレイアッセンブリ６には８ビットシリアルデータ
として与えられる。又、アレイアッセンブリ６には、コ
ントローラ２に制御されるパルス幅変調信号発生部７か
らのイネーブル信号とコントローラ２からのテレイデー
タコントロール信号が与えられる。アレイアッセンブリ
６は第４図に示すようにＬＥＤアレイ１１と、ＬＥＤ駆
動回路１２と、ロッドレンズアレイ１３とを備え、ＬＥ
Ｄアレイの配列方向Ｘを感光体１４の送り方向ｙに直交
させて設置される（感光体の送りはモータ１５に駆動さ
れるローラ１６等によってｙ方向で制御される）。ＬＥ
Ｄアレイを構成するＬＥＤは複数のグループに分けられ
る（例えば４０９６個のＬＥＤが１６グループに分けら
れる。１グループは２５６個のＬＥＤで構成される）。
又、ラッチ４及びシフトレジスタ５からなるデータ転送
系は各グループ毎に構成される。
系は各グループ毎に構成される。
駆動回路１２は８ビットシリアルデータ（イメージデー
タ）がロードされるシフトレジスタと、該シフトレジス
タの内容が取込まれるラッチと、該ラッチの内容とイネ
ーブル信号が与えられるＡＮＤ回路を備えている（いず
れも図示せず）。駆動回路１２のシフトレジスタ及びラ
ッチのビットの数とＡＮＤ回路の数は、１個の駆動回路
１２が制御対象とするＬＥＤの数に一致する。
タ）がロードされるシフトレジスタと、該シフトレジス
タの内容が取込まれるラッチと、該ラッチの内容とイネ
ーブル信号が与えられるＡＮＤ回路を備えている（いず
れも図示せず）。駆動回路１２のシフトレジスタ及びラ
ッチのビットの数とＡＮＤ回路の数は、１個の駆動回路
１２が制御対象とするＬＥＤの数に一致する。
以上の構成において、パルス幅変調信号発生部７は、第
５図に示すような一定時間ＴＯ毎に、オン時間Ｔ、２Ｔ
、・・・、１２８Ｔからなる時系列のイネーブル信号を
出力する（それぞれ１ユニット信号、２ユニット信号、
・・・、１２８ユニット信号と言う。時間Ｔ１はデータ
の書換え時間）。一方、コントローラ２の制御の下、各
画素に対応した８ビットパラレルデータ（イメージデー
タ）はシフトレジスタ５に順次転送される。１回の転送
でシフトレジスタ５には、１グループを構成するＬＥＤ
数に対応するデータが転送される。尚、上記転送及び以
下の動作は他のグループにおいても同様に行われるが、
以下の説明は１グループについてのみ言及するものとす
る。
５図に示すような一定時間ＴＯ毎に、オン時間Ｔ、２Ｔ
、・・・、１２８Ｔからなる時系列のイネーブル信号を
出力する（それぞれ１ユニット信号、２ユニット信号、
・・・、１２８ユニット信号と言う。時間Ｔ１はデータ
の書換え時間）。一方、コントローラ２の制御の下、各
画素に対応した８ビットパラレルデータ（イメージデー
タ）はシフトレジスタ５に順次転送される。１回の転送
でシフトレジスタ５には、１グループを構成するＬＥＤ
数に対応するデータが転送される。尚、上記転送及び以
下の動作は他のグループにおいても同様に行われるが、
以下の説明は１グループについてのみ言及するものとす
る。
いま２５６個の８ビットのイメージデータのシフトレジ
スタ５への転送が完了すると、シフトレジスタ５の２５
６個のイメージデー、夕の各１３８が、駆動回路１２の
シフトレジスタに順次ロードされる。
スタ５への転送が完了すると、シフトレジスタ５の２５
６個のイメージデー、夕の各１３８が、駆動回路１２の
シフトレジスタに順次ロードされる。
２５６個のＬＳＢのロードが終了した後、シフトレジス
タの内容が駆動回路１２のラッチに取込まれる。
タの内容が駆動回路１２のラッチに取込まれる。
ラッチに取込まれた各１８８の２値信号は、２５６個の
ＡＮＤ回路個々に与えられる。このタイミングに合せて
パルス幅変調信号発生部７か５１ユニット信号が２５６
個のＡＮＤ回路に同時に与えられる。こ。
ＡＮＤ回路個々に与えられる。このタイミングに合せて
パルス幅変調信号発生部７か５１ユニット信号が２５６
個のＡＮＤ回路に同時に与えられる。こ。
れにより１８Ｂが１″のＡＮ［１回路から１ユニット信
号が出力され、“Ｏ″の八Ｎｌ）回路から、は出力され
ない。即ち、［Ｓ８が１″のＡＮＤ回路に接続されるＬ
ＥＤはＴ時間の発光をし、他のＡＮＤ回路（ＬＳＢが“
Ｏ″の回路）に接続されるＬＥＤは発光しない。ＬＳＢ
に基づく動作が１時間で終わり１、その後のＴ１時間で
データの書き換えが行われる。
号が出力され、“Ｏ″の八Ｎｌ）回路から、は出力され
ない。即ち、［Ｓ８が１″のＡＮＤ回路に接続されるＬ
ＥＤはＴ時間の発光をし、他のＡＮＤ回路（ＬＳＢが“
Ｏ″の回路）に接続されるＬＥＤは発光しない。ＬＳＢ
に基づく動作が１時間で終わり１、その後のＴ１時間で
データの書き換えが行われる。
書き換え後、シフトレジスタ５からデータの第２ビット
が駆動回路１２のシフトレジスタにロードされ、２ユニ
ット信号によるＬＥＤアレイ１１の駆動が行われる。以
下、上記動作がデータのＨ８Ｂまで順次繰返される。こ
れにより感光体１４面上の指定された箇所で８ビットイ
メージデータに基づく１ラインの中間調画像が記録され
る。
が駆動回路１２のシフトレジスタにロードされ、２ユニ
ット信号によるＬＥＤアレイ１１の駆動が行われる。以
下、上記動作がデータのＨ８Ｂまで順次繰返される。こ
れにより感光体１４面上の指定された箇所で８ビットイ
メージデータに基づく１ラインの中間調画像が記録され
る。
ところで、アレイアッセンブリ６へのデータの転送は、
ＬＥＤアレイ１１の配列に対応させた順序で行われる必
要がある。従って、メインメモリ・１からの８ビットパ
ラレルデータはシフトレジスタ５にロードされるとき、
ＬＥＤアレイ１１の配列に合せて並べ換えられる。又、
８ビットシリアルデータはシフトレジスタ５にロードさ
れている２５６個の各イメージデータの中からＬＥＤア
レイ１１の配列に対応させ、最初に２５６個のＬＳＢ
、次に２５６個の第２ビット、・・・、そして最後に２
５６個のＨ３Ｂ （第８ビット）の順序で取り出され
て構成され・（データの並べ換えが行われ）、順次、駆
動回路１２のシフトレジスタにロードされる。
ＬＥＤアレイ１１の配列に対応させた順序で行われる必
要がある。従って、メインメモリ・１からの８ビットパ
ラレルデータはシフトレジスタ５にロードされるとき、
ＬＥＤアレイ１１の配列に合せて並べ換えられる。又、
８ビットシリアルデータはシフトレジスタ５にロードさ
れている２５６個の各イメージデータの中からＬＥＤア
レイ１１の配列に対応させ、最初に２５６個のＬＳＢ
、次に２５６個の第２ビット、・・・、そして最後に２
５６個のＨ３Ｂ （第８ビット）の順序で取り出され
て構成され・（データの並べ換えが行われ）、順次、駆
動回路１２のシフトレジスタにロードされる。
（発明が解決しようとする問題点） ′しかし、従来の
中間調画像記録装置にあっては＼駆動回路に転送するデ
ータの並べ換えが、多くのイメージデータの中からＬＥ
Ｄアレイの配列に対応するビットを選択しながら、即ち
、ソフトウェアで行われていたため、Ｘ線断層撮影装置
の画像の階調コントロールのような膨大なデータを扱う
場合、時間がかかると言う問題がある。
中間調画像記録装置にあっては＼駆動回路に転送するデ
ータの並べ換えが、多くのイメージデータの中からＬＥ
Ｄアレイの配列に対応するビットを選択しながら、即ち
、ソフトウェアで行われていたため、Ｘ線断層撮影装置
の画像の階調コントロールのような膨大なデータを扱う
場合、時間がかかると言う問題がある。
本発明は、かかる点に鑑みてなされたものであり、その
目的は、イメージデータの並べ換えを高速で、かつ、効
率的に行う中間調画像記録装置を実現するにある。
目的は、イメージデータの並べ換えを高速で、かつ、効
率的に行う中間調画像記録装置を実現するにある。
（問題点を解決するための手段）
上記の目的を達成する本発明の中間調画像記録装置は、
素子アレイの配列に対応させてアドレスが個々に定めら
れたバッフ７メモリと、メインメモリから転送されるｎ
ビットのイメージデータをバッファメモリの所定のアド
レスに割りつけるマツピング手段と、バッファメモリの
出力側と素子アレイ駆動回路との間に設置されるマルチ
プレクサとを備え、バッファメモリにロードされるビッ
トのデータを分け、分けられたビットをマルチプレクサ
に集めて１ビットづつ素子アレイ駆動回路に出力するよ
うになっている。
素子アレイの配列に対応させてアドレスが個々に定めら
れたバッフ７メモリと、メインメモリから転送されるｎ
ビットのイメージデータをバッファメモリの所定のアド
レスに割りつけるマツピング手段と、バッファメモリの
出力側と素子アレイ駆動回路との間に設置されるマルチ
プレクサとを備え、バッファメモリにロードされるビッ
トのデータを分け、分けられたビットをマルチプレクサ
に集めて１ビットづつ素子アレイ駆動回路に出力するよ
うになっている。
（作用）
メインメモリのｎビットイメージデータは、素子アレイ
の配列に対応したアドレス構成のバッファメモリにロー
ドされる。該イメージデータをバッファメモリから取り
出すときには、ビットのデータ分けをしてマルチプレク
サに集め、素子アレイの配列に対応した順序で１ビット
づつ素子アレイ駆動回路に出力する。
の配列に対応したアドレス構成のバッファメモリにロー
ドされる。該イメージデータをバッファメモリから取り
出すときには、ビットのデータ分けをしてマルチプレク
サに集め、素子アレイの配列に対応した順序で１ビット
づつ素子アレイ駆動回路に出力する。
（実施例）
以下、本発明について詳細に説明する。
第１図は、本発明の一実施例における主要部を示す構成
図である。第１図において、ＬＥＤアレイ２１は直線状
に配列された５１２０個のＬＥＤ２２を有し、ａ、ｂｌ
・・・、ｔの２０グループに分けられている（１グルー
プは２５６個のＬＥＤで構成される）。又、各グループ
における奇数番のＬＥＤは（番号は図の左側から順次付
けられている）、駆動回路２３ａ 、２３ｂ 、 ・・
・、２３ｔに接続され、偶数番のＬＥＤは駆動回路２４
ａ 、２４ｂ 、・・・、２４ｔに接続される。駆動回
路の構成は先に説明したものと同じであり、各駆動回路
には後述のバッファメモリからのシリアルデータが個々
に、又、パルス幅変調信号発生部（図示せず）からのイ
ネーブル信号が一斉に与えられる。バッファメモリ２５
ａ 、２５ｂ 、 ・・・、２５ｔ （２５ｔは図示
せず）及び２６ａ 、２６ｂ １・・・、２６ｔは（２
６ｔは図示せず）ＬＥＤアレイ２１のグループａ、ｂ、
・・・、ｔに対応して設けられられている（添字は各グ
ループと対応する）。各バッファメモリはイメージデー
タが格納されているメインメモリ（図示せず）と８ビッ
トデータバス２７によって接続され、各データはバッフ
ァメモリ毎に設けるバッファ２８を介してロードされる
。又、各バッファメモリはメモリアドレスマツピング手
段２９とアドレスバス３０で接続される。更に、各バッ
ファメモリから取り出されるデータは、バッファメモリ
毎に設けるマルチプレクサ３１を介して対応する各グル
−ブの駆動回路２３ａ 、２３ｂ 、 ・・・、２３を
及び２４ａ 、２４ｂ 、・・・、２４［それぞれに出
力される。第２図はバッファメモリのアドレスを示す構
成図である。各バッフ７メモリのアドレスはＬＥＤアレ
イ２１の配列に対応している。即ち、バッフ７メモリ２
５ａのアドレス１．２、・・・、１２８はａグループＬ
ＥＤ（７）奇数番１．３、・・・、２５５に対応し、バ
ッファメモリ２６ａのアドレス１．２、・・・、１２８
はａグループＬＥＤの偶数番２．４、・・・、２５６に
対応する。同様に、バッファメモリ２５ｂのアドレス１
．２、・・・、１２８はｂグループＬＥＤの奇数番２５
７．２５９、・・・、５１１に対応し、バッファメモリ
２６ｂのアドレス１．２、・・・、１２８はｂグループ
ＬＥＤの偶数番２５８．２６０、・・・、５１２に対応
する。尚、実施例におけるバッファメモリの容量は大き
いので、アドレス１２９以降も同様にＬＥＤアレイ２１
の配列に対応させ、画像の次のラインのデータをロード
する構成となっている。上記の各構成要素はコントロー
ラ（図示せず）によって制御され、所定のタイミングで
データ処理を行う。
図である。第１図において、ＬＥＤアレイ２１は直線状
に配列された５１２０個のＬＥＤ２２を有し、ａ、ｂｌ
・・・、ｔの２０グループに分けられている（１グルー
プは２５６個のＬＥＤで構成される）。又、各グループ
における奇数番のＬＥＤは（番号は図の左側から順次付
けられている）、駆動回路２３ａ 、２３ｂ 、 ・・
・、２３ｔに接続され、偶数番のＬＥＤは駆動回路２４
ａ 、２４ｂ 、・・・、２４ｔに接続される。駆動回
路の構成は先に説明したものと同じであり、各駆動回路
には後述のバッファメモリからのシリアルデータが個々
に、又、パルス幅変調信号発生部（図示せず）からのイ
ネーブル信号が一斉に与えられる。バッファメモリ２５
ａ 、２５ｂ 、 ・・・、２５ｔ （２５ｔは図示
せず）及び２６ａ 、２６ｂ １・・・、２６ｔは（２
６ｔは図示せず）ＬＥＤアレイ２１のグループａ、ｂ、
・・・、ｔに対応して設けられられている（添字は各グ
ループと対応する）。各バッファメモリはイメージデー
タが格納されているメインメモリ（図示せず）と８ビッ
トデータバス２７によって接続され、各データはバッフ
ァメモリ毎に設けるバッファ２８を介してロードされる
。又、各バッファメモリはメモリアドレスマツピング手
段２９とアドレスバス３０で接続される。更に、各バッ
ファメモリから取り出されるデータは、バッファメモリ
毎に設けるマルチプレクサ３１を介して対応する各グル
−ブの駆動回路２３ａ 、２３ｂ 、 ・・・、２３を
及び２４ａ 、２４ｂ 、・・・、２４［それぞれに出
力される。第２図はバッファメモリのアドレスを示す構
成図である。各バッフ７メモリのアドレスはＬＥＤアレ
イ２１の配列に対応している。即ち、バッフ７メモリ２
５ａのアドレス１．２、・・・、１２８はａグループＬ
ＥＤ（７）奇数番１．３、・・・、２５５に対応し、バ
ッファメモリ２６ａのアドレス１．２、・・・、１２８
はａグループＬＥＤの偶数番２．４、・・・、２５６に
対応する。同様に、バッファメモリ２５ｂのアドレス１
．２、・・・、１２８はｂグループＬＥＤの奇数番２５
７．２５９、・・・、５１１に対応し、バッファメモリ
２６ｂのアドレス１．２、・・・、１２８はｂグループ
ＬＥＤの偶数番２５８．２６０、・・・、５１２に対応
する。尚、実施例におけるバッファメモリの容量は大き
いので、アドレス１２９以降も同様にＬＥＤアレイ２１
の配列に対応させ、画像の次のラインのデータをロード
する構成となっている。上記の各構成要素はコントロー
ラ（図示せず）によって制御され、所定のタイミングで
データ処理を行う。
以上の構成において、１回のデータ転送でメインメモリ
からＬＥＤアレイ２１の配列に対応するＮＯ，１、ＮＯ
，２、・・・、ＮＯ，５１２０の８ビットイメージデー
タが連続してデータバス２７に取り出され、奇数番ＬＥ
Ｄに関する８ビットデータと偶数番ＬＥＤに関する８ビ
ットデータとに分けられると共に、マツピング手段２９
で指定される所定のバッファメモリの所定のアドレスに
ロードされる。即ち、ＮＯ，１、Ｎ０１３、・・・、Ｎ
ｏ、 ２５５の各８ビットデータはバッフ１メモリ２５
ａのアドレス１．２、・・・、１２８それぞれに格納さ
れ、ＮＯ，２、Ｎ０１４、・・・Ｎｏ、 ２５６の各８
ビットデータはバッファメモリ２６ａのアドレス１．２
、・・・、１２８それぞれにロードされる。
からＬＥＤアレイ２１の配列に対応するＮＯ，１、ＮＯ
，２、・・・、ＮＯ，５１２０の８ビットイメージデー
タが連続してデータバス２７に取り出され、奇数番ＬＥ
Ｄに関する８ビットデータと偶数番ＬＥＤに関する８ビ
ットデータとに分けられると共に、マツピング手段２９
で指定される所定のバッファメモリの所定のアドレスに
ロードされる。即ち、ＮＯ，１、Ｎ０１３、・・・、Ｎ
ｏ、 ２５５の各８ビットデータはバッフ１メモリ２５
ａのアドレス１．２、・・・、１２８それぞれに格納さ
れ、ＮＯ，２、Ｎ０１４、・・・Ｎｏ、 ２５６の各８
ビットデータはバッファメモリ２６ａのアドレス１．２
、・・・、１２８それぞれにロードされる。
１回のデータ転送で取り出される５１２０個の８ビット
データが、上記の処理によって全てが所定のバッファメ
モリの所定のアドレスにロードされて、画像１ライン分
の入力データの並べ換えが終わる。
データが、上記の処理によって全てが所定のバッファメ
モリの所定のアドレスにロードされて、画像１ライン分
の入力データの並べ換えが終わる。
続いて、画像の次のライン分のイメージデータが転送さ
れ、上記同様所定のバッファメモリの所定のアト１ノス
にロードされる。上記のデータ転送及び処理が所定の回
数繰返される。
れ、上記同様所定のバッファメモリの所定のアト１ノス
にロードされる。上記のデータ転送及び処理が所定の回
数繰返される。
一方、バッファメモリにロードされた８ビットデータは
ビットのデータ分けが行われ、それらがマルチプレクサ
に集められて駆動回路に出力される。この出力時のデー
タの並べ換えはグループ単位で、しかもグループ内の奇
数組と偶数組が同時に行われる。例えば、ａグループに
おいては、バッファメモリ２５ａのアドレス１２８．１
２７、・・・、２．１の各アドレスのビットのＬＳＢが
一斉にマルチプレクサ３１に集められ、１ビットづつ駆
動回路２３ａのシフトレジスタに与えられる。これによ
りａグループＬＥＤの奇数番１．３、・・・、２５５そ
れぞれにＮ０１１、Ｎ０１３、・・・、ＮＯ，２５５の
各８ビットのＬＳＢが割つけられる。同様にバッファメ
モリ２６ａからマルチプレクサ３１に集められた１２８
個のＬＳＢが１ビットづつ駆動回路２４ａのシフトレジ
スタに転送され、ａグループＬＥＤの偶数番２．４、・
・・、２５６それぞれにＮ００２、Ｎｏ、 ４、・・・
、ＮＯ，２５６の各８ビットのＬＳＢが割つけられる。
ビットのデータ分けが行われ、それらがマルチプレクサ
に集められて駆動回路に出力される。この出力時のデー
タの並べ換えはグループ単位で、しかもグループ内の奇
数組と偶数組が同時に行われる。例えば、ａグループに
おいては、バッファメモリ２５ａのアドレス１２８．１
２７、・・・、２．１の各アドレスのビットのＬＳＢが
一斉にマルチプレクサ３１に集められ、１ビットづつ駆
動回路２３ａのシフトレジスタに与えられる。これによ
りａグループＬＥＤの奇数番１．３、・・・、２５５そ
れぞれにＮ０１１、Ｎ０１３、・・・、ＮＯ，２５５の
各８ビットのＬＳＢが割つけられる。同様にバッファメ
モリ２６ａからマルチプレクサ３１に集められた１２８
個のＬＳＢが１ビットづつ駆動回路２４ａのシフトレジ
スタに転送され、ａグループＬＥＤの偶数番２．４、・
・・、２５６それぞれにＮ００２、Ｎｏ、 ４、・・・
、ＮＯ，２５６の各８ビットのＬＳＢが割つけられる。
このＬＳＢの割つけは全グループに対して同時に実行さ
れており、ＬＥＤアレイ２１の全長にわたってデータが
満たされると、データはラッチに一斉に取込まれ、各Ｌ
ＳＢの２値信号は各ＡＮＤ ＱＯ路の一方の入力となる
。と同時にパルス幅変調信号発生部からの１ユニット信
号が各ＡＮＤ回路の他方の入力となる（全てのＡＮＤ回
路には１ユニット信号が直列的に与えられる）。この結
果、ＬＳＢが“１″に対応するＬＥＤは１時間の発光を
し、ＬＳＢが“Ｏｆ＋に対応するＬＥＤは発光しない。
れており、ＬＥＤアレイ２１の全長にわたってデータが
満たされると、データはラッチに一斉に取込まれ、各Ｌ
ＳＢの２値信号は各ＡＮＤ ＱＯ路の一方の入力となる
。と同時にパルス幅変調信号発生部からの１ユニット信
号が各ＡＮＤ回路の他方の入力となる（全てのＡＮＤ回
路には１ユニット信号が直列的に与えられる）。この結
果、ＬＳＢが“１″に対応するＬＥＤは１時間の発光を
し、ＬＳＢが“Ｏｆ＋に対応するＬＥＤは発光しない。
この記録動作後、各バッファメモリから８ビットデータ
の第２ビットのロードが開始され、各駆動回路のシフト
レジスタの更新が行われる（更新に要する時間はＴ１）
。シフトレジスタの更新内容がラッチに取り込まれるタ
イミングに、パルス幅変調信号発生部の２ユニット信号
の発生があり、時間２Ｔによる記録がなされる。以下、
順次シフトレジスタが更新され、更新データとしてＨ８
Ｂがロードされ、１２８ユニット信号による発光を行っ
て画像の１ライン分の記録が終了する。次に、各バッフ
アメモリのアドレス１２９から２５６にロードされてい
る８ビットデータを用いて、画像の次のラインの記録が
行われる。上記のように記録が感光体の記録箇所を順次
指定しながら行われることにより、Ｘ線断層９像の中間
調画像が記録される。
の第２ビットのロードが開始され、各駆動回路のシフト
レジスタの更新が行われる（更新に要する時間はＴ１）
。シフトレジスタの更新内容がラッチに取り込まれるタ
イミングに、パルス幅変調信号発生部の２ユニット信号
の発生があり、時間２Ｔによる記録がなされる。以下、
順次シフトレジスタが更新され、更新データとしてＨ８
Ｂがロードされ、１２８ユニット信号による発光を行っ
て画像の１ライン分の記録が終了する。次に、各バッフ
アメモリのアドレス１２９から２５６にロードされてい
る８ビットデータを用いて、画像の次のラインの記録が
行われる。上記のように記録が感光体の記録箇所を順次
指定しながら行われることにより、Ｘ線断層９像の中間
調画像が記録される。
上記動作において、データ分けされたバッファメモリの
ビットがマルチプレクサに集められ（機械的に集められ
）、所定の順序で１ビットづつ駆動回路に出力されるの
で、出力時のデータの並べ換えは高速で、かつ、効率的
に行われる。
ビットがマルチプレクサに集められ（機械的に集められ
）、所定の順序で１ビットづつ駆動回路に出力されるの
で、出力時のデータの並べ換えは高速で、かつ、効率的
に行われる。
尚、本発明は上記実施例に限定するものではなく、発□
熱抵抗体を用いたプリンタや液晶を使用した記録装置等
にも適用できる。又、Ｘ線断層撮影装置用カメラ以外の
中間調画像記録装置であってもよい。
熱抵抗体を用いたプリンタや液晶を使用した記録装置等
にも適用できる。又、Ｘ線断層撮影装置用カメラ以外の
中間調画像記録装置であってもよい。
（発明の効果）
以上、説明の通り、本発明の中間調画像記録装置よれば
、メインメモリのｎビットイメージデータは、素子アレ
イの配列に対応したアドレス構成のバッフ７メモリにロ
ードされる。該イメージデ−夕をバッファメモリから取
り出すときには、ビットのデータ分けをしてマルチプレ
クサに集め、素子アレイの配列に対応した順序で１ビッ
トづつ素子アレイ駆動回路に出力する。このため、イメ
ージデータの並べ換えを高速で、かつ、効率的に行うこ
とができる。
、メインメモリのｎビットイメージデータは、素子アレ
イの配列に対応したアドレス構成のバッフ７メモリにロ
ードされる。該イメージデ−夕をバッファメモリから取
り出すときには、ビットのデータ分けをしてマルチプレ
クサに集め、素子アレイの配列に対応した順序で１ビッ
トづつ素子アレイ駆動回路に出力する。このため、イメ
ージデータの並べ換えを高速で、かつ、効率的に行うこ
とができる。
第１図は本発明が実施されるＸ線断層撮影装置用カメラ
の主要部を示す構成図、第２図は本発明の一実施例にお
けるバッファメモリのアドレスを示す構成図、第３図及
び第４図は従来例を示す構成図、第５図はイネーブル信
号の波形図である。 ２１ ・Ｌ Ｅ Ｄアレイ、２２・ ＬＥＤ、２３ａ
。 ２３ｂ 、２３ｔ 、２４ａ 、２４ｂ 、２４ｔ ・
・・素子アレイ駆動回路、２５ａ 、２５ｂ １２６ａ
１．２６ｂ・・・バッファメモリ、２７・・・８ビッ
トデータバス、２８・・・バッファ、２９・・・メモリ
アドレスマツピング手段、３０・・・アドレスバス。
の主要部を示す構成図、第２図は本発明の一実施例にお
けるバッファメモリのアドレスを示す構成図、第３図及
び第４図は従来例を示す構成図、第５図はイネーブル信
号の波形図である。 ２１ ・Ｌ Ｅ Ｄアレイ、２２・ ＬＥＤ、２３ａ
。 ２３ｂ 、２３ｔ 、２４ａ 、２４ｂ 、２４ｔ ・
・・素子アレイ駆動回路、２５ａ 、２５ｂ １２６ａ
１．２６ｂ・・・バッファメモリ、２７・・・８ビッ
トデータバス、２８・・・バッファ、２９・・・メモリ
アドレスマツピング手段、３０・・・アドレスバス。
Claims (1)
- 【特許請求の範囲】 １画素当りｎビットからなる２＾ｎ階調レベルの中間調
イメージデータとイネーブル信号を素子アレイ駆動回路
に与え、発光素子アレイ又は発熱素子アレイを付勢し、
感光体又は感熱紙に中間調画像を作成する記録装置にお
いて、 素子アレイの配列に対応させてアドレスが個々に定めら
れたバッファメモリと、メインメモリから転送されるｎ
ビットイメージデータをバッファメモリの所定のアドレ
スに割りつけるマッピング手段と、バッファメモリの出
力側と素子アレイ駆動回路との間に設置されるマルチプ
レクサとを備え、バッファメモリにロードされるビット
のデータを分け、分けられたビットをマルチプレクサに
集めて１ビットづつ素子アレイ駆動回路に出力すること
を特徴とする中間調画像記録装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275185A JPH01115633A (ja) | 1987-10-30 | 1987-10-30 | 中間調画像記録装置 |
| PCT/JP1988/001114 WO1989003767A1 (en) | 1987-10-30 | 1988-10-31 | Half-tone image recording apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275185A JPH01115633A (ja) | 1987-10-30 | 1987-10-30 | 中間調画像記録装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01115633A true JPH01115633A (ja) | 1989-05-08 |
Family
ID=17551864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62275185A Pending JPH01115633A (ja) | 1987-10-30 | 1987-10-30 | 中間調画像記録装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH01115633A (ja) |
| WO (1) | WO1989003767A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0683243A (ja) * | 1992-08-31 | 1994-03-25 | Futaba Corp | カラープリンタ |
| KR100331302B1 (ko) * | 1998-03-05 | 2002-06-20 | 윤종용 | 프린터의이미지데이터전송회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254873A (ja) * | 1984-05-31 | 1985-12-16 | Hitachi Ltd | 発光素子を用いた画像記録装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51123511A (en) * | 1975-04-22 | 1976-10-28 | Oki Electric Ind Co Ltd | Degree recording method |
| JPS5855250A (ja) * | 1981-09-30 | 1983-04-01 | Matsushita Electric Ind Co Ltd | 多階調記録装置 |
| US4413269A (en) * | 1981-11-23 | 1983-11-01 | International Business Machines Corporation | Method of and apparatus for controlling gray scale while printing on charge sensitive recording mediums |
| JPS58117772A (ja) * | 1981-12-30 | 1983-07-13 | Sony Corp | 階調画像プリント装置 |
| JPS5869165A (ja) * | 1982-07-21 | 1983-04-25 | Canon Inc | 情報読取記録装置 |
| JPS62104363A (ja) * | 1985-10-31 | 1987-05-14 | Yokogawa Medical Syst Ltd | 多駒写真撮影装置 |
| JPS62281672A (ja) * | 1986-05-30 | 1987-12-07 | Yokogawa Medical Syst Ltd | 中間調記録方法 |
| JPS6384372A (ja) * | 1986-09-29 | 1988-04-14 | Yokogawa Medical Syst Ltd | 中間調記録における濃度補償方法 |
| JPS6387078A (ja) * | 1986-09-30 | 1988-04-18 | Yokogawa Medical Syst Ltd | 中間調記録における階調性の調整方法 |
-
1987
- 1987-10-30 JP JP62275185A patent/JPH01115633A/ja active Pending
-
1988
- 1988-10-31 WO PCT/JP1988/001114 patent/WO1989003767A1/ja unknown
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254873A (ja) * | 1984-05-31 | 1985-12-16 | Hitachi Ltd | 発光素子を用いた画像記録装置 |
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| KR100331302B1 (ko) * | 1998-03-05 | 2002-06-20 | 윤종용 | 프린터의이미지데이터전송회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO1989003767A1 (en) | 1989-05-05 |
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