JPH01109934A - フレーム同期回路 - Google Patents
フレーム同期回路Info
- Publication number
- JPH01109934A JPH01109934A JP62266621A JP26662187A JPH01109934A JP H01109934 A JPH01109934 A JP H01109934A JP 62266621 A JP62266621 A JP 62266621A JP 26662187 A JP26662187 A JP 26662187A JP H01109934 A JPH01109934 A JP H01109934A
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- JP
- Japan
- Prior art keywords
- frame
- circuit
- output
- synchronization
- frame synchronization
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- Pending
Links
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- 238000000034 method Methods 0.000 claims description 4
- 238000011084 recovery Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
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- 238000000605 extraction Methods 0.000 description 2
- 241000288105 Grus Species 0.000 description 1
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- 239000007788 liquid Substances 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル伝送装置におけるフレーム同期に関
し、特にＣＲＶ信号を用いた１ビットシフト方式による
フレーム同期回路に関する。
し、特にＣＲＶ信号を用いた１ビットシフト方式による
フレーム同期回路に関する。
従来のフレーム同期回路の例を第３図に示す。
最悪同期復帰過程（フレーム同期・ぐルスがフレーム／
やルスの次のデータの位置にある場合からの同期復帰過
程）におけるフレーム同期回路の動作例を第４図に示す
。フレームカラ／り回路２−１により発生したフレーム
同期Ａ？ルス４−３と入力端子２−６から入力されたデ
ータ４−１のフレームビットＦとをフレーム同期検出回
路２−２により比較する。両者が不一致でしかも同期保
護がはずれているとき、端子２−１０よシ同期はずれ情
報４−６を出力するとともに、ＯＲ回路２−５に入力さ
れるＮＯＲ回路２−４の出力パルス４−４により端子２
−７から入力されるクロック４−２が１周期分禁止され
て両液はクロ、り４−５をつくる。
やルスの次のデータの位置にある場合からの同期復帰過
程）におけるフレーム同期回路の動作例を第４図に示す
。フレームカラ／り回路２−１により発生したフレーム
同期Ａ？ルス４−３と入力端子２−６から入力されたデ
ータ４−１のフレームビットＦとをフレーム同期検出回
路２−２により比較する。両者が不一致でしかも同期保
護がはずれているとき、端子２−１０よシ同期はずれ情
報４−６を出力するとともに、ＯＲ回路２−５に入力さ
れるＮＯＲ回路２−４の出力パルス４−４により端子２
−７から入力されるクロック４−２が１周期分禁止され
て両液はクロ、り４−５をつくる。
この歯抜はクロックにより、フレームカウンタ回路２−
１が動作し、フレーム同期パルス４−３を１ビツト後方
にシフトさせる。これを繰シ返し。
１が動作し、フレーム同期パルス４−３を１ビツト後方
にシフトさせる。これを繰シ返し。
同期がとれるとその状態でフレーム同期パルス４−３の
位置が固定され、端子２−１Ｏからの同期はずれ情報４
−６の電力が停止する。
位置が固定され、端子２−１Ｏからの同期はずれ情報４
−６の電力が停止する。
上述したように、従来のフレーム同期回路はフレームパ
タンの検出のみでフレーム同期を行うために、フレーム
同期に必要なフレームビット数を多くとる必要があると
いう欠点がある。
タンの検出のみでフレーム同期を行うために、フレーム
同期に必要なフレームビット数を多くとる必要があると
いう欠点がある。
本発明のフレーム同期回路は、受信フレーム・ぐタンと
ＣＲＶ信号とを比較するためのフレーム・ぐタン検出回
路と、フレーム同期・９ルスを発生するたの７レ一ムカ
ウンタ回路ト、前記フレームａ４タン検出回路の出力と
前記フレームカウンタ回路の出力とを比較するためのフ
レーム同期検出回路と。
ＣＲＶ信号とを比較するためのフレーム・ぐタン検出回
路と、フレーム同期・９ルスを発生するたの７レ一ムカ
ウンタ回路ト、前記フレームａ４タン検出回路の出力と
前記フレームカウンタ回路の出力とを比較するためのフ
レーム同期検出回路と。
前方及び後方保護をとるためのフレーム同期保護回路と
、前記フレーム同期検出回路の出力と前記フレーム同期
保護回路の出力とにより前記フレームカウンタ回路を動
作させるクロックの入力を禁止するためのパルスをつく
るＮＯＲ回路と、該ＮＯＲ回路の出力と前記クロ、りと
のＯＲ回路からなシ。
、前記フレーム同期検出回路の出力と前記フレーム同期
保護回路の出力とにより前記フレームカウンタ回路を動
作させるクロックの入力を禁止するためのパルスをつく
るＮＯＲ回路と、該ＮＯＲ回路の出力と前記クロ、りと
のＯＲ回路からなシ。
フレーム同Ｘ１．！＝る際にフレームピットとフレーム
の位置に付加し九ＣＲＶ信号を比較する過程をもうける
ことにより、フレームビット数の縮少とよシ確実にフレ
ームの位置を決定できるようにしたことを特徴とする。
の位置に付加し九ＣＲＶ信号を比較する過程をもうける
ことにより、フレームビット数の縮少とよシ確実にフレ
ームの位置を決定できるようにしたことを特徴とする。
なお、 ＣＲＶ信号とは、伝送路符号則を故意に乱して
伝送し、受信側でその乱れを検出することにより得られ
た信号のことをいう。
伝送し、受信側でその乱れを検出することにより得られ
た信号のことをいう。
次に９本発明について第１図と第２図を参照して説明す
る。第１図は本発明の実施例であり、フレーム・やタン
検出回路ｌ −１、！：フレームカウンタ回路１−２と
フレーム同期検出回路１−３とフレーム同期保護回路１
−４とＮＯＲ回路１−５およびＯＲ回路１−６からなっ
ている。
る。第１図は本発明の実施例であり、フレーム・やタン
検出回路ｌ −１、！：フレームカウンタ回路１−２と
フレーム同期検出回路１−３とフレーム同期保護回路１
−４とＮＯＲ回路１−５およびＯＲ回路１−６からなっ
ている。
入力端子１−９よシフレームバタン検出周期で入力する
ＣＲＶ信号３−４と、入力端子１−７から入力するデー
タ３−１のフレームビットＦｉフレームノ４タン検出回
路１−１により比較する。さらに、フレームパタン検出
回路１−１の出力とフレームカウンタ回路１−２により
発生したフレーム同期パルス３−３とをフレーム同期検
出回路ｌ−３により比較する。両者が不一致でしかも同
期保護がはずれているとき、端子１−１２よシ７レーム
同期はずれ情報３−７を出力するとともに。
ＣＲＶ信号３−４と、入力端子１−７から入力するデー
タ３−１のフレームビットＦｉフレームノ４タン検出回
路１−１により比較する。さらに、フレームパタン検出
回路１−１の出力とフレームカウンタ回路１−２により
発生したフレーム同期パルス３−３とをフレーム同期検
出回路ｌ−３により比較する。両者が不一致でしかも同
期保護がはずれているとき、端子１−１２よシ７レーム
同期はずれ情報３−７を出力するとともに。
ＯＲ回路１−６に入力されるＮＯＲ回路１−５の出力ノ
クルス３−５により入力端子１−８より入力するクロッ
ク３−２が１周期分禁止されて歯抜はクロック３−６を
つくる。この歯抜はクロック３−６によりフレームカウ
ンタ回路１−２が動作し嘗フレーム同期ノｌルス３−３
を１ピツト後方にシフトさせる。これを繰シ返して同期
がとれると、その状態でフレーム同期ノ４ルス３−３の
位置が固定され端子１−１２からの同期はずれ情報３−
７の出力が停止する。
クルス３−５により入力端子１−８より入力するクロッ
ク３−２が１周期分禁止されて歯抜はクロック３−６を
つくる。この歯抜はクロック３−６によりフレームカウ
ンタ回路１−２が動作し嘗フレーム同期ノｌルス３−３
を１ピツト後方にシフトさせる。これを繰シ返して同期
がとれると、その状態でフレーム同期ノ４ルス３−３の
位置が固定され端子１−１２からの同期はずれ情報３−
７の出力が停止する。
以上説明したように本発明は、 ＣＲＶ信号とフレーム
ピットとの比較及び、この比較結果出力とフレームカウ
ンタ回路出力との比較を行うことにより、フレームビッ
トのみのフレーム同期よりもよシ信頼性の高いフレーム
同期を行うことのでき。
ピットとの比較及び、この比較結果出力とフレームカウ
ンタ回路出力との比較を行うことにより、フレームビッ
トのみのフレーム同期よりもよシ信頼性の高いフレーム
同期を行うことのでき。
かつ、フレームビット数を縮少できる効果がある。
第１図は本発明の実施例のブロック図、第２図は、第１
図におけるフレーム同期回路の最悪同期復帰過程におけ
るフレーム同期復帰動作例を示す信号波形図、第３図は
従来の回路例、第４図は。 第３図におけるフレーム同期回路の最悪同期復帰過程に
おけるフレーム同期復帰動作例を示す信号波形図である
。 ３−１・・・データ入力端子からの入力データ、３−２
・・・クロック入力端子からの入力クロ、り、３−３・
・・フレーム同期ノｆルス、３−４・・・ＣＲＶノやル
ス。 ３−５・・・同期はｆ れパルス、３−６・・・フレー
ムカウンタ回路への入力クロック、３−７・・・同期は
ずれ情報、４−１・・・データ入力端子からの入力デ−
タ、４−２・・・クロ、り入力端子からの入力クロック
、４−３・・・フレーム同期Ａ？ルス、４−４・・・同
期ハスレノぐハス、４−５・・・フレームカウンタ回路
への入力クロック、４−６・・・同期はずれ情報。 の の 二 αコ ｒ−
図におけるフレーム同期回路の最悪同期復帰過程におけ
るフレーム同期復帰動作例を示す信号波形図、第３図は
従来の回路例、第４図は。 第３図におけるフレーム同期回路の最悪同期復帰過程に
おけるフレーム同期復帰動作例を示す信号波形図である
。 ３−１・・・データ入力端子からの入力データ、３−２
・・・クロック入力端子からの入力クロ、り、３−３・
・・フレーム同期ノｆルス、３−４・・・ＣＲＶノやル
ス。 ３−５・・・同期はｆ れパルス、３−６・・・フレー
ムカウンタ回路への入力クロック、３−７・・・同期は
ずれ情報、４−１・・・データ入力端子からの入力デ−
タ、４−２・・・クロ、り入力端子からの入力クロック
、４−３・・・フレーム同期Ａ？ルス、４−４・・・同
期ハスレノぐハス、４−５・・・フレームカウンタ回路
への入力クロック、４−６・・・同期はずれ情報。 の の 二 αコ ｒ−
Claims (1)
- １、１ビットシフト方式によりフレーム同期を行う装置
のフレーム同期回路において、受信フレームパタンとＣ
ＲＶ信号とを比較するフレームパタン検出回路と、フレ
ーム同期パルスを発生するフレームカウンタ回路と、前
記フレームパタン検出回路の出力と前記フレームカウン
タ回路の出力とを比較するフレーム同期検出回路と、前
方及び後方保護をとるフレーム同期保護回路と、前記フ
レーム同期検出回路出力と前記フレーム同期保護回路出
力とを入力とするＮＯＲ回路と、該ＮＯＲ回路出力とク
ロックとを入力とするＯＲ回路からなるフレーム同期回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62266621A JPH01109934A (ja) | 1987-10-23 | 1987-10-23 | フレーム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62266621A JPH01109934A (ja) | 1987-10-23 | 1987-10-23 | フレーム同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01109934A true JPH01109934A (ja) | 1989-04-26 |
Family
ID=17433358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62266621A Pending JPH01109934A (ja) | 1987-10-23 | 1987-10-23 | フレーム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01109934A (ja) |
-
1987
- 1987-10-23 JP JP62266621A patent/JPH01109934A/ja active Pending
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