JPH01109752A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01109752A JPH01109752A JP26644087A JP26644087A JPH01109752A JP H01109752 A JPH01109752 A JP H01109752A JP 26644087 A JP26644087 A JP 26644087A JP 26644087 A JP26644087 A JP 26644087A JP H01109752 A JPH01109752 A JP H01109752A
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- JP
- Japan
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- chip
- frame
- protruding
- botting
- chips
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000007789 sealing Methods 0.000 claims abstract description 15
- 229920005989 resin Polymers 0.000 claims abstract description 14
- 239000011347 resin Substances 0.000 claims abstract description 14
- 230000002265 prevention Effects 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 10
- 238000004382 potting Methods 0.000 abstract description 7
- 239000007788 liquid Substances 0.000 abstract description 2
- 238000005516 engineering process Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000008188 pellet Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229920002379 silicone rubber Polymers 0.000 description 1
- 239000004945 silicone rubber Substances 0.000 description 1
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に、メモリモジュール、
時計等に応用されている、チップ・オン・ボードのプリ
ント基板において、封止用樹脂の流れ止めに使用される
ボッティング枠を非対称あるいは異形に構成して、プリ
ント基板上に搭載するチップの方向付などに利用しよう
とする技術に関する。
時計等に応用されている、チップ・オン・ボードのプリ
ント基板において、封止用樹脂の流れ止めに使用される
ボッティング枠を非対称あるいは異形に構成して、プリ
ント基板上に搭載するチップの方向付などに利用しよう
とする技術に関する。
上記の如きチップ・オン・ボード技術にあっては、パタ
ーンの形成されたプリント配線基板上に直接テップを搭
M後、チップと当該基板配線とをワイヤポンティングに
より電気的に接続後に、チップの周辺に、方形のボッテ
ィング枠を設け、該ボッティング枠金封止用樹脂の流れ
止めに使用して、その内部にボッティング技術によシ当
該封止用樹脂(溶液)を充填して、チップなどをコート
し、封止することが行われている。
ーンの形成されたプリント配線基板上に直接テップを搭
M後、チップと当該基板配線とをワイヤポンティングに
より電気的に接続後に、チップの周辺に、方形のボッテ
ィング枠を設け、該ボッティング枠金封止用樹脂の流れ
止めに使用して、その内部にボッティング技術によシ当
該封止用樹脂(溶液)を充填して、チップなどをコート
し、封止することが行われている。
当該ボッティング枠を形成する手段としては、シリコー
ンゴムやエポキシレジンをあらかじめ当該プリント基板
上にスクリーン印刷するとかあるいは打ち抜き加工され
たボッティング枠をプリント基板上に接着する等の方法
がある。
ンゴムやエポキシレジンをあらかじめ当該プリント基板
上にスクリーン印刷するとかあるいは打ち抜き加工され
たボッティング枠をプリント基板上に接着する等の方法
がある。
なお、当該チップオンボード技術について述べた特許の
例としては、特公昭50−6146号公報が挙げられる
。
例としては、特公昭50−6146号公報が挙げられる
。
しかるに、上記のような場合に、複数のチップを同一の
プリント基板上に異なった向きに搭載する必要があると
き、特に、マルチチップのメモリモジュールや液晶モジ
ュールなどにおいて、当該基板のパターンなどを参考に
してチップを必要な方向に搭載しようとしても同じよう
なパターンが配設されているようなときには、チップの
方向を見誤り、逆向きに搭載してしまうなどの問題があ
ったO また、樹脂封止後では、その内部に収納されているチッ
プの端子配置を容易に確認することが難しく、当該チッ
プ・オン・ボードを使用するユーザーにとって不便この
上ないという問題もありた。
プリント基板上に異なった向きに搭載する必要があると
き、特に、マルチチップのメモリモジュールや液晶モジ
ュールなどにおいて、当該基板のパターンなどを参考に
してチップを必要な方向に搭載しようとしても同じよう
なパターンが配設されているようなときには、チップの
方向を見誤り、逆向きに搭載してしまうなどの問題があ
ったO また、樹脂封止後では、その内部に収納されているチッ
プの端子配置を容易に確認することが難しく、当該チッ
プ・オン・ボードを使用するユーザーにとって不便この
上ないという問題もありた。
さらに1 ビングリッドアレイ(PGA)型バ。
ケージでは、チップの向きによってその端子配置が変わ
るのに、容易にチップの端子配列を判別できないという
問題もあった。
るのに、容易にチップの端子配列を判別できないという
問題もあった。
本発明はかかる従来技術の有する欠点を解消することの
できる技術を提供することを目的とする〇本発明の前記
ならびにそのほかの目的と新規な特徴は、本明細書の記
述および添付図面からあきらかになるでろろう。
できる技術を提供することを目的とする〇本発明の前記
ならびにそのほかの目的と新規な特徴は、本明細書の記
述および添付図面からあきらかになるでろろう。
本願において開示される発明のりち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
本発明では、前記ボッティング枠において、枠の一部に
突出部を設けるなど、チップの搭載に際し、チップ搭載
の正しい方向を示すインデックスとなるような部分を設
けるなどそのボッティング枠の形状に変化をもたせるよ
うにした。
突出部を設けるなど、チップの搭載に際し、チップ搭載
の正しい方向を示すインデックスとなるような部分を設
けるなどそのボッティング枠の形状に変化をもたせるよ
うにした。
そのため、ボッティング枠の変化した形状部分に合わせ
て、チップt−搭載することによシナツブを正しい方向
にペレット付できるし、また、樹脂封止後にあっても、
ボッティング枠を見ることによシナツブの端子配列が早
切するので、逆ペレット付をしたり、チップの端子配列
が判らなくなるなどの問題を解消することができる。
て、チップt−搭載することによシナツブを正しい方向
にペレット付できるし、また、樹脂封止後にあっても、
ボッティング枠を見ることによシナツブの端子配列が早
切するので、逆ペレット付をしたり、チップの端子配列
が判らなくなるなどの問題を解消することができる。
次に、本発明の実施例を図面に基づいて説明する。
第1図は本発明の実施例を示す平面図である。
基板1には適宜間隔をあけて、チップ2を搭載するため
のキャビティ部3.3が溝膜されており、当該キャビテ
ィ部3.3の周辺には、基板配m4.4が形成されてい
る。また、キャビティ部3,30周辺には、四辺帯状の
ボッティング枠5.5が設置されている。図方左側のポ
ツティング枠5の右辺上部には内側に突出した突出部6
が設けられ、一方、図示右側のボッティング枠5の左辺
上部には同様に内側に突出した突出部6が設けられてい
る。
のキャビティ部3.3が溝膜されており、当該キャビテ
ィ部3.3の周辺には、基板配m4.4が形成されてい
る。また、キャビティ部3,30周辺には、四辺帯状の
ボッティング枠5.5が設置されている。図方左側のポ
ツティング枠5の右辺上部には内側に突出した突出部6
が設けられ、一方、図示右側のボッティング枠5の左辺
上部には同様に内側に突出した突出部6が設けられてい
る。
これら突出部6をインデックスとして、基板1のキャビ
ティ部3内にチップ2を接合後、当該テップ2の各ポン
ディングパッドと基板配線4・・・とをコネクタ用ワイ
ヤ7によシワイヤボンディングし、次いで、上記ボッテ
ィング枠5内に、封止樹脂ボッティング液をボッティン
グし、樹脂封止部8を形成する。
ティ部3内にチップ2を接合後、当該テップ2の各ポン
ディングパッドと基板配線4・・・とをコネクタ用ワイ
ヤ7によシワイヤボンディングし、次いで、上記ボッテ
ィング枠5内に、封止樹脂ボッティング液をボッティン
グし、樹脂封止部8を形成する。
第2図は当該ワイヤボンディング、樹脂封止後の当該モ
ジュール9の断面図を示す。
ジュール9の断面図を示す。
第3図は本発明の他の実施例を示し、第3図(5)は、
ボッティング枠5を、−辺を曲線とし、他三辺を直線に
構成した変形例を、また、第31郵)は、その上辺の左
側の突出部6を大とし、その上辺の右側の突出部6をそ
れよりも小に構成した変形例を、さらに、第3図(qは
上辺右隅部の突出部6ft外方に突出させた変形例を、
それぞれ示す。
ボッティング枠5を、−辺を曲線とし、他三辺を直線に
構成した変形例を、また、第31郵)は、その上辺の左
側の突出部6を大とし、その上辺の右側の突出部6をそ
れよりも小に構成した変形例を、さらに、第3図(qは
上辺右隅部の突出部6ft外方に突出させた変形例を、
それぞれ示す。
上記基板1は、例えばプリント配線基板にょシ構成され
る。
る。
半導体素子(チップ〕2は、例えばシリコン単結晶基板
から成り、周知の技術によってこのチップ内には多数の
回路素子が形成され、1つの回路機能が与えられている
。回路素子の具体例は、例えばMOS)ランジスタから
成り、これらの回路素子によって、例えば論理回路およ
びメモリの回路機能が形成されている。
から成り、周知の技術によってこのチップ内には多数の
回路素子が形成され、1つの回路機能が与えられている
。回路素子の具体例は、例えばMOS)ランジスタから
成り、これらの回路素子によって、例えば論理回路およ
びメモリの回路機能が形成されている。
本発明によればボッティング枠5のコーナ一部に突出部
6を設けた夛、二つの突出部6の大きさを変えることに
より、当該突出部6をインデックスとしてチップ1t−
適宜方向に接合することができ、また、ポツティング枠
5を非対称形に構成することにより同様にテップ1を適
宜方向に接合することができ、ま九、樹脂封止後にあっ
ても、これら突出部6などを見ることにより、チップl
の取付方向が容易に判別でき、チップ1の端子配置も容
易に判別することができた。
6を設けた夛、二つの突出部6の大きさを変えることに
より、当該突出部6をインデックスとしてチップ1t−
適宜方向に接合することができ、また、ポツティング枠
5を非対称形に構成することにより同様にテップ1を適
宜方向に接合することができ、ま九、樹脂封止後にあっ
ても、これら突出部6などを見ることにより、チップl
の取付方向が容易に判別でき、チップ1の端子配置も容
易に判別することができた。
本発明は特に対称形ti−するピングリットアレイ型パ
ッケージにおいて、封止後のチップの端子配列が容易に
判別できるという利点がある。
ッケージにおいて、封止後のチップの端子配列が容易に
判別できるという利点がある。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明し九が、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明し九が、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
本発明によれば、複数個のチップを基板上に実装するに
1チツプの方向を見誤らずに適正にダイボンディングす
ることができ、また、樹脂封止後にあってもチップの方
向が判るためその端子とチップの入出力信号の対応が容
品に判明するようになった。
1チツプの方向を見誤らずに適正にダイボンディングす
ることができ、また、樹脂封止後にあってもチップの方
向が判るためその端子とチップの入出力信号の対応が容
品に判明するようになった。
第1図は本発明の実施例を示す平面図、第2図は本発明
の実施例を示す断面図、第3図(5)、 (B) 、
(C)はそれぞれ本発明の他の実施例を示すボッティン
グ枠の説明図である。 1・・・基板、2・・・半導体素子(チップ)、3・・
・キャビティ部、4・・・基板配線、5・・・流れ止め
用枠(ボッティング枠)、6・・・突出部、7・・・コ
ネクタ用ワイヤ、8・・・樹脂封止部、9・・・モジー
−ル。
の実施例を示す断面図、第3図(5)、 (B) 、
(C)はそれぞれ本発明の他の実施例を示すボッティン
グ枠の説明図である。 1・・・基板、2・・・半導体素子(チップ)、3・・
・キャビティ部、4・・・基板配線、5・・・流れ止め
用枠(ボッティング枠)、6・・・突出部、7・・・コ
ネクタ用ワイヤ、8・・・樹脂封止部、9・・・モジー
−ル。
Claims (1)
- 【特許請求の範囲】 1、配線基板上に直接半導体素子を搭載し、当該素子と
当該基板配線とを電気的に接続後、封止用樹脂の流れ止
め用枠内に封止用樹脂を流し込みして封止を行なって成
る樹脂封止型半導体装置において、前記流れ止め用枠の
四隅のうちの一箇所または二箇所を他の隅部とは異なっ
た形状となすかあるいは当該枠を構成する一辺を他辺と
は異なった形状となしたことを特徴とする樹脂封止型半
導体装置。 2、流れ止め用枠が、その四隅のうちの一部に枠内側に
突出した突出部を有して成る、特許請求の範囲第1項記
載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26644087A JPH01109752A (ja) | 1987-10-23 | 1987-10-23 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26644087A JPH01109752A (ja) | 1987-10-23 | 1987-10-23 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01109752A true JPH01109752A (ja) | 1989-04-26 |
Family
ID=17430961
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26644087A Pending JPH01109752A (ja) | 1987-10-23 | 1987-10-23 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01109752A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004055847A (ja) * | 2002-07-19 | 2004-02-19 | Matsushita Electric Works Ltd | 回路封止構造および火災感知器 |
-
1987
- 1987-10-23 JP JP26644087A patent/JPH01109752A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004055847A (ja) * | 2002-07-19 | 2004-02-19 | Matsushita Electric Works Ltd | 回路封止構造および火災感知器 |
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