JP7741745B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Description

本実施形態は、半導体装置およびその製造方法に関する。
半導体パッケージでは、積層された複数の半導体チップが設けられる場合がある。複数の半導体チップは、ワイヤと接続するためのパッドを露出するように、ずれて積層される場合がある。パッケージを小型化するために、半導体チップの配置面積を小さくすることが望まれる。
米国特許第１０９９１６７９号明細書
パッケージをより小さくすることができる半導体装置およびその製造方法を提供する。
本実施形態による半導体装置は、第１積層体と、第２積層体と、を備える。第１積層体は、基板の上方に設けられ、複数の第１半導体チップが積層された積層体である。第２積層体は、第１積層体に対して基板とは反対側に設けられ、複数の第２半導体チップが積層された積層体である。第１半導体チップのそれぞれは、基板に対向する第１パッドを有する。第２半導体チップのそれぞれは、基板とは反対方向を向く第２パッドを有する。
第１実施形態による半導体装置の構成の一例を示す断面図。 第１実施形態による半導体装置の製造方法の一例を示す断面図。 図２Ａに続く、半導体装置の製造方法の一例を示す断面図。 図２Ｂに続く、半導体装置の製造方法の一例を示す断面図。 図２Ｃに続く、半導体装置の製造方法の一例を示す断面図。 図２Ｄに続く、半導体装置の製造方法の一例を示す断面図。 図２Ｅに続く、半導体装置の製造方法の一例を示す断面図。 図２Ｆに続く、半導体装置の製造方法の一例を示す断面図。 図２Ｇに続く、半導体装置の製造方法の一例を示す断面図。 図２Ｈに続く、半導体装置の製造方法の一例を示す断面図。 第１比較例による半導体装置の構成の一例を示す断面図。 第２比較例による半導体装置の構成の一例を示す断面図。 第２実施形態による半導体装置の構成の一例を示す断面図。 第３実施形態による半導体装置の構成の一例を示す断面図。 第４実施形態による半導体装置の構成の一例を示す断面図。 第４実施形態による半導体装置の製造方法の一例を示す断面図。 図８Ａに続く、半導体装置の製造方法の一例を示す断面図。 図８Ｂに続く、半導体装置の製造方法の一例を示す断面図。 図８Ｃに続く、半導体装置の製造方法の一例を示す断面図。 図８Ｄに続く、半導体装置の製造方法の一例を示す断面図。 図８Ｅに続く、半導体装置の製造方法の一例を示す断面図。 図８Ｆに続く、半導体装置の製造方法の一例を示す断面図。 図８Ｇに続く、半導体装置の製造方法の一例を示す断面図。 図８Ｈに続く、半導体装置の製造方法の一例を示す断面図。 図８Ｉに続く、半導体装置の製造方法の一例を示す断面図。 図８Ｊに続く、半導体装置の製造方法の一例を示す断面図。 図８Ｋに続く、半導体装置の製造方法の一例を示す断面図。 図８Ｌに続く、半導体装置の製造方法の一例を示す断面図。 第４実施形態による金属バンプの構成の一例を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、基板の上下方向は、半導体チップが設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態による半導体装置１の構成の一例を示す断面図である。半導体装置１は、積層体Ｓ１と、柱状電極３０と、積層体Ｓ２と、ワイヤ７０と、柱状電極８０と、樹脂層９０と、再配線層１００と、金属バンプ１５０と、を備えている。半導体装置１は、例えば、ＮＡＮＤ型フラッシュメモリ、ＬＳＩ（Large Scale Integration）等の半導体パッケージでよい。
積層体Ｓ１は、再配線層１００の上方に設けられる。積層体Ｓ１は、半導体チップ１０と、接着層２０と、を有する。接着層２０は、例えば、ＤＡＦ（Die Attachment Film）である。積層体Ｓ１は、複数の半導体チップ１０が積層方向に垂直な方向へずれて積層された積層体である。
複数の半導体チップ１０は、それぞれ第１面Ｆ１０ａと、第１面Ｆ１０ａとは反対側の第２面Ｆ１０ｂとを有する。メモリセルアレイ、トランジスタまたはキャパシタ等の半導体素子（図示せず）は、各半導体チップ１０の第１面Ｆ１０ａ上に形成されている。半導体チップ１０の第１面Ｆ１０ａ上の半導体素子は、図示しない絶縁膜で被覆され保護されている。この絶縁膜には、例えば、シリコン酸化膜またはシリコン窒化膜等の無機系絶縁材料が用いられる。また、この絶縁膜には、無機系絶縁材料上に有機系絶縁材料を形成した材料が用いられてもよい。有機系絶縁材料としては、例えば、フェノール系樹脂、ポリイミド系樹脂、ポリアミド系樹脂、アクリル系樹脂、エポキシ系樹脂、ＰＢＯ（p-phenylenebenzobisoxazole）系樹脂、シリコーン系樹脂、ベンゾシクロブテン系樹脂等の樹脂、または、これらの混合材料、複合材料等の有機系絶縁材料が用いられる。半導体チップ１０は、例えば、ＮＡＮＤ型フラッシュメモリのメモリチップあるいは任意のＬＳＩを搭載した半導体チップでもよい。半導体チップ１０は、互いに同一構成を有する半導体チップでもよいが、互いに異なる構成を有する半導体チップであってもよい。
複数の半導体チップ１０は、積層されており、接着層２０によって接着されている。接着層２０としては、例えば、フェノール系樹脂、ポリイミド系樹脂、ポリアミド系樹脂、アクリル系樹脂、エポキシ系樹脂、ＰＢＯ（p-phenylenebenzobisoxazole）系樹脂、シリコーン系樹脂、ベンゾシクロブテン系樹脂等の樹脂、または、これらの混合材料、複合材料等の有機系絶縁材料が用いられる。複数の半導体チップ１０は、それぞれ第１面Ｆ１０ａ上に露出された電極パッド１５を有する。半導体チップ１０（上段半導体チップ１０）の下に積層される他の半導体チップ１０（下段半導体チップ１０）は、上段半導体チップ１０の電極パッド１５上に重複しないように、上段半導体チップ１０の電極パッド１５が設けられた辺に対して略垂直方向（Ｘ方向）にずらされて積層されている。
電極パッド１５は、半導体チップ１０に設けられた半導体素子のいずれかに電気的に接続されている。電極パッド１５には、例えば、Ｃｕ、Ｎｉ、Ｗ、Ａｕ、Ａｇ、Ｐｄ、Ｓｎ、Ｂｉ、Ｚｎ、Ｃｒ、Ａｌ、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、ＣｒＮ等の単体、それらのうち２種以上の複合膜、または、それらのうち２種以上の合金等の低抵抗金属が用いられる。
柱状電極（第２柱状電極）３０は、半導体チップ１０の電極パッド１５に接続され、複数の半導体チップ１０の積層方向（Ｚ方向）に延伸している。接着層２０は、電極パッド１５の一部を露出するように部分的に除去されており、柱状電極３０が電極パッド１５に接続可能となっている。あるいは、接着層２０は、下段半導体チップ１０の第２面Ｆ１０ｂに貼付されており、上段半導体チップ１０の電極パッド１５に重複しないように設けられる。柱状電極３０の上端は、例えば、ワイヤボンディング法によって電極パッド１５に接続されている。柱状電極３０の下端は、樹脂層９０の下面に達しており、その下面において露出されている。柱状電極３０の下端は、再配線層１００の電極パッド（図示せず）に接続される。柱状電極３０の材料には、例えば、Ａｕ、Ｃｕ、Ａｇ、Ｐｄ、Ｐｔ等の導電性金属、または少なくともこれらのうちの一種類を含む合金が用いられる。
電極パッド１５は、再配線層１００に対向する。従って、半導体チップ１０は、フェイスダウンで積層される。また、積層体Ｓ１の半導体チップ１０は、電極パッド１５を露出するように、ずれて積層される。
積層体Ｓ２は、積層体Ｓ１に対して再配線層１００とは反対側に設けられる。積層体Ｓ２は、半導体チップ５０と、接着層６０と、を有する。接着層６０は、例えば、ＤＡＦである。積層体Ｓ２は、複数の半導体チップ５０が積層方向に垂直な方向へずれて積層された積層体である。
複数の半導体チップ５０は、それぞれ第１面Ｆ５０ａと、第１面Ｆ５０ａとは反対側の第２面Ｆ５０ｂとを有する。メモリセルアレイ、トランジスタまたはキャパシタ等の半導体素子（図示せず）は、各半導体チップ５０の第１面Ｆ５０ａ上に形成されている。半導体チップ５０の第１面Ｆ５０ａ上の半導体素子は、図示しない絶縁膜で被覆され保護されている。この絶縁膜には、例えば、シリコン酸化膜またはシリコン窒化膜等の無機系絶縁材料が用いられる。また、この絶縁膜には、無機系絶縁材料上に有機系絶縁材料を形成した材料が用いられてもよい。有機系絶縁材料としては例えば、フェノール系樹脂、ポリイミド系樹脂、ポリアミド系樹脂、アクリル系樹脂、エポキシ系樹脂、ＰＢＯ（p-phenylenebenzobisoxazole）系樹脂、シリコーン系樹脂、ベンゾシクロブテン系樹脂等の樹脂、または、これらの混合材料、複合材料等の有機系絶縁材料が用いられる。半導体チップ５０は、例えば、ＮＡＮＤ型フラッシュメモリのメモリチップあるいは任意のＬＳＩを搭載した半導体チップでもよい。半導体チップ５０は、互いに同一構成を有する半導体チップでもよいが、互いに異なる構成を有する半導体チップであってもよい。さらに、半導体チップ５０は、半導体チップ１０と同一構成を有する半導体チップでもよいが、半導体チップ１０と異なる構成を有する半導体チップであってもよい。
複数の半導体チップ５０は、積層されており、接着層６０によって接着されている。複数の半導体チップ５０は、それぞれ第１面Ｆ５０ａ上に露出された電極パッド５５を有する。他の半導体チップ５０上に積層される半導体チップ５０は、他の半導体チップ５０の電極パッド５５上に重複しないように、電極パッド５５が設けられた辺に対して略垂直方向（Ｘ方向）にずらされて積層されている。
電極パッド５５は、半導体チップ５０に設けられた半導体素子のいずれかに電気的に接続されている。電極パッド５５には、例えば、Ｃｕ、Ｎｉ、Ｗ、Ａｕ、Ａｇ、Ｐｄ、Ｓｎ、Ｂｉ、Ｚｎ、Ｃｒ、Ａｌ、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、ＣｒＮ等の単体、それらのうち２種以上の複合膜、または、それらのうち２種以上の合金等の低抵抗金属が用いられる。
ワイヤ（第１ワイヤ）７０は、半導体チップ５０の電極パッド５５に接続される。ワイヤ７０は、電極パッド５５同士を電気的に接続し、また、電極パッド５５と柱状電極８０（端部パッド８１）とを電気的に接続する。ワイヤ７０は、例えば、ループ状のワイヤである。接着層６０は、電極パッド５５の一部を露出するように部分的に除去されており、ワイヤ７０が電極パッド５５に接続可能となっている。あるいは、接着層６０は、上段半導体チップ５０の第２面Ｆ５０ｂに貼付されており、下段半導体チップ５０の電極パッド５５に重複しないように設けられる。ワイヤ７０の材料には、例えば、Ａｕ、Ｃｕ、Ａｇ、Ｐｄ、Ｐｔ等の導電性金属、または少なくともこれらのうちの一種類を含む合金が用いられる。
電極パッド５５は、再配線層１００とは反対方向を向く。従って、半導体チップ５０は、フェイスアップで積層される。すなわち、半導体チップ５０は、フェイスダウンで積層される半導体チップ１０とは背中合わせになるよう積層される。また、積層体Ｓ２の半導体チップ５０は、電極パッド５５を露出するように、ずれて積層される。
柱状電極（第１柱状電極）８０は、再配線層１００から、積層体Ｓ１および積層体Ｓ２の積層方向（上方）に延伸する。柱状電極８０は、樹脂層９０を貫通し、樹脂層９０の内部の所定高さまで延伸する。より詳細には、柱状電極８０は、樹脂層９０の樹脂層９１を積層体Ｓ１、Ｓ２の積層方向に貫通し、樹脂層９０における樹脂層９１と樹脂層９２との境界まで延伸する。柱状電極８０の材料には、例えば、Ａｕ、Ｃｕ、Ａｇ、Ｐｄ、Ｐｔ等、または少なくともこれらのうちの一種類を含む合金の導電性金属が用いられる。
また、柱状電極８０は、再配線層１００とは反対側の端部に、端部パッド８１を有する。ワイヤ７０は、柱状電極８０の側の端部に、端部パッド７１を有する。端部パッド８１および端部パッド７１は、後で説明する樹脂層９１、９２の境界において、互いに接している。端部パッド８１の幅は、端部パッド７１の幅とは異なる。より詳細には、端部パッド８１の幅は、端部パッド７１の幅よりも大きい。端部パッド８１の幅（径）が大きくなることにより、ワイヤ７０と柱状電極８０とを接続しやすくすることができる（図２Ｈを参照）。例えば、柱状電極８０の形成時のボンディング加重を大きくすることにより、端部パッド８１の幅を大きくすることができる。尚、端部パッド８１の幅、および、端部パッド７１の幅は、柱状電極８０が延伸するＺ方向に略垂直な方向（Ｘ方向）の幅である。
柱状電極８０は、半導体チップ１０において電極パッド１５が配置される辺Ｅ１の側に配置される。
電極パッド５５は、半導体チップ１０において電極パッド１５が配置される辺Ｅ１の側である、半導体チップ５０の辺Ｅ２に配置される。図１に示す例では、電極パッド１５は、半導体チップ１０の右側の端部に配置され、電極パッド５５は、半導体チップ５０の右側の端部に配置される。
積層体Ｓ２は、積層体Ｓ１上に接するように配置される。積層体Ｓ１の最上段の半導体チップ１０、および、積層体Ｓ２の最下段の半導体チップ５０は、接着層２０、６０を介して接着されている。
樹脂層９０は、積層体Ｓ１、Ｓ２、柱状電極３０、ワイヤ７０および柱状電極８０を被覆（封止）しており、下面において柱状電極３０、８０の先端を露出している。
樹脂層９０には、例えば、フェノール系樹脂、ポリイミド系樹脂、ポリアミド系樹脂、アクリル系樹脂、エポキシ系樹脂、ＰＢＯ（p-phenylenebenzobisoxazole）系樹脂、シリコーン系樹脂、ベンゾシクロブテン系樹脂等の樹脂、または、これらの混合材料、複合材料等の有機系絶縁材料が用いられる。
樹脂層９０は、樹脂層９１、９２を有する。
樹脂層９１は、再配線層１００上に設けられる。樹脂層９１は、積層体Ｓ１および柱状電極３０、８０を被覆する。
樹脂層９２は、樹脂層９１上に設けられる。樹脂層９２は、積層体Ｓ２およびワイヤ７０を被覆する。
樹脂層９１と樹脂層９２との間で、材料や特性が同じでもよい。また、樹脂層９１と樹脂層９２との間で、材料または特性が異なっていてもよい。これにより、半導体装置１のパッケージの反りを抑制することができる。樹脂層９１と樹脂層９２との間で、例えば、硬化収縮率、弾性率、線膨張係数、および、ガラス転移点（Ｔｇ）の少なくとも１つが異なる。樹脂層９１、樹脂層９２はいわゆるモールド樹脂を用いてもよい。モールド樹脂は樹脂層の中に、無機絶縁物のフィラーが混合されている。樹脂層９１と樹脂層９２とにおいて、フィラーと樹脂との混合率、フィラーの材質、フィラーの形状、フィラーの径等が異なっていてもよい。
再配線層（ＲＤＬ（Re Distribution Layer））１００は、樹脂層９０の下に設けられており、柱状電極３０、８０に電気的に接続されている。再配線層１００は、複数の配線層と複数の絶縁層とを積層させた多層配線層であり、柱状電極３０、８０をそれぞれ金属バンプ１５０に電極的に接続する。
金属バンプ１５０は、再配線層１００の下に設けられており、再配線層１００の配線層に電気的に接続される。金属バンプ１５０は、外部装置（図示せず）との接続に用いられる。金属バンプ１５０には、例えば、Ｓｎ、Ａｇ、Ｃｕ、Ａｕ、Ｐｄ、Ｂｉ、Ｚｎ、Ｎｉ、Ｓｂ、Ｉｎ、Ｇｅの単体、それらの内の２種以上の複合膜、または合金が用いられる。
次に、半導体装置１の製造方法について説明する。
図２Ａ～図２Ｉは、第１実施形態による半導体装置１の製造方法の一例を示す断面図である。
まず、図２Ａに示すように、支持体２上に剥離層３および金属膜４を形成する。支持体２は、例えば、シリコン（Ｓｉ）基板である。尚、支持体２は、ガラス基板等であってもよい。剥離層３は、例えば、有機系材料の仮接着剤である。金属膜４は、例えば、Ｔｉ／Ａｌ層である。金属膜４は、例えば、スパッタにより形成される。金属膜４を形成することにより、後の工程において、支持体２上に柱状電極８０を形成しやすくすることができる。尚、図２Ｂに示す工程から支持体２が剥離されるまで、剥離層３および金属膜４は省略されている。
次に、図２Ｂに示すように、支持体２（金属膜４）上に半導体チップ１０を積層する。これにより、支持体２上に積層体Ｓ１が形成される。半導体チップ１０のそれぞれの電極パッド１５は、支持体２とは反対方向を向いている。
次に、図２Ｃに示すように、柱状電極３０、８０を形成する。柱状電極３０、８０は、例えば、ワイヤボンディング法により形成される。柱状電極３０は、電極パッド１５から上方（積層体Ｓ１の積層方向）に延伸するように形成される。柱状電極８０は、支持体２（金属膜４）から積層体Ｓ１の積層方向に延伸するように形成される。
次に、図２Ｄに示すように、支持体２上に樹脂層９１を形成し、柱状電極３０、８０の上端が露出するように樹脂層９１を研削する。樹脂層９１は、積層体Ｓ１を被覆するように形成される。
次に、図２Ｅに示すように、再配線層１００を形成する。
次に、図２Ｆに示すように、支持体２および剥離層３を剥離し、剥離された面を洗浄し、金属膜４をエッチングにより除去する。尚、図２Ｆは、図２Ｅから上下が反転して示されている。図２Ｆに示す工程の後、支持体２の剥離後の面には、樹脂層９１、接着層２０および端部パッド８１が露出されている。
次に、図２Ｇに示すように、積層体Ｓ１上に半導体チップ５０を積層する。これにより、支持体２が剥離された側の積層体Ｓ１上に積層体Ｓ２が形成される。半導体チップ５０のそれぞれの電極パッド５５は、積層体Ｓ１とは反対方向を向いている。
次に、図２Ｈに示すように、ワイヤ７０を形成する。ワイヤ７０は、例えば、ワイヤボンディング法により形成される。ワイヤ７０は、電極パッド５５同士を電気的に接続し、また、電極パッド５５と柱状電極８０（端部パッド８１）とを電気的に接続するように形成される。
次に、図２Ｉに示すように、樹脂層９１上に樹脂層９２を形成する。樹脂層９２は、積層体Ｓ２を被覆するように形成される。
図２Ｉに示す工程の後、金属バンプ１５０を形成することにより、図１に示す半導体装置１が完成する。
以上のように、第１実施形態によれば、積層体Ｓ１に含まれる半導体チップ１０のそれぞれは、再配線層１００に対向する電極パッド１５を有する。積層体Ｓ２に含まれる半導体チップ５０のそれぞれは、再配線層１００（積層体Ｓ１）とは反対方向を向く電極パッド５５を有する。これにより、積層方向から見て、積層体Ｓ１、Ｓ２の重なる面積が大きくなるように、半導体チップ１０、５０を配置しやすくすることができる。この結果、パッケージサイズをより小さくすることができる。
また、柱状電極３０、８０の最大の長さをより短くすることができる。これにより、より狭いピッチで柱状電極３０、８０を形成することができる。
また、第１実施形態では、積層体Ｓ１、Ｓ２の間で積層数は同じである。積層方向から見て、積層体Ｓ１、Ｓ２のそれぞれの面積を略同じにし、かつ、積層体Ｓ１、Ｓ２の外形が重なるように積層体Ｓ１、Ｓ２を配置することにより、必要な配置面積を最小化することができる。しかし、積層数は、積層体Ｓ１、Ｓ２の間で異なっていてもよい。
また、第１実施形態では、積層体Ｓ１、Ｓ２のそれぞれ積層数は、２であるが、積層数は３以上であってもよい。
また、支持体２は、金属板であってもよい。この場合、金属膜４が形成されなくても、柱状電極８０を形成しやすくすることができる。金属板である支持体２の剥離は、例えば、支持体２を溶かすことにより行われてもよい。
（比較例）
次に、全ての電極パッドが同じ方向を向く場合、すなわち、半導体チップがフェイスダウン状態およびフェイスアップ状態のいずれか一方である場合の比較例について説明する。
図３は、第１比較例による半導体装置１ａの構成の一例を示す断面図である。図４は、第２比較例による半導体装置１ｂの構成の一例を示す断面図である。
図３および図４に示す例では、４層の半導体チップ１０が示されている。半導体チップの数は、第１実施形態、第１比較例および第２比較例の間で、同じである。また、図３および図４に示す例では、樹脂層９０は、１種類の樹脂層を有する。
図３および図４に示す例では、全ての半導体チップ１０は、フェイスダウンで積層されている。図３に示す例では、半導体チップ１０は、１方向にずれて積層される。図４に示す例では、半導体チップ１０は、スペーサ１２０により、途中で折り返すようにずれて積層される。
ずれ量ＯＡは、電極パッド１５を露出させるための半導体チップ１０のオフセット（ずれ）の量である。図３および図４に示す例では、必要な配置面積は、１つの半導体チップ１０の面積と、ずれ量ＯＡの３倍に応じた面積と、の和である。半導体チップ１０の積層数が１つ増えるごとに、ずれ量ＯＡに応じた面積の配置面積が必要になる。図４に示す折返し構造であっても、ずれ量ＯＡを抑制することは難しい。
また、柱状電極３０の最大の長さは、積層数に応じて長くする必要がある。柱状電極３０が長いほど、柱状電極３０を形成することが困難になる。これは、柱状電極３０を形成するキャピラリが既に形成した他の柱状電極３０と接触する可能性があるためである。この場合、狭いピッチで柱状電極３０を形成することが困難になってしまう。
これに対して、第１実施形態では、フェイスダウン状態の積層体Ｓ１とフェイスアップ状態の積層体Ｓ２とが混在している。積層体Ｓ１および積層体Ｓ２は、それぞれ２層の半導体チップを有する。図１に示す例では、必要な配置面積は、１つの半導体チップ１０、５０の面積と、ずれ量ＯＡに応じた面積と、柱状電極８０の配置面積と、の和である。半導体チップ１０および半導体チップ５０の両方の積層数が１つ増えるごとに、ずれ量ＯＡに応じた面積の配置面積が必要になる。従って、第１比較例および第２比較例と比較して、半導体チップ１０、５０のオフセットによる面積を減らすことができ、必要な配置面積を抑制することができる。これにより、パッケージサイズをより小さくすることができる。
また、第１実施形態では、柱状電極３０、８０の最大の長さは、下部の積層体Ｓ１の高さ（積層数）によって決まる。すなわち、柱状電極３０、８０は積層体Ｓ２の半導体チップ５０と直接接続しないため、柱状電極３０、８０の最大の長さは、上部の積層体Ｓ２の積層数の影響を受けない。従って、第１比較例および第２比較例と比較して、柱状電極３０、８０の最大の長さを短くすることができる。これにより、より狭いピッチで柱状電極３０、８０を形成しやすくすることができる。
（第２実施形態）
図５は、第２実施形態による半導体装置１の構成の一例を示す断面図である。第２実施形態では、第１実施形態と比較して、柱状電極８０の配置が異なっている。
柱状電極８０は、半導体チップ１０において電極パッド１５が配置される辺Ｅ１とは反対側の辺Ｅ３の側に配置される。柱状電極８０の配置の変更によって、積層体Ｓ２の積層方向および電極パッド５５の配置が変更される。半導体チップ５０および電極パッド５５は、半導体チップ１０および電極パッド１５に対して、積層体Ｓ１、Ｓ２を中心に点対称に配置される。
電極パッド５５は、半導体チップ１０において電極パッド１５が配置される辺Ｅ１とは反対側の辺Ｅ３の側である、半導体チップ５０の辺Ｅ４に配置される。図５に示す例では、電極パッド１５は、半導体チップ１０の右側の端部に配置され、電極パッド５５は、半導体チップ５０の左側の端部に配置される。
第２実施形態による半導体装置１のその他の構成は、第１実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。
第２実施形態のように、柱状電極８０の配置が変更されてもよい。第２実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。
（第３実施形態）
図６は、第３実施形態による半導体装置１の構成の一例を示す断面図である。第３実施形態は、柱状電極３０に代えてワイヤ３０ａが設けられている点で、第１実施形態とは異なっている。
半導体装置１は、ワイヤ（第２ワイヤ）３０ａをさらに備える。
ワイヤ３０ａは、電極パッド１５同士を電気的に接続し、また、電極パッド１５と柱状電極８０（端部パッド８１）とを電気的に接続する。ワイヤ３０ａは、例えば、ループ状のワイヤである。
第３実施形態による半導体装置１のその他の構成は、第１実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。
第３実施形態のように、柱状電極３０に代えてワイヤ３０ａが設けられてもよい。第３実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。
（第４実施形態）
図７は、第４実施形態による半導体装置１の構成の一例を示す断面図である。第４実施形態では、第１実施形態と比較して、再配線層１００に代えて配線基板１００ａが設けられ、半導体チップ２００がさらに設けられている。
半導体装置１は、配線基板１００ａと、半導体チップ２００と、金属バンプ２１０と、アンダーフィル２２０と、接着剤２３０と、金属バンプ１６０と、をさらに備える。
配線基板１００ａは、配線層と絶縁層とを含む多層基板である。絶縁層は、例えば、例えば、プリプレグである。絶縁層は、例えば、ガラスクロス等の繊維状補強材とエポキシ等の熱硬化性樹脂との複合材料である。
半導体チップ２００は、第１面Ｆ２００ａと、第１面Ｆ２００ａとは反対側の第２面Ｆ２００ｂとを有する。トランジスタやキャパシタ等の半導体素子（図示せず）は、各半導体チップ２００の第１面Ｆ２００ａ上に形成されている。半導体チップ２００の第１面Ｆ２００ａ上の半導体素子は、図示しない絶縁膜で被覆され保護されている。この絶縁膜には、例えば、シリコン酸化膜またはシリコン窒化膜等の無機系絶縁材料が用いられる。また、この絶縁膜には、無機系絶縁材料上に有機系絶縁材料を形成した材料が用いられてもよい。有機系絶縁材料としては例えば、フェノール系樹脂、ポリイミド系樹脂、ポリアミド系樹脂、アクリル系樹脂、エポキシ系樹脂、ＰＢＯ（p-phenylenebenzobisoxazole）系樹脂、シリコーン系樹脂、ベンゾシクロブテン系樹脂等の樹脂、または、これらの混合材料、複合材料等の有機系絶縁材料が用いられる。半導体チップ２００は、例えば、メモリチップ（半導体チップ１０、５０）を制御するコントローラチップあるいは任意のＬＳＩを搭載した半導体チップでもよい。
半導体チップ２００は、配線基板１００ａ上に設けられている。半導体チップ２００は、第１面Ｆ２００ａに金属バンプ２１０を有する。
金属バンプ２１０は、半導体チップ２００の電極パッド（図示せず）に接続される。金属バンプ２１０は、配線基板１００ａの電極パッド（図示せず）に接続される。
アンダーフィル２２０は、半導体チップ２００と配線基板１００ａとの間を充填するように設けられ、金属バンプ２１０の周囲を被覆し保護する。
接着剤２３０は、樹脂層９１と半導体チップ２００との間に設けられる。
樹脂層９０は、樹脂層９３をさらに有する。樹脂層９３は、樹脂層９１と配線基板１００ａとの間を充填するように設けられ、また、樹脂層９１、９２を被覆するように設けられる。
樹脂層９１、９２の外周の側面は、例えば、ブレードダイシングによる切断面である（図８Ｈを参照）。樹脂層９１、９２は、積層体Ｓ１、Ｓ２の積層方向から見た外周部に、所定の表面粗さを有する。また、樹脂層９１、９２は、積層体Ｓ１、Ｓ２の積層方向から見た外周部に、外周部の側面に沿った面（切断面）を含むフィラー有する。樹脂層９１、９２内のフィラーは、通常、略球状である。樹脂層９１、９２を切断または削る際に、フィラーの一部が欠ける場合がある。樹脂層９３は、樹脂層９１または樹脂層９２と同一の樹脂を用いてもよい。樹脂層９３は、樹脂層９１または樹脂層９２と異なる樹脂を用いてもよい。このとき、樹脂層９３は樹脂層９１及び樹脂増９２と例えば、硬化収縮率、弾性率、線膨張係数、および、ガラス転移点（Ｔｇ）の少なくとも１つが異なってもよい。樹脂層９３はいわゆるモールド樹脂を用いてもよい。樹脂層９３は樹脂層９１及び樹脂増９２と、フィラーと樹脂との混合率、フィラーの材質、フィラーの形状、フィラーの径等が異なっていてもよい。
第４実施形態による半導体装置１のその他の構成は、第１実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。
次に、半導体装置１の製造方法について説明する。
図８Ａ～図８Ｍは、第４実施形態による半導体装置１の製造方法の一例を示す断面図である。尚、図８Ａに示す工程は、図２Ａ～図２Ｃに示す工程と同様の工程の後に行われる。図２Ａ～図２Ｃ、および、図８Ａ～図８Ｈに示す工程は、図７に示す１つのモジュールしかされていない。しかし、第４実施形態では、例えば、１つの支持体２に対して複数のモジュールが並行して形成され、図８Ｈに示す工程において、複数のモジュールに個片化される。
柱状電極３０、８０を形成した後（図２Ｃを参照）、図８Ａに示すように、支持体２上に樹脂層９１を形成する。
次に、図８Ｂに示すように、支持体２および剥離層３を剥離し、剥離された面を洗浄し、金属膜４をエッチングにより除去する。尚、図８Ｂは、図８Ａから上下が反転して示されている。
次に、図８Ｃに示すように、積層体Ｓ１上に半導体チップ５０を積層する。これにより、支持体２が剥離された側の積層体Ｓ１上に積層体Ｓ２が形成される。半導体チップ５０のそれぞれの電極パッド５５は、積層体Ｓ１とは反対方向を向いている。
次に、図８Ｄに示すように、ワイヤ７０を形成する。ワイヤ７０は、例えば、ワイヤボンディング法により形成される。ワイヤ７０は、電極パッド５５同士を電気的に接続し、また、電極パッド５５と柱状電極８０（端部パッド８１）とを電気的に接続するように形成される。
次に、図８Ｅに示すように、樹脂層９１上に樹脂層９２を形成する。樹脂層９２は、積層体Ｓ２を被覆するように形成される。
次に、図８Ｆに示すように、柱状電極３０、８０の上端が露出するように、樹脂層９１を研削する。尚、図８Ｆは、図８Ｅから上下が反転して示されている。
次に、図８Ｇに示すように、露出された柱状電極３０、８０と電気的に接続する金属バンプ１７０を形成する。金属バンプ１７０は、後の工程における、柱状電極８０と金属バンプ１６０との間の電気的接続に用いられる。尚、金属バンプ１７０は、図８Ｇおよび図８Ｈ以外では、省略されている。
図９は、第４実施形態による金属バンプ１７０の構成の一例を示す断面図である。
金属バンプ１７０は、複数の金属層１７１～１７３を有する。金属層１７１の材料には、例えば、Ｎｉが用いられる。金属層１７２の材料には、例えば、Ｐｄが用いられる。金属層１７３の材料には、例えば、Ａｕが用いられる。
次に、図８Ｈに示すように、樹脂層９１に凹部（座繰り）９１１を形成し、複数のモジュールに個片化する。凹部９１１は、半導体チップ２００を配置するために形成される。凹部９１１の形成は、例えば、ダイシング用ブレードを用いて樹脂層９１に溝を形成することにより行われる。個片化は、例えば、ブレードダイシングにより行われる。
次に、図８Ｉに示すように、半導体チップ２００を配線基板１００ａ上にフリップチップ接続する。金属バンプ２１０と、配線基板１００ａ上のパッド（図示せず）と、が電気的に接続される。
次に、図８Ｊに示すように、半導体チップ２００と配線基板１００ａとの隙間（ギャップ）を洗浄し、アンダーフィル２２０を形成する。
次に、図８Ｋに示すように、配線基板１００ａ上に金属バンプ１６０を形成し、半導体チップ２００上に接着剤２３０を塗布する。金属バンプ１６０には、例えば、Ｓｎ、Ａｇ、Ｃｕ、Ａｕ、Ｐｄ、Ｂｉ、Ｚｎ、Ｎｉ、Ｓｂ、Ｉｎ、Ｇｅの単体、それらの内の２種以上の複合膜、または合金が用いられる。
次に、図８Ｌに示すように、図８Ｈに示す工程で個片化されたモジュールを配線基板１００ａ上にフリップチップ接続する。柱状電極３０、８０（金属バンプ１７０）と金属バンプ１６０とが電気的に接続される。ここで、金属バンプ１７０を形成せず、柱状電極３０、８０と金属バンプ１６０とを直接接続してもよい。あるいは金属バンプ１６０を形成せず、配線基板１００ａのパッド（図示せず）と、金属バンプ１７０を接続してもよい。また、金属バンプ１７０には、例えば、Ｓｎ、Ａｇ、Ｃｕ、Ａｕ、Ｐｄ、Ｂｉ、Ｚｎ、Ｎｉ、Ｓｂ、Ｉｎ、Ｇｅの単体、それらの内の２種以上の複合膜、または合金を用いてもよい。
次に、図８Ｍに示すように、樹脂層９３を形成する。樹脂層９３は、個片化されたモジュールと配線基板１００ａとの間を充填し、樹脂層９１、９２を覆うように形成される。
図８Ｍに示す工程の後、金属バンプ１５０を形成することにより、図７に示す半導体装置１が完成する。
尚、図８Ｉ～図８Ｋに示す工程は、必ずしも図８Ｈに示す工程の後に行われなくてもよい。
第４実施形態のように、再配線層１００に代えて配線基板１００ａが設けられ、半導体チップ２００がさらに設けられてもよい。第４実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。尚、第４実施形態による半導体装置１に、第２実施形態または第３実施形態を組み合わせてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 半導体装置、２ 支持体、１０ 半導体チップ、１５ 電極パッド、３０ 柱状電極 ３０ａ ワイヤ、５０ 半導体チップ、５５ 電極パッド、７０ ワイヤ、７１ 端部パッド、８０ 柱状電極、８１ 端部パッド、９１ 樹脂層、９２ 樹脂層、１００ 再配線層、１００ａ 配線基板、Ｅ１ 辺、Ｅ２ 辺、Ｅ３ 辺、Ｅ４ 辺、Ｓ１ 積層体、Ｓ２ 積層体

Claims (11)

  1. 基板の上方に設けられ、複数の第１半導体チップが積層された第１積層体と、
    前記第１積層体に対して前記基板とは反対側に設けられ、複数の第２半導体チップが積層された第２積層体と、
    を備え、
    前記第１半導体チップのそれぞれは、前記基板に対向する第１パッドを有し、
    前記第２半導体チップのそれぞれは、前記基板とは反対方向を向く第２パッドを有し、
    前記第２パッドは、前記第１半導体チップにおいて前記第１パッドが配置される第１辺とは反対側の第３辺の側である、前記第２半導体チップの第４辺に配置される、半導体装置。
  2. 前記基板から、前記第１積層体および前記第２積層体の積層方向に延伸する第１柱状電極と、
    少なくとも一つの前記第２パッドと、前記第１柱状電極と、を電気的に接続する第１ワイヤと、
    をさらに備える、請求項１に記載の半導体装置。
  3. 前記第１柱状電極は、前記基板とは反対側の端部に、第１端部パッドを有し、
    前記第１ワイヤは、前記第１柱状電極の側の端部に、第２端部パッドを有し、
    前記第１端部パッドの幅は、前記第２端部パッドの幅とは異なる、請求項２に記載の半導体装置。
  4. 前記基板上に設けられ、前記第１積層体を被覆する第１樹脂層と、
    前記第１樹脂層上に設けられ、前記第２積層体を被覆する第２樹脂層と、
    をさらに備え、
    前記第１柱状電極は、前記第１樹脂層を前記積層方向に貫通し、前記第１樹脂層と前記第２樹脂層との境界まで延伸する、請求項２または請求項３に記載の半導体装置。
  5. 少なくとも１つの前記第１パッドと、前記基板と、の間で、前記積層方向に延伸する第２柱状電極をさらに備える、請求項２から請求項４のいずれか一項に記載の半導体装置。
  6. 前記基板上に設けられ、前記第１積層体を被覆する第１樹脂層と、
    前記第１樹脂層上に設けられ、前記第２積層体を被覆する第２樹脂層と、
    をさらに備え、
    前記第１樹脂層と前記第２樹脂層との間で、硬化収縮率、弾性率、線膨張係数、および、ガラス転移点の少なくとも１つが異なる、請求項１から請求項５のいずれか一項に記載の半導体装置。
  7. 前記基板上に設けられ、前記第１積層体を被覆する第１樹脂層と、
    前記第１樹脂層上に設けられ、前記第２積層体を被覆する第２樹脂層と、
    を備え、
    前記第１樹脂層および前記第２樹脂層は、前記第１積層体および前記第２積層体の積層方向から見た外周部に、所定の表面粗さを有する、請求項１から請求項６のいずれか一項に記載の半導体装置。
  8. 前記基板上に設けられ、前記第１積層体を被覆する第１樹脂層と、
    前記第１樹脂層上に設けられ、前記第２積層体を被覆する第２樹脂層と、
    を備え、
    前記第１樹脂層および前記第２樹脂層は、前記第１積層体および前記第２積層体の積層方向から見た外周部に、前記外周部の側面に沿った面を含むフィラーを有する、請求項１から請求項７のいずれか一項に記載の半導体装置。
  9. 前記第２積層体は、前記第１積層体上に接するように配置される、請求項１から請求項８のいずれか一項に記載の半導体装置。
  10. 支持体上に、第１半導体チップのそれぞれの第１パッドが前記支持体とは反対方向を向くように、複数の第１半導体チップが積層された第１積層体を形成し、
    前記支持体上に、前記第１積層体を被覆する第１樹脂層を形成し、
    前記支持体を剥離し、
    前記支持体が剥離された側の前記第１積層体上に、第２半導体チップのそれぞれの第２パッドが前記第１積層体とは反対方向を向くように、複数の前記第２半導体チップが積層された第２積層体を形成する、
    ことを具備し、
    前記第２パッドが、前記第１半導体チップにおいて前記第１パッドが配置される第１辺とは反対側の第３辺の側である、前記第２半導体チップの第４辺に配置されるように、前記第２積層体は形成される、半導体装置の製造方法。
  11. 前記第１積層体を形成した後、前記支持体から前記第１積層体の積層方向に延伸する第１柱状電極を形成し、
    前記第２積層体を形成した後、少なくとも１つの前記第２パッドと、前記第１柱状電極と、を電気的に接続する第１ワイヤを形成する、
    ことをさらに具備する、請求項１０に記載の半導体装置の製造方法。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009088083A (ja) 2007-09-28 2009-04-23 Toshiba Corp 積層型半導体装置
JP2009252915A (ja) 2008-04-04 2009-10-29 Hitachi Cable Ltd 半導体装置の製造方法、半導体装置、及び半導体装置用基板
US20100283140A1 (en) 2009-05-08 2010-11-11 Samsung Electronics Co., Ltd. Package on package to prevent circuit pattern lift defect and method of fabricating the same
US20200066701A1 (en) 2016-09-28 2020-02-27 Intel Corporation Stacked chip package having substrate interposer and wirebonds
US20200075551A1 (en) 2018-09-04 2020-03-05 Samsung Electronics Co., Ltd. Substrate assembly semiconductor package including the same and method of manufacturing the semiconductor package
US20200251447A1 (en) 2019-02-01 2020-08-06 SK Hynix Inc. Semiconductor packages having stacked chip structure

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06302645A (ja) 1993-04-15 1994-10-28 Fuji Xerox Co Ltd 電子部品の端子接続方法とこの接続方法で接続した電子機器およびその端子接続用バンプ
JPH07254654A (ja) 1994-03-15 1995-10-03 Fujitsu Ltd 半導体装置の製造方法
JPH09260428A (ja) 1996-03-19 1997-10-03 Toshiba Corp 半導体装置及びその実装方法
WO1999023696A1 (en) 1997-10-30 1999-05-14 Hitachi, Ltd. Semiconductor device and method for manufacturing the same______
JP2000068402A (ja) 1998-08-18 2000-03-03 Toshiba Corp 半導体装置
JP4526651B2 (ja) 1999-08-12 2010-08-18 富士通セミコンダクター株式会社 半導体装置
JP2010192928A (ja) 1999-08-12 2010-09-02 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
JP4260672B2 (ja) 2004-04-16 2009-04-30 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法及び中継基板の製造方法
JP2006310649A (ja) 2005-04-28 2006-11-09 Sharp Corp 半導体装置パッケージおよびその製造方法、ならびに半導体装置パッケージ用一括回路基板
JP4926787B2 (ja) 2007-03-30 2012-05-09 アオイ電子株式会社 半導体装置の製造方法
JP4317245B2 (ja) * 2007-09-27 2009-08-19 新光電気工業株式会社 電子装置及びその製造方法
JP4912275B2 (ja) 2007-11-06 2012-04-11 新光電気工業株式会社 半導体パッケージ
US20100193930A1 (en) * 2009-02-02 2010-08-05 Samsung Electronics Co., Ltd. Multi-chip semiconductor devices having conductive vias and methods of forming the same
KR20100112446A (ko) * 2009-04-09 2010-10-19 삼성전자주식회사 적층형 반도체 패키지 및 그 제조 방법
KR20100114421A (ko) * 2009-04-15 2010-10-25 삼성전자주식회사 적층 패키지
JP5963671B2 (ja) * 2009-06-26 2016-08-03 インヴェンサス・コーポレーション ジグザクの構成でスタックされたダイに関する電気的相互接続
KR101563630B1 (ko) * 2009-09-17 2015-10-28 에스케이하이닉스 주식회사 반도체 패키지
TWI390645B (zh) * 2009-10-22 2013-03-21 力成科技股份有限公司 背對背晶片組堆疊的封裝方法與構造
KR20110124063A (ko) * 2010-05-10 2011-11-16 하나 마이크론(주) 적층형 반도체 패키지
KR101686553B1 (ko) * 2010-07-12 2016-12-14 삼성전자 주식회사 반도체 패키지 및 패키지 온 패키지
US8922005B2 (en) 2012-04-11 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices with reversed stud bump through via interconnections
CN104471693B (zh) 2012-07-17 2018-05-08 库利克和索夫工业公司 形成导线互连结构的方法
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
JP2016535463A (ja) * 2014-10-03 2016-11-10 インテル コーポレイション 垂直コラムを有するオーバラップ形スタック化ダイパッケージ
US9802813B2 (en) 2014-12-24 2017-10-31 Stmicroelectronics (Malta) Ltd Wafer level package for a MEMS sensor device and corresponding manufacturing process
US10490527B2 (en) 2015-12-18 2019-11-26 Intel IP Corporation Vertical wire connections for integrated circuit package
TWI604591B (zh) 2015-12-23 2017-11-01 力成科技股份有限公司 薄型扇出式多晶片堆疊封裝構造及其製造方法
WO2017107176A1 (en) 2015-12-25 2017-06-29 Intel Corporation Conductive wire through-mold connection apparatus and method
DE112016006704T5 (de) * 2016-04-02 2018-12-13 Intel Corporation Halbleiterbaugruppe mit abgestütztem gestapeltem Halbleiterplättchen
TWI567897B (zh) 2016-06-02 2017-01-21 力成科技股份有限公司 薄型扇出式多晶片堆疊封裝構造與製造方法
US10727208B2 (en) 2016-09-29 2020-07-28 Intel Corporation Prepackaged stair-stacked memory module in a chip scale system in package, and methods of making same
US10770434B2 (en) 2016-09-30 2020-09-08 Intel Corporation Stair-stacked dice device in a system in package, and methods of making same
US11990449B2 (en) * 2019-01-14 2024-05-21 Intel Corporation Dual RDL stacked die package using vertical wire
KR102710260B1 (ko) 2019-10-01 2024-09-27 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
KR102719083B1 (ko) * 2019-10-15 2024-10-17 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US11309301B2 (en) * 2020-05-28 2022-04-19 Sandisk Technologies Llc Stacked die assembly including double-sided inter-die bonding connections and methods of forming the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009088083A (ja) 2007-09-28 2009-04-23 Toshiba Corp 積層型半導体装置
JP2009252915A (ja) 2008-04-04 2009-10-29 Hitachi Cable Ltd 半導体装置の製造方法、半導体装置、及び半導体装置用基板
US20100283140A1 (en) 2009-05-08 2010-11-11 Samsung Electronics Co., Ltd. Package on package to prevent circuit pattern lift defect and method of fabricating the same
US20200066701A1 (en) 2016-09-28 2020-02-27 Intel Corporation Stacked chip package having substrate interposer and wirebonds
US20200075551A1 (en) 2018-09-04 2020-03-05 Samsung Electronics Co., Ltd. Substrate assembly semiconductor package including the same and method of manufacturing the semiconductor package
US20200251447A1 (en) 2019-02-01 2020-08-06 SK Hynix Inc. Semiconductor packages having stacked chip structure

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