JP7617840B2 - 半導体装置、半導体素子の製造方法及び半導体装置の製造方法 - Google Patents

半導体装置、半導体素子の製造方法及び半導体装置の製造方法 Download PDF

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Description

本開示に係る技術（本技術）は、半導体素子、半導体装置、半導体素子の製造方法及び半導体装置の製造方法に関する。
従来、ノイズの改善等のために、半導体層の上部に埋め込まれた凸部を有するゲート電極により、板状のチャネル領域の主要な３面を囲んだＭＯＳＦＥＴ（フィン型ＦＥＴ）が提案されている（特許文献１及び２参照）。
特開２００６－１２１０９３号公報 特開２００６－１２１０９３号公報
特許文献１及び２に記載のフィン型ＦＥＴには、相互コンダクタンスｇｍの向上等の更なる性能の改善が求められる。特許文献１及び２では、ＭＯＳＦＥＴのゲート電極が有する凸部の深さと、ソース領域及びドレイン領域の深さとの関係は何ら開示されていない。
本技術は、板状のチャネル領域の３面を囲むゲート電極を有する絶縁ゲート型半導体素子の性能を更に改善することができる半導体素子、半導体装置、半導体素子の製造方法及び半導体装置の製造方法を提供することを目的とする。
本技術の一態様に係る半導体素子は、半導体層と、半導体層の上部に設けられたチャネル領域と、チャネル領域のチャネル長方向の両端側に対向して設けられた第１及び第２主電極領域と、チャネル領域のチャネル幅方向の互いに対向する側面の両側に設けられた第１及び第２トレンチの内壁、並びにチャネル領域の上面に設けられたゲート絶縁膜と、ゲート絶縁膜を介して第１トレンチに埋め込まれた第１凸部、ゲート絶縁膜を介して第２トレンチに埋め込まれた第２凸部、第１及び第２凸部の上端に接続され、チャネル領域の上面にゲート絶縁膜を介して設けられた水平部を有するゲート電極とを備え、第１及び第２主電極領域の深さが、第１及び第２凸部のゲート絶縁膜を含めた深さと同一であることを要旨とする。
本技術の一態様に係る半導体装置は、半導体層と、半導体層の上部に設けられたチャネル領域と、チャネル領域のチャネル長方向の両端側に対向して設けられた第１及び第２主電極領域と、チャネル領域のチャネル幅方向の互いに対向する側面の両側に設けられた第１及び第２トレンチの内壁、並びにチャネル領域の上面に設けられたゲート絶縁膜と、ゲート絶縁膜を介して第１トレンチに埋め込まれた第１凸部、ゲート絶縁膜を介して第２トレンチに埋め込まれた第２凸部、第１及び第２凸部の上端に接続され、チャネル領域の上面にゲート絶縁膜を介して設けられた水平部を有するゲート電極とを有する第１半導体素子と、半導体層の上部に対向して設けられた第３及び第４主電極領域、第３及び第４主電極領域に挟まれた半導体層上に第２ゲート絶縁膜を介して設けられた第２ゲート電極とを有する第２半導体素子とを備え、第１及び第２主電極領域の深さが、第１及び第２凸部のゲート絶縁膜を含めた深さと同一であることを要旨とする。
本技術の一態様に係る半導体素子の製造方法は、半導体層の上部に凹部を掘り、凹部で区画されたチャネル領域を形成する工程と、凹部に素子分離絶縁膜を埋め込む工程と、半導体層の上部にチャネル領域を形成する工程と、半導体層の上部に素子分離絶縁膜を埋め込む工程と、素子分離絶縁膜を選択的に除去して、チャネル領域のチャネル幅方向の互いに対向する側面を露出する第１及び第２トレンチを掘る工程と、第１及び第２トレンチの内壁、並びにチャネル領域の上面にゲート絶縁膜を形成する工程と、ゲート絶縁膜を介して第１及び第２トレンチに導電性材料層を埋め込み、第１トレンチに埋め込まれた第１凸部、第２トレンチに埋め込まれた第２凸部、第１及び第２凸部の上端に接続され、チャネル領域の上面にゲート絶縁膜を介して設けられた水平部を有するゲート電極を形成する工程と、チャネル領域のチャネル長方向の両端側を挟んで互いに対向する第１及び第２主電極領域を、第１及び第２凸部のゲート絶縁膜を含めた深さと同一の深さで形成する工程とを含むことを要旨とする。
本技術の一態様に係る半導体装置の製造方法は、半導体層の上部に凹部を掘り、凹部で区画されたチャネル領域を形成する工程と、凹部に素子分離絶縁膜を埋め込む工程と、素子分離絶縁膜を選択的に除去して、チャネル領域のチャネル幅方向の互いに対向する側面を露出する第１及び第２トレンチを掘る工程と、第１及び第２トレンチの内壁、並びにチャネル領域の上面にゲート絶縁膜を形成する工程と、ゲート絶縁膜を介して第１及び第２トレンチに導電性材料層を埋め込み、第１トレンチに埋め込まれた第１凸部、第２トレンチに埋め込まれた第２凸部、第１及び第２凸部の上端に接続され、チャネル領域の上面にゲート絶縁膜を介して設けられた水平部を有するゲート電極を形成する工程と、チャネル領域のチャネル長方向の両端側を挟んで互いに対向する第１及び第２主電極領域を、第１及び第２凸部のゲート絶縁膜を含めた深さと同一の深さで形成する工程と、半導体層上にゲート絶縁膜を介して第２ゲート電極を形成する工程と、第２ゲート電極の下方の半導体層を挟んで互いに対向する第３及び第４主電極領域を、第１及び第２主電極領域とは異なる深さで形成する工程とを含むことを要旨とする。
図１は、第１実施形態に係る半導体装置（固体撮像装置）の概略構成図である。 図２は、第１実施形態に係る半導体装置の画素領域の等価回路である。 図３は、第１実施形態に係る半導体装置の要部断面図である。 図４は、第１実施形態に係る半導体装置の要部平面図である。 図５は、図４のＢ－Ｂ´方向から見た断面図である。 図６は、図４のＣ－Ｃ´方向から見た断面図である。 図７Ａは、第１実施形態に係る半導体装置の製造方法を示す工程断面図である。 図７Ｂは、第１実施形態に係る半導体装置の製造方法を示す工程断面図である。 図８Ａは、第１実施形態に係る半導体装置の製造方法を示す図７Ａに引き続く工程断面図である。 図８Ｂは、第１実施形態に係る半導体装置の製造方法を示す図７Ｂに引き続く工程断面図である。 図９Ａは、第１実施形態に係る半導体装置の製造方法を示す図８Ａに引き続く工程断面図である。 図９Ｂは、第１実施形態に係る半導体装置の製造方法を示す図８Ｂに引き続く工程断面図である。 図１０Ａは、第１実施形態に係る半導体装置の製造方法を示す図９Ａに引き続く工程断面図である。 図１０Ｂは、第１実施形態に係る半導体装置の製造方法を示す図９Ｂに引き続く工程断面図である。 図１１は、第１実施形態に係る半導体装置の製造方法を示す図１０に引き続く工程断面図である。 図１２は、第１実施形態に係る半導体装置の製造方法を示す図１１に引き続く工程断面図である。 図１３は、第１実施形態に係る半導体装置の製造方法を示す図１２に引き続く工程断面図である。 図１４は、第１実施形態の変形例に係る半導体装置の要部断面図である。 図１５は、第２実施形態に係る半導体装置の要部断面図である。 図１６は、第２実施形態の比較例に係る半導体装置の要部断面図である。 図１７は、第２実施形態に係る半導体装置の製造方法を示す工程断面図である。 図１８は、第２実施形態に係る半導体装置の製造方法を示す図１７に引き続く工程断面図である。 図１９は、第２実施形態に係る半導体装置の製造方法を示す図１８に引き続く工程断面図である。 図２０は、第２実施形態に係る半導体装置の製造方法を示す図１９に引き続く工程断面図である。 図２１は、第２実施形態に係る半導体装置の製造方法を示す図２０に引き続く工程断面図である。 図２２は、第２実施形態に係る半導体装置の製造方法を示す図２１に引き続く工程断面図である。 図２３は、第２実施形態の変形例に係る半導体装置の製造方法を示す工程断面図である。 図２４は、第２実施形態の変形例に係る半導体装置の製造方法を示す図２３に引き続く工程断面図である。 図２５は、第２実施形態の変形例に係る半導体装置の製造方法を示す図２４に引き続く工程断面図である。 図２６は、その他の実施形態に係る半導体装置を適用した電子機器を示す概略図である。
以下において、図面を参照して本技術の第１及び第２実施形態を説明する。以下の説明で参照する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。なお、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
本明細書において、固体撮像装置を含む半導体装置を構成する半導体素子の「第１主電極領域」とは、絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）、絶縁ゲート型静電誘導トランジスタ（ＭＩＳＳＩＴ）又は高電子移動度トランジスタ（ＨＥＭＴ）等のソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」とは、ＭＩＳＦＥＴ等の上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。このように、「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。また、固体撮像装置を含む半導体装置を構成する半導体素子の「第３主電極領域」及び「第４主電極領域」も、「第１主電極領域」及び「第２主電極領域」と同様の関係を有する。
また、以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、「ｎ」や「ｐ」に付す「＋」や「－」は、「＋」及び「－」が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。但し、同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
（第１実施形態）
＜半導体装置＞
第１実施形態に係る半導体装置（半導体集積回路）の一類型として、ＣＭＯＳイメージセンサ等の固体撮像装置を例示する。第１実施形態に係る半導体装置は、図１に示すように、画素領域１及び周辺回路（３，４，５，６，７）を備える。画素領域１は、２次元マトリクス状に配列された複数の画素２を有する。図１では図示を省略するが、複数の画素２のそれぞれは、入射光を光電変換する光電変換部と、光電変換された信号電荷を制御する複数の画素トランジスタとを有する。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、選択トランジスタ及び増幅トランジスタの４つのトランジスタを採用できる。
周辺回路（３，４，５，６，７）は、垂直駆動回路３、カラム信号処理回路４、水平駆動回路５、出力回路６及び制御回路７を含む。垂直駆動回路３は、例えばシフトレジスタで構成される。垂直駆動回路３は、画素駆動配線８ａを順次選択し、選択した画素駆動配線８ａに画素２を駆動するためのパルスを供給し、各画素２を行単位で駆動する。即ち、垂直駆動回路３は、画素領域１の各画素２を行単位で順次垂直方向に選択走査し、各画素２の光電変換部で生成した信号電荷に基づく画素からの出力信号（画素信号）を、垂直信号線８ｂを通してカラム信号処理回路４に供給する。
カラム信号処理回路４は、例えば、画素２の列毎に配置されており、１行分の画素２から出力される信号を画素列毎にノイズ除去等の信号処理を行う。例えば、カラム信号処理回路４は、画素固有の固定パターンノイズを除去するための相関２重サンプリング（ＣＤＳ）及びアナログ・デジタル（ＡＤ）変換等の信号処理を行う。
水平駆動回路５は、例えばシフトレジスタで構成される。水平駆動回路５は、水平走査パルスをカラム信号処理回路４に順次出力して、カラム信号処理回路４を順番に選択し、選択したカラム信号処理回路４に、信号処理が行われた画素信号を水平信号線９に出力させる。出力回路６は、カラム信号処理回路４の各々から水平信号線９を通して、順次に供給される画素信号に対し信号処理を行って出力する。
制御回路７は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路３、カラム信号処理回路４、及び水平駆動回路５等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路７は、生成したクロック信号や制御信号を、垂直駆動回路３、カラム信号処理回路４及び水平駆動回路５等に出力する。
第１実施形態に係る半導体装置は、図１に示した構成を１枚の基板で構成してもよく、複数の基板を貼り合わせた積層構造で構成してもよい。例えば、第１実施形態に係る半導体装置を第１及び第２基板で構成し、第１基板に、光電変換部と画素トランジスタを設け、第２基板に周辺回路（３，４，５，６，７）等を設けてもよい。或いは、第１基板に光電変換部と画素トランジスタの一部を設けると共に、第２基板に画素トランジスタの残余の一部と周辺回路（３，４，５，６，７）等を設ける構成でもよい。
図２は、第１実施形態に係る半導体装置の画素２の等価回路の一例を示す。図２に示すように、画素２の光電変換部であるフォトダイオードＰＤのアノードが接地され、フォトダイオードＰＤのカソードに、能動素子である転送トランジスタＴ１のソースが接続されている。転送トランジスタＴ１のドレインには、浮遊状態の電荷蓄積領域（フローティング・ディフュージョン領域）ＦＤが接続されている。電荷蓄積領域ＦＤは、能動素子であるリセットトランジスタＴ２のソースと、能動素子である増幅トランジスタＴ３のゲートに接続されている。増幅トランジスタＴ３のソースは、能動素子である選択トランジスタＴ４のドレインに接続され、増幅トランジスタＴ３のドレインは電源Ｖｄｄに接続されている。選択トランジスタＴ４のソースは垂直信号線ＶＳＬに接続されている。リセットトランジスタＴ２のドレインは電源Ｖｄｄに接続されている。
第１実施形態に係る半導体装置の動作時には、画素２のフォトダイオードＰＤで生成された信号電荷が画素２の転送トランジスタＴ１を介して画素２の電荷蓄積領域ＦＤに蓄積される。画素２の電荷蓄積領域ＦＤに蓄積された信号電荷が読み出されて、画素２の増幅トランジスタＴ３のゲートに印加される。画素２の選択トランジスタＴ４のゲートには水平ラインの選択用制御信号が垂直シフトレジスタから与えられる。選択用制御信号をハイ（Ｈ）レベルにすることにより、選択トランジスタＴ４が導通し、画素２の増幅トランジスタＴ３で増幅された画素２の電荷蓄積領域ＦＤの電位に対応する電流が垂直信号線ＶＳＬに流れる。また、リセットトランジスタＴ２のゲートに印加するリセット用制御信号をハイ（Ｈ）レベルにすることにより、画素２のリセットトランジスタＴ２が導通し、画素２の電荷蓄積領域ＦＤに蓄積された信号電荷をリセットする。
第１実施形態に係る半導体装置は、図３に示すように、同一の半導体層（半導体基板）１０に設けられた第１半導体素子１０１及び第２半導体素子１０２を備える。第１半導体素子１０１は、例えば図２に示した増幅トランジスタＴ３に対応する能動素子であり、半導体層１０の活性領域（第１活性領域）の内部に定義される。第２半導体素子１０２は、例えば図１に示した周辺回路（３，４，５，６，７）に含まれる低電圧のアナログトランジスタに対応する能動素子であり、半導体層１０の活性領域（第２活性領域）の内部に定義される。
図４は、図３の左側に示した第１半導体素子１０１の平面図であり、図４のＡ－Ａ´方向から見た断面図が図３に相当する。図５は、図４のＢ－Ｂ´方向から見た断面図である。図６は、図４のＣ－Ｃ´方向から見た断面図である。なお、図３～図６では便宜上、第１半導体素子１０１及び第２半導体素子１０２を被覆する層間絶縁膜、ゲート表面配線、ソース電極、ドレイン電極、保護膜等の図示を省略している。
図３～図６に示すように、第１半導体素子１０１は、チャネル領域１０ａのチャネル長Ｌの方向の両端側の、半導体層１０の上部に互いに対向して設けられた第１導電型（ｎ＋型）の第１主電極領域（ソース領域）１１及び第１導電型（ｎ＋型）の第２主電極領域（ドレイン領域）１２を有する。
半導体層１０は、高比抵抗の第１導電型（ｎ－型）のシリコン（Ｓｉ）基板で構成し、空乏化した状態で用いてもよい。また、半導体層１０は、Ｓｉ基板の上部のウェル領域又はＳｉ基板上のエピタキシャル成長層であってもよい。或いは、半導体層１０は、ＳＯＩ基板を構成する絶縁層上の半導体層で構成してもよい。また、半導体層１０は、第２導電型（ｐ－型）のＳｉ基板で構成してもよい。
第１主電極領域１１及び第２主電極領域１２の不純物濃度は、半導体層１０の不純物濃度よりも高い。図３において定義される第１主電極領域１１及び第２主電極領域１２の深さＤ１は、例えば２００ｎｍ～５００ｎｍ程度であり、例えば３００ｎｍ程度である。第１主電極領域１１及び第２主電極領域１２は、半導体層１０の上部に設けられた素子分離絶縁膜１６により区画され、素子分離されている。素子分離絶縁膜１６は、シリコン酸化膜（ＳｉＯ２膜）等の絶縁膜で構成できる。
図３、図４及び図６に示すように、第１主電極領域１１及び第２主電極領域１２に挟まれた半導体層１０の一部がチャネル領域（第１チャネル領域）１０ａを構成する。第１チャネル領域１０ａはフィン型（板状）に構成され、第１主電極領域１１及び第２主電極領域１２が対向する方向（チャネル長Ｌ１の方向）に延伸する。図４では、ゲート電極（第１ゲート電極）１４の直下に隠れる第１チャネル領域１０ａを破線で模式的に示している。
図３～図６に示すように、第１半導体素子１０１は、第１チャネル領域１０ａの互いに対向する側面の両側及び上面をゲート絶縁膜（第１ゲート絶縁膜）１３を介して囲むように設けられた第１ゲート電極１４を備える。
第１ゲート絶縁膜１３の材料としては、シリコン酸化膜（ＳｉＯ２膜）、シリコン酸窒化膜（ＳｉＯＮ膜）、ストロンチウム酸化膜（ＳｒＯ膜）、シリコン窒化膜（Ｓｉ３Ｎ４膜）、アルミニウム酸化膜（Ａｌ２Ｏ３膜）、マグネシウム酸化膜（ＭｇＯ膜）、イットリウム酸化膜（Ｙ２Ｏ３膜）、ハフニウム酸化膜（ＨｆＯ２膜）、ジルコニウム酸化膜（ＺｒＯ２膜）、タンタル酸化膜（Ｔａ２Ｏ５膜）、ビスマス酸化膜（Ｂｉ２Ｏ３膜）のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等が使用可能である。第１ゲート絶縁膜１３がＳｉＯ２膜の場合、ファウラー・ノルトハイム（ＦＮ）トンネル電流が問題にならない低電圧で動作させる状況であれば、第１ゲート絶縁膜１３の厚さを例えば５ｎｍ～２０ｎｍ程度に設定することができる。ＳｉＯ２膜の厚さが５ｎｍ以下になる場合は直接トンネル電流によるリークを考慮する必要があるが、第１ゲート絶縁膜１３の比誘電率の大きな材料を選択することにより、ＳｉＯ２膜への換算膜厚を１ｎｍ以下とすることも可能である。
第１ゲート電極１４の材料としては、例えば高濃度のｎ型不純物が導入されたポリシリコン（ドープドポリシリコン）が使用可能である。なお、第１ゲート電極１４の材料は、ドープドポリシリコン（ＤＯＰＯＳ）の他にも、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の高融点金属や、高融点金属とポリシリコンとのシリサイド、ポリシリコンと高融点金属のシリサイドとの複合膜であるポリサイド等の導電性材料でもよい。
第１ゲート電極１４は、図３～図６に示すように、半導体層１０の上部に第１ゲート絶縁膜１３を介して埋め込まれ、互いに平行な第１凸部１４２及び第２凸部１４３と、半導体層１０上に第１ゲート絶縁膜１３を介して設けられ、第１凸部１４２及び第２凸部１４３のそれぞれの上面を互いに接続する水平部１４１とを有する。第１ゲート電極１４は、第１凸部１４２、第２凸部１４３及び水平部１４１でＣ型レールに近い形状（以下において「Ｃ型レール状」という。）をなしている。即ち、第１半導体素子１０１は、Ｃ型レール状の第１ゲート電極１４により上面及び側面が囲まれた板状（フィン型）の第１チャネル領域１０ａを有するＭＯＳＦＥＴ（フィン型ＦＥＴ）を構成している。そして、Ｃ型レール状の第１ゲート電極１４が、板状（薄い直方体状）の第１チャネル領域１０ａの３面を囲む構造を実現している。
図６に示すように、第１ゲート電極１４のＣ型レール状の断面形状は、ギリシャ文字のπ字状に例えることも可能である。第１凸部１４２及び第２凸部１４３は、第１主電極領域１１及び第２主電極領域１２の対向する方向と直交する方向（チャネル幅Ｗ１の方向）において、第１ゲート絶縁膜１３を介して第１チャネル領域１０ａの側面の両側を挟む。第１凸部１４２及び第２凸部１４３は、第１主電極領域１１及び第２主電極領域１２の間において、第１チャネル領域１０ａのチャネル長Ｌ１の方向と平行に延伸する。図３及び図５に示すように、第１ゲート電極１４の水平部１４１のチャネル端部となる側壁には、シリコン窒化膜（Ｓｉ３Ｎ４膜）等からなる側壁絶縁膜１５が設けられている。
図３～図６では、第１ゲート電極１４が２本の第１凸部１４２及び第２凸部１４３を有するＣ型レール状の形状を例示するが、第１ゲート電極１４の凸部の本数は特に限定されず、Ｃ型レール状に限定されるものではない。例えば、第１ゲート電極１４が３本以上の凸部を有し、且つ凸部の本数に対応した２本以上である複数本のチャネル領域が設けられていてもよい。
第１ゲート電極１４は、第１ゲート絶縁膜１３を介して、第１凸部１４２、第２凸部１４３及び水平部１４１に対向する第１チャネル領域１０ａの表面ポテンシャルを静電的に制御することにより、第１チャネル領域１０ａの側面の両側及び上面側にチャネルを形成する。
図５及び図６で定義される、チャネル領域１０ａの上面からの、第１ゲート絶縁膜１３の厚さを含めた第１凸部１４２及び第２凸部１４３の深さＤ０は、例えば２００ｎｍ～４００ｎｍ程度であり、例えば３００ｎｍ程度である。図３及び図５で定義される、第１ゲート絶縁膜１３の厚さを含めた水平部１４１のチャネル領域１０ａ上の高さＨ１は、例えば２００ｎｍ～４００ｎｍ程度であり、例えば３００ｎｍ程度である。第１凸部１４２及び第２凸部１４３の深さＤ０と水平部１４１の高さＨ１とは、互いに略同一でもよく、互いに異なっていてもよい。
第１実施形態に係る半導体装置において、図３で定義される第１主電極領域１１及び第２主電極領域１２の深さＤ１が、図５及び図６で定義される第１ゲート絶縁膜１３の厚さを含めた第１凸部１４２及び第２凸部１４３の深さＤ０以上に設定されている。Ｄ１≧Ｄ０とすることにより、第１実施形態に係る半導体装置の相互コンダクタンスｇｍを増大させることができる。第１主電極領域１１及び第２主電極領域１２の深さＤ１は、例えば第１凸部１４２及び第２凸部１４３の第１ゲート絶縁膜１３の厚さを含んだ深さＤ０よりも０ｎｍ～２００ｎｍ程度深くてよく、０ｎｍ～１００ｎｍ程度深くてよい。
但し、第１主電極領域１１及び第２主電極領域１２の深さＤ１を深くするほど短チャネル効果が増大し、ドレイン電流をゲート電圧で制御することが困難となる。したがって、第１半導体素子１０１がＭＯＳＦＥＴやＭＩＳＦＥＴの場合においては、短チャネル効果の顕在化を抑制するために、第１主電極領域１１及び第２主電極領域１２の深さＤ１を、第１凸部１４２及び第２凸部１４３の第１ゲート絶縁膜１３の厚さを含めた深さＤ０と略同一に設定することが好ましい。なお、図３で定義される第１主電極領域１１及び第２主電極領域１２の深さＤ１を、第１ゲート絶縁膜１３の厚さを含まない寸法で定義される第１凸部１４２及び第２凸部１４３のみの深さと略同一に設定してもよい。また、第１主電極領域１１及び第２主電極領域１２の深さＤ１が、第１ゲート絶縁膜１３の厚さを含めた第１凸部１４２及び第２凸部１４３の深さＤ０と同一という場合には、必ずしも完全に同一である必要はなく、第１実施形態に係る半導体装置の特性に支障が生じない範囲内で略同一又は同程度の値であればよい。また、製造誤差程度の値の違いがあっても構わない。
なお、第１半導体素子１０１がＭＩＳＳＩＴやＭＯＳＳＩＴの場合には、ＳＩＴは短チャネル効果を積極的に利用した半導体素子であるため、第１主電極領域１１及び第２主電極領域１２の深さＤ１を第１凸部１４２及び第２凸部１４３の第１ゲート絶縁膜１３の厚さを含めた深さＤ０よりも深くして、相互コンダクタンスｇｍを増大させてもよい。
また、第１実施形態に係る半導体装置において、第１ゲート電極１４の水平部１４１の高さＨ１が、第１主電極領域１１及び第２主電極領域１２の深さＤ１以上に設定されている。例えば、第１ゲート電極１４の水平部１４１の高さＨ１は、第１主電極領域１１及び第２主電極領域１２の深さＤ１と略同一（例えばそれぞれ３００ｎｍ）である。第１実施形態に係る半導体装置の製造プロセスにおいて、第１主電極領域１１及び第２主電極領域１２を形成する際に、水平部１４１をイオン注入用マスクとして用いて、自己整合的に不純物をイオン注入する。この場合、水平部１４１の高さＨ１を、第１主電極領域１１及び第２主電極領域１２の深さＤ１以上に設定することにより、注入された不純物イオンが水平部１４１を突き抜けて第１チャネル領域１０ａまで到達することを防止することができる。
一方、図３の右側に示した第２半導体素子１０２は、一般的なプレーナ型のｎチャネルＭＯＳＦＥＴで構成されている。第２半導体素子１０２は、半導体層１０の上部に設けられた第２導電型（ｐ型）のウェル領域１０ｂに設けられている。なお、半導体層１０が第２導電型（ｐ－型）のＳｉ基板で構成される場合には、第２半導体素子１０２は半導体層１０に設けられていてよい。第２半導体素子１０２は、ウェル領域１０ｂの上部に対向して設けられた第１導電型（ｎ＋型）の第３主電極領域（ソース領域）２１及び第１導電型（ｎ＋型）の第４主電極領域（ドレイン領域）２２を有する。第３主電極領域２１及び第４主電極領域２２の不純物濃度は、半導体層１０の不純物濃度よりも高い。
第２半導体素子１０２は、第３主電極領域２１及び第４主電極領域２２に挟まれたウェル領域１０ｂの上面側であるチャネル領域（第２チャネル領域）上に第２ゲート絶縁膜２３を介して設けられた第２ゲート電極２４を更に備える。第２ゲート電極２４は、第２ゲート絶縁膜２３を介して、第２チャネル領域の表面ポテンシャルを静電的に制御することにより、第２チャネル領域に反転チャネルを形成する。第２ゲート電極２４のチャネル端部となる側壁には、シリコン窒化膜（Ｓｉ３Ｎ４膜）等からなる側壁絶縁膜２５が設けられている。
第２半導体素子１０２の第３主電極領域２１及び第４主電極領域２２は、第１半導体素子１０１の第１主電極領域１１及び第２主電極領域１２を形成する工程とは異なる独立した工程で作り分けられている。第２半導体素子１０２の第３主電極領域２１及び第４主電極領域２２の深さＤ２は、第１半導体素子１０１の第１主電極領域１１及び第２主電極領域１２の深さＤ１と異なるように設定される。例えば、第２半導体素子１０２の第３主電極領域２１及び第４主電極領域２２の深さＤ２は、第１主電極領域１１及び第２主電極領域１２の深さＤ１よりも浅く設定する。第２半導体素子１０２の第３主電極領域２１及び第４主電極領域２２の深さＤ２は、例えば１００ｎｍ～２００ｎｍ程度であり、例えば１５０ｎｍ程度であってよい。
例えば、第２半導体素子１０２が周辺回路のトランジスタである場合に、第２半導体素子１０２の第３主電極領域２１及び第４主電極領域２２を、第１半導体素子１０１の第１主電極領域１１及び第２主電極領域１２とは独立した工程で作り分けることで、第１半導体素子１０１の第１主電極領域１１及び第２主電極領域１２を深く設けた場合でも、第１半導体素子１０１が周辺回路の素子分離幅、ゲート長等の微細化に影響を与えることを防止することができる。
第２半導体素子１０２の第２ゲート電極２４は、第１半導体素子１０１の第１ゲート電極１４を形成する工程とは異なる独立した工程で作り分けられている。第２ゲート電極２４の高さＨ２は、第１ゲート電極１４の水平部１４１の高さＨ１と異なるように設定されている。例えば、第２ゲート電極２４の高さＨ２は、第１ゲート電極１４の水平部１４１の高さＨ１よりも低く設定され、第１ゲート電極１４のように厚膜化しなくてよい。第２ゲート電極２４の高さＨ２は、例えば１００ｎｍ～２００ｎｍ程度であり、例えば１５０ｎｍ程度である。
第２半導体素子１０２が周辺回路のトランジスタである場合等に、第２半導体素子１０２の第２ゲート電極２４を、第１半導体素子１０１の第１ゲート電極１４とは独立した工程で作り分けらることで、第１ゲート電極１４の水平部１４１の高さＨ１を高くしても、第１半導体素子１０１の影響を受けずに第２半導体素子１０２の第２ゲート電極２４のゲート長を微細化することができる。
＜半導体装置の製造方法＞
次に、図７Ａ～図１３を参照して、第１実施形態に係る半導体装置の製造方法の一例を、半導体装置に含まれる半導体素子の構造に着目して説明する。ここでは、図３の左側に示した第１半導体素子１０１に主に着目して説明する。図７Ａ、図８Ａ、図９Ａ、図１０～図１３は、図３のＡ－Ａ´方向から見た工程断面図であり、図７Ｂ、図８Ｂ、図９Ｂは、図３のＣ－Ｃ´から見た工程断面図である。
まず、半導体層１０上に酸化膜等の食刻保護膜（第１食刻保護膜）４１を堆積する。そして、フォトリソグラフィ技術及び反応性イオンエッチング（ＲＩＥ）等のドライエッチングにより、第１及び第２活性領域を定義するように第１食刻保護膜４１をパターニングする。パターニングされた第１食刻保護膜４１をエッチング用マスクとして用いて、ＲＩＥ等のドライエッチングにより、図７Ａ及び図７Ｂに示すように、半導体層１０の上部に第１及び第２活性領域を残すように凹部（素子分離用凹部）３０を掘る。凹部３０により区画され、第１活性領域として露出した半導体層１０の上部が第１チャネル領域１０ａとなる。その後、第１食刻保護膜４１を除去する。
次に、シャロートレンチアイソレーション（ＳＴＩ）の手法に沿って、半導体層１０のの凹部３０の内部に酸化膜等の素子分離絶縁膜１６を埋め込むことにより、図８Ａ及び図８Ｂに示すように、第１活性領域を区画するように素子分離絶縁膜１６を形成する。
次に、ＣＶＤ法等により、第１チャネル領域１０ａ及び素子分離絶縁膜１６上に酸化膜等の新たな食刻保護膜（第２食刻保護膜）４２を堆積する。そして、フォトリソグラフィ技術及びドライエッチングにより、第２食刻保護膜４２をパターニングする。パターニングされた第２食刻保護膜４２をエッチング用マスクとして用いて、ＲＩＥ等のドライエッチングにより、図９Ａ及び図９Ｂに示すように、素子分離絶縁膜１６の一部を選択的に除去して、第１チャネル領域１０ａの側面の両側が露出するように、一対の第１トレンチ３１及び第２トレンチ３２を互いに平行に掘る。一対の第１トレンチ３１及び第２トレンチ３２のそれぞれの垂直側壁に囲まれて第１チャネル領域１０ａが区画される。一対の第１トレンチ３１及び第２トレンチ３２は、素子分離絶縁膜１６を貫通して、素子分離絶縁膜１６の底部の半導体層１０の上面を露出させる。その後、第２食刻保護膜４２を除去する。
次に、熱酸化法（ドライ酸化法）等により、一対の第１トレンチ３１及び第２トレンチ３２の内壁、第１チャネル領域１０ａの上面に第１ゲート絶縁膜１３として酸化膜を形成する。この第１半導体素子１０１の第１ゲート絶縁膜１３を形成する工程と同時に、図３に示した第２半導体素子１０２の第２ゲート絶縁膜２３も同じ膜厚で第２活性領域に形成する。更に、ＣＶＤ法等により、第１活性領域においては、一対の第１トレンチ３１及び第２トレンチ３２内を埋め込むように第１チャネル領域１０ａ及び素子分離絶縁膜１６上に第１ゲート絶縁膜１３を介してＤＯＰＯＳ層等の導電性材料層を堆積する。そして、フォトリソグラフィ技術及びドライエッチングにより、第１ゲート絶縁膜１３及び導電性材料層の一部を選択的に除去する。この結果、図１０Ａ及び図１０Ｂに示すように、第１トレンチ３１及び第２トレンチ３２内に第１ゲート絶縁膜１３を介して埋め込まれた導電性材料層からなる第１凸部１４２及び第２凸部１４３と、半導体層１０上に第１ゲート絶縁膜１３を介して設けられた導電性材料層からなる水平部１４１とでＣ型レール状の第１ゲート電極１４を第１活性領域に形成する。
また、第１半導体素子１０１の第１ゲート電極１４を形成する工程とは個別に、図３に示した第２半導体素子１０２の第２ゲート電極２４を形成する工程を、第２活性領域に対して行う。即ち、ＣＶＤ法等により、第２半導体素子１０２を形成する予定領域となる半導体層１０上に導電性材料層を堆積する。そして、フォトリソグラフィ技術及びドライエッチングにより、導電性材料層の一部を選択的に除去して、図３に示した第２活性領域において、第２半導体素子１０２の第２ゲート電極２４を形成する。なお、第２半導体素子１０２の第２ゲート絶縁膜２３は、第１半導体素子１０１の第１ゲート絶縁膜１３と別個の工程で形成してもよい。
次に、ＣＶＤ法等により、図１０Ａに示した半導体層１０及び水平部１４１上に拡張絶縁膜を堆積する。そして、フォトリソグラフィ技術及びドライエッチングにより、水平部１４１のゲート長方向の両端に拡張絶縁膜が残留するように、拡張絶縁膜の一部を選択的に除去する。拡張絶縁膜の選択的エッチングにより、図１１に示すように、水平部１４１のゲート長方向の側壁に半蒲鉾型の側壁絶縁膜１５を形成する。
次に、フォトレジスト膜４３を塗布して、フォトリソグラフィ技術を用いてフォトレジスト膜４３をパターニングする。そして、図１２に示すように、パターニングされたフォトレジスト膜４３の開口部に対し、砒素イオン（７５Ａｓ＋）や燐イオン（３１Ｐ＋）等の第１導電型（ｎ型）を呈する不純物イオンを注入することにより、半導体層１０の上部にイオン注入領域１１ｘ，１２ｘを形成する。ｎ型を呈する不純物イオンの注入は、図１２に示すように、パターニングされたフォトレジスト膜４３の開口部の内部に露出した水平部１４１及び側壁絶縁膜１５をイオン注入用マスクとして用いて、自己整合的に実施される。この際、水平部１４１の高さＨ１が、図３で定義した深さＤ１以上に設定されているため、注入された不純物イオンが水平部１４１を突き抜けて第１チャネル領域１０ａまで到達することを防止することができる。その後、フォトレジスト膜４３を除去する。
また、第２活性領域において図３に示した第２半導体素子１０２の第３主電極領域２１及び第４主電極領域２２を形成するために、新たなフォトレジスト膜を塗布して、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いてイオン注入を行う。この際、第１主電極領域１１及び第２主電極領域１２を形成するためのイオン注入の射影飛程Ｄ３よりも射影飛程が浅くなるように加速電圧を調整する。
なお、水平部１４１の高さＨ１を、不純物を熱拡散した後の第１主電極領域１１及び第２主電極領域１２の深さＤ１以上に設定する代わりに、水平部１４１の高さＨ１を、図１２に定義する射影飛程Ｄ３以上に設定してもよい。射影飛程Ｄ３は、第１主電極領域１１及び第２主電極領域１２の深さＤ１よりも浅い。
その後、熱処理により、イオン注入領域１１ｘ，１２ｘの不純物イオンを活性化させ、且つ活性化後の不純物元素を熱拡散させることにより、図１３に示すように第１主電極領域１１及び第２主電極領域１２を形成する。第１主電極領域１１及び第２主電極領域１２の深さＤ１は、第１凸部１４２及び第２凸部１４３の第１ゲート絶縁膜１３の厚さを含めた深さＤ０以上となる。また、この熱処理により、第２半導体素子１０２のイオン注入領域の不純物イオンを同時に活性化させ、且つ活性化後の不純物元素を同時に熱拡散させることにより、第３主電極領域２１及び第４主電極領域２２を形成する。その後、周知のメタライゼーション工程によりゲート配線、ソース電極、ドレイン電極等を形成することにより、図３に示した第１半導体素子１０１及び第２半導体素子１０２を回路素子の一部として含む半導体装置が完成する。
第１実施形態に係る半導体装置の製造方法によれば、第１半導体素子１０１の第１主電極領域１１及び第２主電極領域１２の深さＤ１を、第１凸部１４２及び第２凸部１４３の第１ゲート絶縁膜１３の厚さを含めた深さＤ０以上とすることにより、相互コンダクタンスｇｍを増大することができる第１半導体素子１０１を実現可能となる。
更に、第１半導体素子１０１の第１ゲート電極１４を形成する工程と、第２半導体素子１０２の第２ゲート電極２４を形成する工程とを個別に行うため、第１半導体素子１０１の第１主電極領域１１及び第２主電極領域１２の深さＤ１を深くした場合でも、第２半導体素子１０２の微細化に与える影響を防止することができる。
更に、第１半導体素子１０１の第１主電極領域１１及び第２主電極領域１２を形成するためのイオン注入工程と、第２半導体素子１０２の第３主電極領域２１及び第４主電極領域２２を形成するためのイオン注入工程とを個別に行うため、第１半導体素子１０１の第１主電極領域１１及び第２主電極領域１２の深さＤ１を深くした場合でも、第２半導体素子１０２の微細化に与える影響を防止することができる。
＜第１実施形態の変形例＞
第１実施形態の変形例に係る半導体装置に含まれる第１半導体素子１０１は、図１４に示すように、低濃度ドープド・ドレイン（ＬＤＤ）構造を構成する点が、図３に示した第１実施形態に係る半導体装置の第１半導体素子１０１と異なる。図１４に示すように、第１主電極領域１１の上部には、低濃度張り出し領域（ＬＤＤ領域）となる第１エクステンション領域１１ａが設けられている。第１エクステンション領域１１ａの深さは、第１主電極領域１１の深さよりも浅く、第１エクステンション領域１１ａの不純物濃度は、第１主電極領域１１の不純物濃度よりも低い。第２主電極領域１２の上部には、低濃度張り出し領域となる第２エクステンション領域１２ａが設けられている。第２エクステンション領域１２ａの深さは、第２主電極領域１２の深さよりも浅く、第２エクステンション領域１２ａの不純物濃度は、第２主電極領域１２の不純物濃度よりも低い。
図１４に示すように、第１エクステンション領域１１ａ及び第２エクステンション領域１２ａは、互いに対向してよりチャネル側に向かって迫り出し、水平部１４１の端部の下の領域と重複している。第１実施形態の変形例に係る半導体装置に含まれる半導体素子１０１は、第１エクステンション領域１１ａ及び第２エクステンション領域１２ａを備えてゲートオーバーラップ構造にしているので、より短チャネル効果の抑制に適した構造となる。第１実施形態の変形例に係る半導体装置に含まれる第１半導体素子１０１の他の構成は、図３～図６に示した第１実施形態に係る半導体装置の第１半導体素子１０１と同様であるので、重複した説明を省略する。
（第２実施形態）
＜半導体装置＞
第２実施形態に係る半導体装置に含まれる半導体素子１０１は、図１５に示すように、半導体層１０の上部に第１チャネル領域１０ａを介して対向した第１主電極領域５１及び第２主電極領域５２を備える。図１５は、図４に示した第１実施形態に係る半導体装置の第１半導体素子１０１のＡ－Ａ´方向から見た断面図に対応する。
図１５に示すように、第１主電極領域５１及び第２主電極領域５２の深さＤ１は、第１凸部１４２及び第２凸部１４３の第１ゲート絶縁膜１３の厚さを含めた深さＤ０（図５及び図６参照。）以上に設定されている点は、第１実施形態に係る第１半導体素子１０１と共通する。しかし、第２実施形態に係る半導体素子１０１では、第１主電極領域５１及び第２主電極領域５２が、選択ＣＶＤ法等の気相成長により形成されたＤＯＰＯＳからなる点が、第１実施形態に係る第１半導体素子１０１と異なる。なお、第１主電極領域５１及び第２主電極領域５２は、より高温で気相成長することによりエピタキシャル成長してもよく、ＤＯＰＯＳを熱処理してエピタキシャル成長層に近い結晶性に変換するようにしてもよい。又、第１主電極領域５１及び第２主電極領域５２を、結晶性の高いエピタキシャル成長層にするには、超高真空下における光励起分子層エピタキシャル成長の手法を用いてもよい。減圧ＣＶＤにおいて紫外線による光表面触媒効果を利用しても、第１主電極領域５１及び第２主電極領域５２を単結晶に近い結晶性にすることが可能である。
第１ゲート電極１４は、第１実施形態に係る第１半導体素子１０１と同様に、半導体層１０の上部に第１ゲート絶縁膜１３を介して埋め込まれ、互いに平行な第１凸部１４２及び第２凸部１４３と、半導体層１０上に第１ゲート絶縁膜１３を介して設けられ、第１凸部１４２及び第２凸部１４３のそれぞれの上面を互いに接続する水平部１４１とを有する（図５及び図６等参照）。第１ゲート電極１４の水平部１４１上には層間絶縁膜１７が設けられている。
水平部１４１の高さＨ１は、第１主電極領域５１及び第２主電極領域５２の深さＤ１以上であってよく、第１主電極領域５１及び第２主電極領域５２の深さＤ１と同一であってもよい。第１ゲート電極１４の水平部１４１の高さＨ１は、第１主電極領域５１及び第２主電極領域５２の深さＤ１より低くてもよい。
第２実施形態に係る第１半導体素子１０１の他の構成は、図３～図６に示した第１実施形態に係る第１半導体素子１０１と同様であるので、重複した説明を省略する。また、第２実施形態に係る半導体装置に含まれる第２半導体素子の構成は、図３に示した第１実施形態に係る半導体装置に含まれる第２半導体素子１０２と同様であるので、重複した説明を省略する。
第２実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置と同様に、第１半導体素子１０１の第１主電極領域５１及び第２主電極領域５２の深さＤ１が、第１凸部１４２及び第２凸部１４３の第１ゲート絶縁膜１３の厚さを含めた深さＤ０以上に設定されている。このため、第１半導体素子１０１の相互コンダクタンスｇｍを増大させることができる。
更に、第１主電極領域５１及び第２主電極領域５２は、選択ＣＶＤ法等の気相成長の手法により形成されている。このため、第１ゲート電極１４の水平部１４１の高さＨ１を第１主電極領域５１及び第２主電極領域５２の深さＤ１以上としなくても、第２実施形態に係る半導体装置の製造プロセスにおいて、第１主電極領域５１及び第２主電極領域５２を形成するために注入された不純物イオンが水平部１４１を突き抜けて第１チャネル領域１０ａまで到達することを防止することができる。即ち、気相成長の際、所望の導電型の不純物を添加するようにドーピングガスを用いているので、第１主電極領域５１及び第２主電極領域５２を形成するためのイオン注入の工程が不要である。第１主電極領域５１及び第２主電極領域５２がｎ型であればフォスフィン（ＰＨ３）やアルシン（ＡｓＨ３）をドーピングガスとして用いることができる。
＜比較例＞
ここで、比較例に係る半導体装置を説明する。比較例に係る半導体装置に含まれる半導体素子は、図１６に示すように、イオン注入及び注入後の熱処理により形成された第１主電極領域５１ｘ及び第２主電極領域５２ｘを備える点が、図１５に示した第２実施形態に係る半導体装置に含まれる第１半導体素子１０１と異なる。比較例に係る半導体装置では、第１主電極領域５１ｘ及び第２主電極領域５２ｘを形成するためのイオン注入により結晶ダメージが導入され、その後の熱処理により、第１主電極領域５１ｘ及び第２主電極領域５２ｘの下方に位置する半導体層１０に不純物が偏析し、転位ループ等のエンド・オブ・レンジ（ＥＯＲ）欠陥が発生する。ＥＯＲ欠陥により、不純物の活性化が不十分となり、部分的に高抵抗化層を形成し、コンタクト抵抗を増大させる場合がある。
比較例に係る半導体装置に対して、第２実施形態に係る半導体装置に含まれる第１半導体素子１０１は、図１５に示すように、第１主電極領域５１及び第２主電極領域５２が気相成長により形成されているため、第１主電極領域５１及び第２主電極領域５２の下にＥＯＲ欠陥を有しない。気相成長法を用いることより、ＥＯＲ欠陥に基づく高抵抗化を抑制し、半導体層１０における抵抗やコンタクト抵抗の低抵抗化を図ることができる。ＥＯＲ欠陥の有無は、透過型電子顕微鏡（ＴＥＭ）により確認することができる。
更に、第２実施形態に係る半導体装置によれば、第１主電極領域５１及び第２主電極領域５２は、気相成長により形成されている。気相成長法を用いているため、第１ゲート電極１４の水平部１４１の高さＨ１を第１主電極領域５１及び第２主電極領域５２の深さＤ１以上としなくても、第１主電極領域及び第２主電極領域を注入された不純物イオンが水平部１４１を突き抜けて第１チャネル領域１０ａまで到達することを防止することができる。
＜半導体装置の製造方法＞
次に、図１７～図２１等を参照して、第２実施形態に係る半導体装置の製造方法の一例を、図１５に示した半導体装置に含まれる第１半導体素子１０１の構造に着目して説明する。
第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と、図１０Ａ及び図１０Ｂに示した手順までは同様である。次に、図１７に示すように、ＣＶＤ法及びドライエッチング等により、水平部１４１の上面に層間絶縁膜１７を形成すると共に、水平部１４１のゲート長方向の両端面に側壁絶縁膜１５を形成する。
次に、ＣＶＤ法等により、図１８に示すように、酸化膜等からなるハードマスク用絶縁膜４４を堆積する。次に、ハードマスク用絶縁膜４４上にフォトレジスト膜４５を塗布して、フォトリソグラフィ技術を用いてフォトレジスト膜４５をパターニングする。パターニングされたフォトレジスト膜４５をエッチング用マスクとして用いて、ハードマスク用絶縁膜４４をパターニングし、図１９に示すように、パターニングされたハードマスク用絶縁膜４４からなるハードマスクを形成する。その後、フォトレジスト膜４５を除去する。
次に、ハードマスク４４、層間絶縁膜１７及び側壁絶縁膜１５をエッチング用マスクとして用いて自己整合的に、ＲＩＥ等のドライエッチングにより、半導体層１０の一部を除去する。この結果、図２０に示すように、半導体層１０の上部に矩形の第３トレンチ（第１井戸型溝部）６１及び第４トレンチ（第２井戸型溝部）６２を対向して形成する。
次に、図２１に示すように、第３トレンチ６１及び第４トレンチ６２内のそれぞれにシリコン層を選択的に気相成長（気相堆積）させることにより、第１主電極領域５１及び第２主電極領域５２を形成する。その後、ハードマスク４４を除去する。気相成長の成長条件により、シリコン層はエピタキシャル成長層（単結晶層）、ポリシリコン層（多結晶層）、アモルファス層（非晶質層）になる。気相成長の際のオートドーピングによる拡散もあるので、ドーピング領域は側壁絶縁膜１５の下方まで横方向拡散する。その後、周知のメタライゼーション工程によりゲート配線、ソース電極、ドレイン電極等を形成することにより、図１５に示した第１半導体素子１０１を回路素子の一部として含む第２実施形態に係る半導体装置が完成する。
第２実施形態に係る半導体装置の製造方法によれば、第１主電極領域５１及び第２主電極領域５２を、それぞれ第３トレンチ６１及び第４トレンチ６２の内部に気相成長（気相堆積）することにより形成している。即ち、イオン注入を用いて第１主電極領域及び第２主電極領域を形成する場合における、注入された不純物イオンが水平部１４１を突き抜けて第１チャネル領域１０ａに到達するという問題点を、第２実施形態に係る半導体装置の製造方法は解消することができる。
＜第２実施形態の変形例＞
第２実施形態の変形例に係る半導体装置の製造方法として、第１主電極領域５１及び第２主電極領域５２をドーピングガスを用いて気相成長（ドーピング成長）するのみでは、第１主電極領域５１及び第２主電極領域５２の不純物濃度が不足する場合に、第１主電極領域５１及び第２主電極領域５２の不純物濃度を高める方法を説明する。
第２実施形態の変形例に係る半導体装置の製造方法は、第２実施形態に係る半導体装置の製造方法の図２０に示した手順までは同様である。次に、プラズマドーピング又は固相拡散等により、第３トレンチ６１及び第４トレンチ６２の底面及び側面に、砒素（Ａｓ）や燐（Ｐ）等の第１導電型（ｎ型）の不純物をドープする。この結果、図２２に示すように、第１主電極領域５１及び第２主電極領域５２の一部となる第１導電型（ｎ＋型）の第１ドーピング領域５１ａ，５２ａを形成する。
次に、第３トレンチ６１及び第４トレンチ６２内にシリコン層を埋め込むように選択的に気相成長させることにより、図２３に示すように、第１主電極領域５１及び第２主電極領域５２の一部となる第１導電型（ｎ＋型）の第２ドーピング領域５１ｂ，５２ｂを形成する。
次に、図２４に示すように、ハードマスク４４、層間絶縁膜１７及び側壁絶縁膜１５をイオン注入用マスクとして用いて、第２ドーピング領域５１ｂ，５２ｂの上面に対して、砒素イオン（７５Ａｓ＋）や燐イオン（３１Ｐ＋）等の第１導電型（ｎ型）を呈する不純物イオンの注入を浅い射影飛程で行う。その後、熱処理を行い、不純物イオンを活性化させて熱拡散させることにより、図２５に示すように、第１主電極領域５１及び第２主電極領域５２の一部となる第１導電型（ｎ＋型）の第３ドーピング領域５１ｃ，５２ｃを形成する。この結果、第１ドーピング領域５１ａ、第２ドーピング領域５１ｂ及び第３ドーピング領域５１ｃからなる第１主電極領域（５１ａ，５１ｂ，５１ｃ）が形成されると共に、第１ドーピング領域５２ａ、第２ドーピング領域５２ｂ及び第３ドーピング領域５２ｃからなる第２主電極領域（５２ａ，５２ｂ，５２ｃ）が形成される。その後、ハードマスク４４を除去する。
第２実施形態の変形例に係る半導体装置の製造方法によれば、第１主電極領域５１及び第２主電極領域５２の一部となる第２ドーピング領域５１ｂ，５２ｂを気相成長する前に、プラズマドーピング等により第１主電極領域５１及び第２主電極領域５２の一部となる第１ドーピング領域５１ａ，５２ａを形成する。このため、第１主電極領域５１及び第２主電極領域５２を気相成長するのみの場合と比較して、第１主電極領域（５１ａ，５１ｂ，５１ｃ）及び第２主電極領域（５２ａ，５２ｂ，５２ｃ）の不純物濃度、、特に第１ドーピング領域５１ａ，５２ａの不純物濃度を高めることができる。
更に、第１主電極領域５１及び第２主電極領域５２の一部となる第２ドーピング領域５１ｂ，５２ｂを気相成長法した後に、第２ドーピング領域５１ｂ，５２ｂの上面に対して浅いイオン注入及び注入後の熱処理を行うことにより、第１主電極領域５１及び第２主電極領域５２の一部となる第３ドーピング領域５１ｃ，５２ｃを形成する。このため、第１主電極領域５１及び第２主電極領域５２を気相成長するのみの場合と比較して、第１主電極領域（５１ａ，５１ｂ，５１ｃ）及び第２主電極領域（５２ａ，５２ｂ，５２ｃ）の不純物濃度、特に第３ドーピング領域５１ｃ，５２ｃの不純物濃度を高めることができる。
なお、第２実施形態の変形例に係る半導体装置の製造方法として、図２２に示した第１ドーピング領域５１ａ，５２ａを形成する工程と、図２４及び図２５に示した第３ドーピング領域５１ｃ，５２ｃを形成する工程のいずれも行う場合を例示した。しかし、図２２に示した第１ドーピング領域５１ａ，５２ａを形成する工程と、図２４及び図２５に示した第３ドーピング領域５１ｃ，５２ｃを形成する工程のいずれか一方の工程のみを行い、他方の工程を行わなくてもよい。
（その他の実施形態）
上記のように、本技術は第１及び第２実施形態及び各変形例によって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
例えば、第１及び第２実施形態に係る半導体装置は、例えば、デジタルスチルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話等、撮像機能を備えたあらゆるタイプの電子機器に適用することができる。例えば、図２６に示す電子機器（カメラ）に適用することができる。図２６に示す電子機器は、例えば、静止画または動画を撮影可能なビデオカメラであり、半導体装置２００と、光学系（光学レンズ）２０１と、シャッタ装置２０２と、半導体装置２００及びシャッタ装置２０２を駆動する駆動部２０４と、信号処理部２０３とを有する。
半導体装置２００は、第１及び第２実施形態に係る半導体装置を適用可能である。光学系２０１は、被写体からの像光（入射光）を半導体装置２００の画素領域１へ導く。この光学系２０１は、複数の光学レンズから構成されていてもよい。シャッタ装置２０２は、半導体装置２００への光照射期間及び遮光期間を制御する。駆動部２０４は、半導体装置２００の転送動作及びシャッタ装置２０２のシャッタ動作を制御する。信号処理部２０３は、半導体装置２００から出力された信号に対し、各種の信号処理を行う。信号処理後の映像信号は、メモリ等の記憶媒体に記憶されるか、或いは、モニタ等に出力される。
また、第１及び第２実施形態に係る半導体装置では、第１半導体素子１０１が増幅トランジスタである場合を例示したが、第１半導体素子１０１は増幅トランジスタ以外の転送トランジスタ等の画素トランジスタであってもよい。また、第１半導体素子１０１は、画素トランジスタ以外の周辺回路のアナログトランジスタにも使用可能である。第１半導体素子１０１が周辺回路のアナログトランジスタの場合には、第１主電極領域５１及び第２主電極領域５２の深さＤ１を第１凸部１４２及び第２凸部１４３の第１ゲート絶縁膜１３の厚さを含めた深さＤ０以上とすることにより、ｓファクタ（ｓ値）を低減することができる。
また、第１及び第２実施形態に係る半導体装置では、半導体層１０がＳｉ基板である場合を例示したが、Ｓｉ基板の代わりに、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ガリウム砒素（ＧａＡｓ）等のＳｉよりも禁制帯幅が広い半導体（ワイドバンドギャップ半導体）基板を使用してもよい。
このように、上記の実施形態が開示する技術内容の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本技術に含まれ得ることが明らかとなろう。また、上記の実施形態及び各変形例において説明される各構成を任意に応用した構成等、本技術はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本技術の技術的範囲は上記の例示的説明から妥当な、特許請求の範囲に係る発明特定事項によってのみ定められるものである。
なお、本技術は、以下のような構成を取ることができる。
（１）
半導体層と、
前記半導体層の上部に設けられたチャネル領域と、
前記チャネル領域のチャネル長方向の両端側に対向して設けられた第１及び第２主電極領域と、
前記チャネル領域のチャネル幅方向の互いに対向する側面の両側に設けられた第１及び第２トレンチの内壁、並びに前記チャネル領域の上面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記第１トレンチに埋め込まれた第１凸部、前記ゲート絶縁膜を介して前記第２トレンチに埋め込まれた第２凸部、前記第１及び第２凸部の上端に接続され、前記チャネル領域の上面に前記ゲート絶縁膜を介して設けられた水平部を有するゲート電極と、
を備え、
前記第１及び第２主電極領域の深さが、前記第１及び第２凸部の前記ゲート絶縁膜を含めた深さと同一である、半導体素子。
（２）
前記水平部の高さが、前記第１及び第２主電極領域の深さ以上である、（１）に記載の半導体素子。
（３）
前記第１及び第２主電極領域の直下に位置する前記半導体層にエンド・オブ・レンジ欠陥を有さない、（１）又は（２）に記載の半導体素子。
（４）
半導体層と、前記半導体層の上部に設けられたチャネル領域と、前記チャネル領域のチャネル長方向の両端側に対向して設けられた第１及び第２主電極領域と、前記チャネル領域のチャネル幅方向の互いに対向する側面の両側に設けられた第１及び第２トレンチの内壁、並びに前記チャネル領域の上面に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記第１トレンチに埋め込まれた第１凸部、前記ゲート絶縁膜を介して前記第２トレンチに埋め込まれた第２凸部、前記第１及び第２凸部の上端に接続され、前記チャネル領域の上面に前記ゲート絶縁膜を介して設けられた水平部を有するゲート電極とを有する第１半導体素子と、
前記半導体層の上部に対向して設けられた第３及び第４主電極領域、前記第３及び第４主電極領域に挟まれた前記半導体層上に第２ゲート絶縁膜を介して設けられた第２ゲート電極とを有する第２半導体素子と、
を備え、
前記第１及び第２主電極領域の深さが、前記第１及び第２凸部の前記ゲート絶縁膜を含めた深さと同一である、半導体装置。
（５）
前記第３及び第４主電極領域の深さが、前記第１及び第２主電極領域の深さよりも浅い、（４）に記載の半導体装置。
（６）
前記第２ゲート電極の高さが、前記水平部の高さよりも低い、（４）又は（５）に記載の半導体装置。
（７）
前記第１半導体素子が、固体撮像装置の画素に含まれる増幅トランジスタであり、
前記第２半導体素子が、前記固体撮像装置の周辺回路に含まれるトランジスタである、
（４）～（６）のいずれかに記載の半導体装置。
（８）
半導体層の上部に凹部を掘り、前記凹部で区画されたチャネル領域を形成する工程と、
前記凹部に素子分離絶縁膜を埋め込む工程と、
前記素子分離絶縁膜を選択的に除去して、前記チャネル領域のチャネル幅方向の互いに対向する側面を露出する第１及び第２トレンチを掘る工程と、
前記第１及び第２トレンチの内壁、並びに前記チャネル領域の上面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記第１及び第２トレンチに導電性材料層を埋め込み、前記第１トレンチに埋め込まれた第１凸部、前記第２トレンチに埋め込まれた第２凸部、前記第１及び第２凸部の上端に接続され、前記チャネル領域の上面に前記ゲート絶縁膜を介して設けられた水平部を有するゲート電極を形成する工程と、
前記チャネル領域のチャネル長方向の両端側を挟んで互いに対向する第１及び第２主電極領域を、前記第１及び第２凸部の前記ゲート絶縁膜を含めた深さと同一の深さで形成する工程と、
を含む、半導体素子の製造方法。
（９）
前記第１及び第２主電極領域を形成する工程は、
前記半導体層の上面に不純物イオンを注入する手順と、
前記不純物イオンを熱処理により活性化させる手順と、
を含み、
前記不純物イオンの射影飛程よりも、前記水平部の厚さを厚くする、（８）に記載の半導体素子の製造方法。
（１０）
前記第１及び第２主電極領域を形成する工程は、
前記チャネル領域のチャネル長方向の両端側に、互いに対向して第３及び第４トレンチを掘る手順と、
前記第３及び第４トレンチ内に導電性材料層を気相成長で埋め込むことにより、前記第１及び第２主電極領域を形成する手順と、
を含む、（８）に記載の半導体素子の製造方法。
（１１）
前記気相成長で埋め込む手順の前に、前記第３及び第４トレンチの底面及び側面に、前記第１及び第２主電極領域と同一導電型を呈する不純物を熱拡散で添加する手順を更に含む、（１０）に記載の半導体素子の製造方法。
（１２）
前記気相成長で埋め込む手順の後に、
前記第１及び第２主電極領域と同一導電型を呈する不純物イオンを、前記第１及び第２主電極領域の上面に注入する手順と、
前記不純物イオンを熱処理により活性化させる手順と、
を更に含む、（１０）又は（１１）に記載の半導体素子の製造方法。
（１３）
半導体層の上部に凹部を掘り、前記凹部で区画されたチャネル領域を形成する工程と、
前記凹部に素子分離絶縁膜を埋め込む工程と、 前記素子分離絶縁膜を選択的に除去して、前記チャネル領域のチャネル幅方向の互いに対向する側面を露出する第１及び第２トレンチを掘る工程と、
前記第１及び第２トレンチの内壁、並びに前記チャネル領域の上面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記第１及び第２トレンチに導電性材料層を埋め込み、前記第１トレンチに埋め込まれた第１凸部、前記第２トレンチに埋め込まれた第２凸部、前記第１及び第２凸部の上端に接続され、前記チャネル領域の上面に前記ゲート絶縁膜を介して設けられた水平部を有するゲート電極を形成する工程と、
前記チャネル領域のチャネル長方向の両端側を挟んで互いに対向する第１及び第２主電極領域を、前記第１及び第２凸部の前記ゲート絶縁膜を含めた深さと同一の深さで形成する工程と、
前記半導体層上に前記ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
前記第２ゲート電極の下方の前記半導体層を挟んで互いに対向する第３及び第４主電極領域を、前記第１及び第２主電極領域とは異なる深さで形成する工程と、
を含む、半導体装置の製造方法。
１…画素領域、２…画素、３…垂直駆動回路、４…カラム信号処理回路、５…水平駆動回路、６…出力回路、７…制御回路、８ａ…画素駆動配線、８ｂ…垂直信号線、９…水平信号線、１０…半導体層、１０ａ…チャネル領域、１０ｂ…ウェル領域、１１，１２…主電極領域、１１ａ，１２ａ…エクステンション領域、１１ｘ，１２ｘ…イオン注入領域、１３…ゲート絶縁膜、１４…ゲート電極、１５…側壁絶縁膜、１６…素子分離絶縁膜、１７…層間絶縁膜、２１，２２…主電極領域、２３…ゲート絶縁膜、２４…ゲート電極、３０…凹部、３１，３２…トレンチ、４１，４２…食刻保護膜、４３，４５…フォトレジスト膜、４４…ハードマスク、５１，５１ｘ，５２，５２ｘ…主電極領域、５１ａ，５１ｂ，５１ｃ，５２ａ，５２ｂ，５２ｃ…ドーピング領域、６１，６２…トレンチ、１０１，１０２…半導体素子、１４１…水平部、１４２，１４３…凸部、２００…半導体装置、２０１…光学系、２０２…シャッタ装置、２０３…信号処理部、２０４…駆動部

Claims (8)

  1. 半導体層と、前記半導体層の上部に設けられたチャネル領域と、前記チャネル領域のチャネル長方向の両端側に対向して設けられた第１及び第２主電極領域と、前記チャネル領域のチャネル幅方向の互いに対向する側面の両側に設けられた第１及び第２トレンチの内壁、並びに前記チャネル領域の上面に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記第１トレンチに埋め込まれた第１凸部、前記ゲート絶縁膜を介して前記第２トレンチに埋め込まれた第２凸部、前記第１及び第２凸部の上端に接続され、前記チャネル領域の上面に前記ゲート絶縁膜を介して設けられた水平部を有するゲート電極とを有する第１半導体素子と、
    前記半導体層の上部に対向して設けられた第３及び第４主電極領域、前記第３及び第４主電極領域に挟まれた前記半導体層上に第２ゲート絶縁膜を介して設けられた第２ゲート電極とを有する第２半導体素子と、
    を備え、
    前記第１及び第２主電極領域の深さが、前記第１及び第２凸部の前記ゲート絶縁膜を含めた深さと同一であり、
    前記第３及び第４主電極領域の深さが、前記第１及び第２主電極領域の深さよりも浅い、半導体装置。
  2. 半導体層と、前記半導体層の上部に設けられたチャネル領域と、前記チャネル領域のチャネル長方向の両端側に対向して設けられた第１及び第２主電極領域と、前記チャネル領域のチャネル幅方向の互いに対向する側面の両側に設けられた第１及び第２トレンチの内壁、並びに前記チャネル領域の上面に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記第１トレンチに埋め込まれた第１凸部、前記ゲート絶縁膜を介して前記第２トレンチに埋め込まれた第２凸部、前記第１及び第２凸部の上端に接続され、前記チャネル領域の上面に前記ゲート絶縁膜を介して設けられた水平部を有するゲート電極とを有する第１半導体素子と、
    前記半導体層の上部に対向して設けられた第３及び第４主電極領域、前記第３及び第４主電極領域に挟まれた前記半導体層上に第２ゲート絶縁膜を介して設けられた第２ゲート電極とを有する第２半導体素子と、
    を備え、
    前記第１及び第２主電極領域の深さが、前記第１及び第２凸部の前記ゲート絶縁膜を含めた深さと同一であり、
    前記第２ゲート電極の高さが、前記水平部の高さよりも低い、半導体装置。
  3. 半導体層と、前記半導体層の上部に設けられたチャネル領域と、前記チャネル領域のチャネル長方向の両端側に対向して設けられた第１及び第２主電極領域と、前記チャネル領域のチャネル幅方向の互いに対向する側面の両側に設けられた第１及び第２トレンチの内壁、並びに前記チャネル領域の上面に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記第１トレンチに埋め込まれた第１凸部、前記ゲート絶縁膜を介して前記第２トレンチに埋め込まれた第２凸部、前記第１及び第２凸部の上端に接続され、前記チャネル領域の上面に前記ゲート絶縁膜を介して設けられた水平部を有するゲート電極とを有する第１半導体素子と、
    前記半導体層の上部に対向して設けられた第３及び第４主電極領域、前記第３及び第４主電極領域に挟まれた前記半導体層上に第２ゲート絶縁膜を介して設けられた第２ゲート電極とを有する第２半導体素子と、
    を備え、
    前記第１及び第２主電極領域の深さが、前記第１及び第２凸部の前記ゲート絶縁膜を含めた深さと同一であり、
    前記第１半導体素子が、固体撮像装置の画素に含まれる増幅トランジスタであり、
    前記第２半導体素子が、前記固体撮像装置の周辺回路に含まれるトランジスタである、半導体装置。
  4. 半導体層の上部に凹部を掘り、前記凹部で区画されたチャネル領域を形成する工程と、
    前記凹部に素子分離絶縁膜を埋め込む工程と、
    前記素子分離絶縁膜を選択的に除去して、前記チャネル領域のチャネル幅方向の互いに対向する側面を露出する第１及び第２トレンチを掘る工程と、
    前記第１及び第２トレンチの内壁、並びに前記チャネル領域の上面にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜を介して前記第１及び第２トレンチに導電性材料層を埋め込み、前記第１トレンチに埋め込まれた第１凸部、前記第２トレンチに埋め込まれた第２凸部、前記第１及び第２凸部の上端に接続され、前記チャネル領域の上面に前記ゲート絶縁膜を介して設けられた水平部を有するゲート電極を形成する工程と、
    前記チャネル領域のチャネル長方向の両端側を挟んで互いに対向する第１及び第２主電極領域を、前記第１及び第２凸部の前記ゲート絶縁膜を含めた深さと同一の深さで形成する工程と、
    を含み、
    前記第１及び第２主電極領域を形成する工程は、
    前記半導体層の上面に不純物イオンを注入する手順と、
    前記不純物イオンを熱処理により活性化させる手順と、
    を含み、
    前記不純物イオンの射影飛程よりも、前記水平部の厚さを厚くする、半導体素子の製造方法。
  5. 半導体層の上部に凹部を掘り、前記凹部で区画されたチャネル領域を形成する工程と、
    前記凹部に素子分離絶縁膜を埋め込む工程と、
    前記素子分離絶縁膜を選択的に除去して、前記チャネル領域のチャネル幅方向の互いに対向する側面を露出する第１及び第２トレンチを掘る工程と、
    前記第１及び第２トレンチの内壁、並びに前記チャネル領域の上面にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜を介して前記第１及び第２トレンチに導電性材料層を埋め込み、前記第１トレンチに埋め込まれた第１凸部、前記第２トレンチに埋め込まれた第２凸部、前記第１及び第２凸部の上端に接続され、前記チャネル領域の上面に前記ゲート絶縁膜を介して設けられた水平部を有するゲート電極を形成する工程と、
    前記チャネル領域のチャネル長方向の両端側を挟んで互いに対向する第１及び第２主電極領域を、前記第１及び第２凸部の前記ゲート絶縁膜を含めた深さと同一の深さで形成する工程と、
    を含み、
    前記第１及び第２主電極領域を形成する工程は、
    前記チャネル領域のチャネル長方向の両端側に、互いに対向して第３及び第４トレンチを掘る手順と、
    前記第３及び第４トレンチ内に導電性材料層を気相成長で埋め込むことにより、前記第１及び第２主電極領域を形成する手順と、
    を含む、半導体素子の製造方法。
  6. 前記気相成長で埋め込む手順の前に、前記第３及び第４トレンチの底面及び側面に、前記第１及び第２主電極領域と同一導電型を呈する不純物を熱拡散で添加する手順を更に含む、請求項５に記載の半導体素子の製造方法。
  7. 前記気相成長で埋め込む手順の後に、
    前記第１及び第２主電極領域と同一導電型を呈する不純物イオンを、前記第１及び第２主電極領域の上面に注入する手順と、
    前記不純物イオンを熱処理により活性化させる手順と、
    を更に含む、請求項５に記載の半導体素子の製造方法。
  8. 半導体層の上部に凹部を掘り、前記凹部で区画されたチャネル領域を形成する工程と、
    前記凹部に素子分離絶縁膜を埋め込む工程と、
    前記素子分離絶縁膜を選択的に除去して、前記チャネル領域のチャネル幅方向の互いに対向する側面を露出する第１及び第２トレンチを掘る工程と、
    前記第１及び第２トレンチの内壁、並びに前記チャネル領域の上面にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜を介して前記第１及び第２トレンチに導電性材料層を埋め込み、前記第１トレンチに埋め込まれた第１凸部、前記第２トレンチに埋め込まれた第２凸部、前記第１及び第２凸部の上端に接続され、前記チャネル領域の上面に前記ゲート絶縁膜を介して設けられた水平部を有するゲート電極を形成する工程と、
    前記チャネル領域のチャネル長方向の両端側を挟んで互いに対向する第１及び第２主電極領域を、前記第１及び第２凸部の前記ゲート絶縁膜を含めた深さと同一の深さで形成する工程と、
    前記半導体層上に前記ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
    前記第２ゲート電極の下方の前記半導体層を挟んで互いに対向する第３及び第４主電極領域を、前記第１及び第２主電極領域とは異なる深さで形成する工程と、
    を含む、半導体装置の製造方法。
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