JP7272729B2 - 無効画素検出回路、方法および表示装置 - Google Patents
無効画素検出回路、方法および表示装置 Download PDFInfo
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Description
本願は、２０１７年３月３１日に中国特許庁に提出された中国特許出願２０１７１０２０６４８２．Ｘの優先権を主張し、その全ての内容が援用によりここに取り込まれる。
本開示は、無効画素検出回路、方法および表示装置に係る。
表示装置の生産製造プロセスにおいて、粒子（例えば、塵）などの避けられない要素によって、一部の画素で発光素子の陰極と陽極の短絡が生じてしまう。このようなデッドピクセル状態において、後に電流が絶えずに短絡箇所に流れるため、当該箇所で電流が大きくなり、熱効果によって周辺画素のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）と発光素子の老化を加速化し、場合によって大面積の不良が生じる。
本開示の実施例は、発光素子と、前記発光素子の第１極に接続された画素駆動回路とを含む画素回路に応用される無効画素検出回路を提供する。前記無効画素検出回路において、前記画素駆動回路に接続され、検出電圧書き込み段階と無効画素検出段階で、前記発光素子を点灯しないように前記画素駆動回路を制御するように構成される表示制御回路と、無効検出線を介して前記発光素子の第１極に接続され、前記検出電圧書き込み段階で前記無効検出線を介して前記発光素子の第１極に参照電圧を提供し、前記無効画素検出段階で前記発光素子の第１極の電位を検出し、当該電位に基づいて当該画素回路が無効であるか否かを判断するように構成される無効画素検出回路とを含む。
選択可能に、本開示の実施例の無効画素検出回路は、検出スイッチング回路と、スイッチング制御回路とをさらに含む。前記検出スイッチング回路は、制御側が前記スイッチング制御回路に接続され、第１側が前記発光素子の第１極に接続され、第２側が前記無効検出線に接続される。前記スイッチング制御回路は、検出電圧書き込み段階と無効画素検出段階で、前記発光素子の第１極が前記無効検出線に電気的に接続されるように前記検出スイッチング回路を制御し、表示段階で、前記発光素子の第１極が前記無効検出線から電気的に遮断されるように前記検出スイッチング回路を制御するように構成される。
選択可能に、前記検出スイッチング回路は、ゲートが前記スイッチング制御回路に接続され、第１極が前記発光素子の第１極に接続され、第２極が前記無効検出線に接続される検出スイッチングトランジスタを含む。
選択可能に、前記画素駆動回路は、データ線にも接続される。前記無効画素検出回路は、前記表示制御回路にも接続され、前記画素回路の無効を判断すると、暗状態制御信号を前記表示制御回路に出力するように構成される。前記表示制御回路は、データ線に接続され、前記暗状態制御信号を受信すると、表示段階で前記データ線に暗状態データ電圧を提供して前記発光素子を点灯させないように構成される。
選択可能に、前記画素駆動回路は、駆動トランジスタと、記憶回路と、データ書き込み回路を含む。前記駆動トランジスタは、ゲートが前記データ書き込み回路を介して前記データ線に接続され、第１極がハイレベル入力側に接続され、第２極が、第２極がローレベル入力側に接続された前記発光素子の第１極に接続される。前記記憶回路は、前記駆動トランジスタのゲートと前記駆動トランジスタの第２極との間に接続される。前記表示制御回路は、前記データ書き込み回路にも接続され、前記検出電圧書き込み段階と前記無効画素検出段階で、前記駆動トランジスタのゲートが前記データ線に電気的に接続されるように前記データ書き込み回路を制御し、前記検出電圧書き込み段階と前記前記無効画素検出段階で前記データ線に遮断電圧を書き込んで前記駆動トランジスタの遮断を制御するように構成される。
選択可能に、前記記憶回路は、記憶コンデンサを含む。
選択可能に、前記データ書き込み回路は、ゲートが前記表示制御回路に接続され、ソースが前記駆動トランジスタのソースに接続され、ドレインが前記データ線に接続されるデータ書き込みトランジスタを含む。
選択可能に、前記発光素子は、自己発光素子である。
選択可能に、前記発光素子は、第１極が陽極であり、第２極が陰極である。前記参照電圧の電圧値は、前記発光素子の陰極に入力される電圧値より大きい。
選択可能に、前記無効画素検出回路は、前記無効画素検出段階で、前記発光素子の第１極の電位が所定の電圧値より小さいとの検出に応答して、前記画素回路の無効を判断するように構成される。
本開示は、上記の無効画素検出回路に応用される無効画素検出方法をさらに提供する。前記無効画素検出方法において、検出電圧書き込み段階で、表示制御回路は、発光素子を点灯しないように画素駆動回路を制御し、無効画素検出回路は、無効検出線を介して前記発光素子の第１極に参照電圧を提供する。無効画素検出段階で、表示制御回路は、発光素子を点灯しないように画素駆動回路を制御し、無効画素検出回路は、前記発光素子の第１極の電位を検出し、当該電位に基づいて画素回路が無効であるか否かを判断する。
選択可能に、前記無効画素検出回路は、検出スイッチング回路と、スイッチング制御回路とをさらに含む。前記無効画素検出方法において、さらに、スイッチング制御回路は、検出電圧書き込み段階と無効画素検出段階で、前記発光素子の第１極が前記無効検出線に電気的に接続されるように検出スイッチング回路を制御し、表示段階で、前記発光素子の第１極が前記無効検出線に電気的に接続されないように前記検出スイッチング回路を制御する。
選択可能に、前記無効画素検出方法において、さらに、前記無効画素検出回路は、当該画素回路の無効を判断すると、暗状態制御信号を前記表示制御回路に出力し、前記表示制御回路は、前記暗状態制御信号を受信すると、表示段階で前記データ線に暗状態データ電圧を提供して前記発光素子を点灯させない。
選択可能に、前記発光素子は、第１極が陽極であり、第２極が陰極である。前記参照電圧の電圧値は、前記発光素子の陰極に入力される電圧値より大きい。
選択可能に、前記無効画素検出回路が、前記発光素子の第１極の電位を検出し、当該電位に基づいて前記画素回路が無効であるか否かを判断することは、前記無効画素検出回路が、前記発光素子の第１極の電位が所定の電圧値より小さいとの検出に応答して、前記画素回路の無効を判断するように構成されることを含む。
本開示は、画素回路と、上記の無効画素検出回路を含む表示装置をさらに提供する。前記無効画素検出回路は、前記画素回路に接続され、前記画素回路が無効であるか否かを検出するように構成される。
以下、本開示の実施例の図面を参照しながら、本開示の実施例の技術手段を明確且つ完全的に記載する。明らかに、記載される実施例は、本開示の実施例の一部であり、全てではない。本開示の実施例に基づき、当業者が創造性のある作業をせずに為しえる全ての実施例は、すべて本開示の保護範囲に属するものである。
本開示のすべての実施例に用いられるトランジスタは、薄膜トランジスタ、電界効果トランジスタまたはその他の同一特性のデバイスである。
本開示の実施例に記載の無効画素検出回路は、画素回路に接続される。図１に示すように、前記画素回路は、相互に接続された発光素子ＥＬと画素駆動回路１０を含む。たとえば、前記画素駆動回路１０は、前記発光素子ＥＬの第１極に接続される。
本開示の実施例に記載の無効画素検出回路は、表示制御回路１１と無効画素検出回路１２とを含む。
前記表示制御回路１１は、前記画素駆動回路１０に接続され、検出電圧書き込み段階と無効画素検出段階で、前記発光素子を点灯しないように前記画素駆動回路１０を制御するように構成される。
前記無効画素検出回路１２は、無効検出線ＳＥＮを介して前記発光素子の第１極に接続され、検出電圧書き込み段階で無効検出線ＳＥＮを介して前記発光素子の第１極に参照電圧を提供し、無効画素検出段階で前記発光素子の第１極の電位を検出し、当該電位に基づいて当該画素回路が無効であるか否かを判断するように構成される。
本開示の実施例に記載の無効画素検出回路は、表示制御回路１１と無効画素検出回路１２とを含む。表示制御回路１１は、検出電圧書き込み段階と無効画素検出段階で発光素子が点灯されないように制御する。無効画素検出回路１２は、検出電圧書き込み段階で無効検出線ＳＥＮを介して前記発光素子の第１極に参照電圧を提供し、無効画素検出段階で、発光素子の第１極の電位を判断することによって、発光素子の第１極と当該発光素子の第２極が画素無効の原因で導通して発光素子の第１極の電位が保持できなくなったかを特定して、画素回路が無効であるか否かを判断する。
本開示の実施例に記載の無効画素検出回路は、発光素子の短絡によるデッドピクセルを検出可能である。実際の作業において、前記発光素子の第２極は、通常、接地するか、ローレベルに接続される。そのため、発光素子の第１極と当該発光素子の第２極が導通すると、無効画素検出回路１２が無効画素検出段階で検出した発光素子の第１極の電位も相応的に低い。当該発光素子の第１極の電位が異常に一定の規格値を超えると、当該画素をデッドピクセルとマークし、記憶装置によって当該画素の位置情報を記憶する。
選択可能に、前記発光素子は、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、ＱＤ－ＬＥＤ、Ｍｉｃｒｏ－ＬＥＤなど、電流の衝撃で老化して発光に支障をきたすあらゆるタイプの自己発光素子である。発光素子の第１極は、陽極であり、発光素子の第２極は、陰極である。
一部の実施例において、デッドピクセルの検出は、正常の表示に支障を来たさないように、正常表示状態で行われる必要がなく、オフにするたびに画面が暗くなるプロセスで行われる。
一部の実施例において、図２に示すように、本開示の実施例に記載の無効画素検出回路は、検出スイッチング回路１３と、スイッチング制御回路１４とをさらに含む。
前記検出スイッチング回路１３は、制御側が前記スイッチング制御回路１４に接続され、第１側が前記発光素子ＥＬの第１極に接続され、第２側が無効検出線ＳＥＮに接続される。
前記スイッチング制御回路１４は、検出電圧書き込み段階と無効画素検出段階で、前記発光素子ＥＬの第１極が前記無効検出線ＳＥＮに電気的に接続されるように前記検出スイッチング回路１３を制御し、表示段階で、前記発光素子ＥＬの第１極が前記無効検出線ＳＥＮに接続されない（電気的に遮断される）ように前記検出スイッチング回路１３を制御する。
本開示の図２に示す実施例において、前記無効画素検出回路は、検出スイッチング回路１３と、スイッチング制御回路１４とをさらに含む。スイッチング制御回路１４は、検出電圧書き込み段階と無効画素検出段階で、前記発光素子ＥＬの第１極が前記無効検出線ＳＥＮに電気的に接続されるように検出スイッチング回路１３を制御し、表示段階で、表示に支障を来たさないよう、前記発光素子の第１極が前記無効検出線ＳＥＮに電気的に接続されないように検出スイッチング回路１３を制御する。
一部の実施例において、前記検出スイッチング回路は、ゲートが前記スイッチング制御回路に接続され、第１極が前記発光素子の第１極に接続され、第２極が前記無効検出線に接続される検出スイッチングトランジスタを含む。
一部の実施例において、図３に示すように、前記画素駆動回路１０は、データ線ＤＬにも接続され、前記データ線ＤＬのデータ電圧に基づいて、前記発光素子ＥＬを発光させるか否かを制御する。前記無効画素検出回路１２は、前記表示制御回路１１にも接続され、当該画素回路の無効を判断すると、表示段階で暗状態制御信号を前記表示制御回路１１に出力するように構成される。前記表示制御回路１１は、データ線ＤＬに接続され、前記暗状態制御信号を受信すると、表示段階で前記データ線ＤＬに暗状態データ電圧を提供して前記発光素子ＥＬを点灯させないように構成される。
一部の実施例において、前記無効画素検出回路１２は、画素回路の無効を判断すると、表示段階で無効画素に含まれる発光素子が点灯されないように表示制御回路１１を制御し、デッドピクセル状態において電流が絶えずに短絡箇所に印加するために電流が大きくなることを避け、さらに、熱効果で周辺画素のＴＦＴ（薄膜トランジスタ）と発光素子の老化の加速化による大面積の不良現象の発生を避ける。
一部の実施例において、図４に示すように、前記画素駆動回路は、駆動トランジスタＤＴＦＴと、記憶回路４１と、データ書き込み回路４２を含む。
前記駆動トランジスタＤＴＦＴは、ゲートが前記データ書き込み回路４２を介してデータ線ＤＬに接続され、第１極がハイレベル入力側Ｖｄｄに接続され、第２極が前記発光素子ＥＬの第１極に接続される。前記発光素子ＥＬの第２極は、ローレベル入力側ＶＳＳに接続される。
前記記憶回路４１は、前記駆動トランジスタＤＴＦＴのゲートと前記駆動トランジスタＤＴＦＴの第２極との間に接続される。
選択可能に、記憶回路４１は、記憶コンデンサを含む。当該記憶コンデンサは、第１側が駆動トランジスタのゲートに接続され、第２側が駆動トランジスタの第２極に接続される。
前記表示制御回路１１は、前記データ線ＤＬと前記データ書き込み回路４２に接続され、検出電圧書き込み段階と無効画素検出段階で、前記駆動トランジスタＤＴＦＴのゲートが前記データ線ＤＬに電気的に接続されるように前記データ書き込み回路４２を制御し、検出電圧書き込み段階と無効画素検出段階で前記データ線ＤＬに遮断電圧を書き込んで前記駆動トランジスタＤＴＦＴの遮断を制御するように構成される。
一部の実施例において、前記記憶回路４１は、記憶コンデンサを含む。図４に示すように、駆動トランジスタＤＴＦＴは、ｎ型トランジスタを例とする。この場合、ＤＴＦＴの第１極は、ＤＴＦＴのドレインであり、ＤＴＦＴの第２極は、ＤＴＦＴのソースである。選択可能に、ＤＴＦＴは、ｐ型トランジスタであってもよい。
一部の実施例において、本開示の実施例に記載の無効画素検出回路は、画素回路に接続される。図５に示すように、前記画素回路は、相互に接続されたＯＬＥＤと画素駆動回路を含む。前記画素駆動回路は、ＯＬＥＤの陽極に接続される。本開示の実施例に記載の無効画素検出回路は、表示制御回路１１と、無効画素検出回路１２と、検出スイッチング回路１３と、スイッチング制御回路１４とを含む。
前記検出スイッチング回路１３は、ゲートがスイッチング制御側Ｇ２を介して前記スイッチング制御回路１４に接続され、ソースがＯＬＥＤの陽極に接続され、ドレインが無効検出線ＳＥＮに接続される検出スイッチングトランジスタＴＤを含む。
前記スイッチング制御回路１４は、検出電圧書き込み段階と無効画素検出段階で、ＯＬＥＤの陽極が前記無効検出線ＳＥＮに電気的に接続されるように前記検出スイッチングトランジスタＴＤの導通を制御し、表示段階で、ＯＬＥＤの陽極が前記無効検出線ＳＥＮに電気的に接続されないように前記検出スイッチングトランジスタＴＤの遮断を制御する。
前記画素駆動回路は、駆動トランジスタＤＴＦＴと、記憶コンデンサＣｓｔと、データ書き込みトランジスタＴ１を含む。
前記駆動トランジスタＤＴＦＴのゲートは、前記データ書き込みトランジスタＴ１のソースに接続され、前記駆動トランジスタＤＴＦＴのドレインは、ハイレベル入力側Ｖｄｄに接続され、前記駆動トランジスタＤＴＦＴのソースは、ＯＬＥＤの陽極に接続される。
前記データ書き込みトランジスタＴ１のゲートは、走査線Ｇ１に接続され、前記データ書き込みトランジスタＴ１のドレインは、データ線ＤＬに接続される。
前記記憶コンデンサＣｓｔは、前記駆動トランジスタＤＴＦＴのゲートと前記駆動トランジスタＤＴＦＴのソースとの間に接続される。
ＯＬＥＤの陰極は、ローレベル入力側ＶＳＳに接続される。
前記表示制御回路１１は、前記データ線ＤＬと前記走査線Ｇ１にそれぞれ接続され、検出電圧書き込み段階と無効画素検出段階で、前記駆動トランジスタＤＴＦＴのゲートが前記データ線ＤＬに電気的に接続されるように前記データ書き込みトランジスタＴ１の導通を制御し、検出電圧書き込み段階と無効画素検出段階で前記データ線ＤＬに遮断電圧を書き込んで前記駆動トランジスタＤＴＦＴの遮断を制御するように構成される。ＤＴＦＴがｎ型トランジスタであるため、たとえば、前記遮断電圧は、ゼロ電圧である。
前記無効画素検出回路１２は、無効検出線ＳＥＮを介してＴＤのドレインに接続され、検出電圧書き込み段階で無効検出線ＳＥＮと導通のＴＤを介してＯＬＥＤの陽極に参照電圧Ｖｒｅｆを提供し、無効画素検出段階で、ＯＬＥＤの陽極の電位を検出し、当該電位に基づいて、当該画素回路が無効であるか否かを判断するように構成される。
前記無効画素検出回路１２は、さらに前記表示制御回路１１に接続され、当該画素回路の無効を判断すると、暗状態制御信号を前記表示制御回路１１に出力するように構成される。
前記表示制御回路１１は、データ線ＤＬに接続され、前記暗状態制御信号を受信すると、表示段階で前記データ線ＤＬに暗状態データ電圧を提供してＯＬＥＤを点灯させないように構成される。
選択可能に、Ｃ１は、無効検出線ＳＥＮ上の寄生容量である。前記無効画素検出回路１２は、駆動ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に設けられてもよい。前記表示制御回路１１も駆動ＩＣに設けられてもよい。
一部の実施例において、前記無効画素検出回路１２は、アナログデジタルコンバータ（ＡＤＣ）（ＯＬＥＤの陽極の電位を検出して画素が無効であるか否かを判断することに用いられる）と、スイッチと、参照電圧出力側を含む。検出電圧書き込み段階で、前記スイッチは、参照電圧出力側が無効検出線ＳＥＮに接続されるように制御する。無効画素検出段階で、前記スイッチは、前記アナログデジタルコンバータが無効検出線ＳＥＮに接続されるように制御する。前記アナログデジタルコンバータによって無効検出線ＳＥＮ上の電圧を検出する。
本開示の図５に示す無効画素検出回路の動作プロセスは、以下を含む。検出電圧書き込み段階で、ＴＤがオンになり、無効画素検出回路１２は、ＳＥＮに参照電圧Ｖｒｅｆを印加する。前記表示制御回路１１は、Ｔ１の導通を制御してＤＴＦＴのゲートとデータ線ＤＬとを電気的に接続させる。表示制御回路１１は、データ線ＤＬに遮断電圧を書き込んで前記駆動トランジスタＤＴＦＴの遮断を制御し、ＯＬＥＤを点灯させない状態でＯＬＥＤの陽極に参照電圧Ｖｒｅｆを書き込む。ＳＥＮに寄生容量Ｃ１が存在するため、寄生容量Ｃ１の作用でＶｒｅｆを記憶する。
選択可能に、参照電圧Ｖｒｅｆの電圧値は、ＯＬＥＤの陰極に入力された電圧値より大きい。たとえば、ＯＬＥＤの陰極にマイナス電圧が入力された場合、Ｖｒｅｆの値は、０Ｖ～４Ｖである。ＯＬＥＤの陰極が接地する場合、Ｖｒｅｆの値は、プラス電圧である。
無効画素検出段階で、ＴＤがオンになり、無効画素検出回路１２は、ＳＥＮを介してＯＬＥＤの陽極の電圧を検出する。当該画素にデッドピクセルが存在して、ＯＬＥＤの陽極と当該ＯＬＥＤの陰極との間の短絡が生じるのであれば、ＳＥＮは、直接ローレベル入力側ＶＳＳに接続される。または、前記無効画素検出回路１２が検出したＯＬＥＤの陽極の電圧が異常に一定の規格値を超えると、当該画素をデッドピクセルとマークし、当該ポイントの位置情報を記憶装置によって記憶する。
表示段階で、ＴＤがオフになり、ＯＬＥＤの陽極と前記無効検出線ＳＥＮとを接続させない。表示制御回路１１は、以上マークしたデッドピクセルに入力されるデータ線上のデータ電圧が０Ｖになる（この場合、データ電圧がＤＴＦＴの遮断を制御可能なあらゆる電圧であってもよい）ように制御し、ＤＴＦＴの遮断を制御し、駆動トランジスタＤＴＦＴに当該デッドピクセルを流れる駆動電流があることを防止し、これ以上のデッドピクセルの発生を阻止する。
本開示の実施例に記載の無効画素検出方法は、上記の無効画素検出回路に応用される。図６に示すように、前記無効画素検出方法において、以下のステップを含む。
Ｓ１：検出電圧書き込み段階で、表示制御回路は、発光素子を点灯しないように画素駆動回路を制御し、無効画素検出回路は、無効検出線を介して前記発光素子の第１極に参照電圧を提供する。
Ｓ２：無効画素検出段階で、表示制御回路は、発光素子を点灯しないように画素駆動回路を制御し、無効画素検出回路は、前記発光素子の第１極の電位を検出し、当該電位に基づいて画素回路が無効であるか否かを判断する。
Ｓ１：検出電圧書き込み段階で、表示制御回路は、発光素子を点灯しないように画素駆動回路を制御し、無効画素検出回路は、無効検出線を介して前記発光素子の第１極に参照電圧を提供する。
Ｓ２：無効画素検出段階で、表示制御回路は、発光素子を点灯しないように画素駆動回路を制御し、無効画素検出回路は、前記発光素子の第１極の電位を検出し、当該電位に基づいて画素回路が無効であるか否かを判断する。
一部の実施例において、前記無効画素検出回路が検出スイッチング回路とスイッチング制御回路とをさらに含む場合、前記無効画素検出方法において、さらに、スイッチング制御回路は、検出電圧書き込み段階と無効画素検出段階で、前記発光素子の第１極が前記無効検出線に電気的に接続されるように検出スイッチング回路を制御し、表示段階で、前記発光素子の第１極が前記無効検出線に電気的に接続されないように前記検出スイッチング回路を制御する。
一部の実施例において、本開示の実施例に記載の無効画素検出方法で、さらに、前記無効画素検出回路は、当該画素回路の無効を判断すると、暗状態制御信号を前記表示制御回路に出力し、前記表示制御回路は、前記暗状態制御信号を受信すると、表示段階で前記データ線に暗状態データ電圧を提供して前記発光素子を点灯させない。
本開示の実施例に記載の表示装置は、画素回路と、上記の無効画素検出回路を含む。前記無効画素検出回路は、前記画素回路に接続される。
以上の記載は、本開示の一部の実施形態である。なお、当業者にとって、本開示に記載した原理を逸脱することなくいくつかの改良や修飾を行うこともできる。これらの改良や修飾も、本開示の保護範囲として見なされるべきである。
Claims (10)
- 発光素子と、前記発光素子の第１極に接続された画素駆動回路とを含む画素回路に応用される無効画素検出回路において、
前記画素駆動回路に接続され、検出電圧書き込み段階と無効画素検出段階で、前記発光素子を点灯しないように前記画素駆動回路を制御するように構成される表示制御回路と、
無効検出線を介して前記発光素子の第１極に接続され、前記検出電圧書き込み段階で前記無効検出線を介して前記発光素子の第１極に参照電圧を提供し、前記無効画素検出段階で前記発光素子の第１極の電位を検出し、前記電位に基づいて前記画素回路が無効であるか否かを判断するように構成される無効画素検出回路と
を含み、
前記画素駆動回路は、
データ線にも接続され、
前記無効画素検出回路は、
前記表示制御回路にも接続され、前記画素回路の無効を判断すると、暗状態制御信号を前記表示制御回路に出力するように構成され、
前記表示制御回路は、
データ線に接続され、前記暗状態制御信号を受信すると、表示段階で前記データ線に暗状態データ電圧を提供して前記発光素子を点灯させないように構成され、
前記画素駆動回路は、
駆動トランジスタと、記憶回路と、データ書き込み回路を含み、
前記駆動トランジスタは、
ゲートが前記データ書き込み回路を介して前記データ線に接続され、第１極がハイレベル入力側に接続され、第２極が、第２極がローレベル入力側に接続された前記発光素子の第１極に接続され、
前記記憶回路は、
前記駆動トランジスタのゲートと前記駆動トランジスタの第２極との間に接続され、
前記表示制御回路は、
前記データ書き込み回路にも接続され、前記検出電圧書き込み段階と前記無効画素検出段階で、前記駆動トランジスタのゲートが前記データ線に電気的に接続されるように前記データ書き込み回路を制御し、前記検出電圧書き込み段階と前記無効画素検出段階で前記データ線に遮断電圧を書き込んで前記駆動トランジスタの遮断を制御するように構成され、
前記発光素子は、
第１極が陽極であり、第２極が陰極であり、
前記参照電圧の電圧値は、
前記発光素子の陰極に入力される電圧値より大きく、
前記無効画素検出回路は、
前記無効画素検出段階で、前記発光素子の第１極の電位が所定の電圧値より小さいとの検出に応答して、前記画素回路の無効を判断するように構成される、無効画素検出回路。 - 検出スイッチング回路と、スイッチング制御回路とをさらに含み、
前記検出スイッチング回路は、
制御側が前記スイッチング制御回路に接続され、第１側が前記発光素子の第１極に接続され、第２側が前記無効検出線に接続され、
前記スイッチング制御回路は、
前記検出電圧書き込み段階と前記無効画素検出段階で、前記発光素子の第１極が前記無効検出線に電気的に接続されるように前記検出スイッチング回路を制御し、表示段階で、前記発光素子の第１極が前記無効検出線から電気的に遮断されるように前記検出スイッチング回路を制御するように構成される、請求項１に記載の無効画素検出回路。 - 前記検出スイッチング回路は、
ゲートが前記スイッチング制御回路に接続され、第１極が前記発光素子の第１極に接続され、第２極が前記無効検出線に接続される検出スイッチングトランジスタを含む、請求項２に記載の無効画素検出回路。 - 前記記憶回路は、
記憶コンデンサを含む、請求項１に記載の無効画素検出回路。 - 前記データ書き込み回路は、
ゲートが前記表示制御回路に接続され、ソースが前記駆動トランジスタのソースに接続され、ドレインが前記データ線に接続されるデータ書き込みトランジスタを含む、請求項１または４に記載の無効画素検出回路。 - 前記発光素子は、
自己発光素子である、請求項１～５のいずれか一項に記載の無効画素検出回路。 - 請求項１～６のいずれか一項に記載の無効画素検出回路に応用される無効画素検出方法において、
前記検出電圧書き込み段階で、前記表示制御回路は、前記発光素子を点灯しないように前記画素駆動回路を制御し、前記無効画素検出回路は、前記無効検出線を介して前記発光素子の第１極に参照電圧を提供し、
前記無効画素検出段階で、前記表示制御回路は、前記発光素子を点灯しないように前記画素駆動回路を制御し、前記無効画素検出回路は、前記発光素子の第１極の電位を検出し、当該電位に基づいて前記画素回路が無効であるか否かを判断し、
前記発光素子は、
第１極が陽極であり、第２極が陰極であり、
前記参照電圧の電圧値は、
前記発光素子の陰極に入力される電圧値より大きく、
前記無効画素検出回路が、前記発光素子の第１極の電位を検出し、当該電位に基づいて前記画素回路が無効であるか否かを判断することは、
前記無効画素検出回路が、前記発光素子の第１極の電位が所定の電圧値より小さいとの検出に応答して、前記画素回路の無効を判断するように構成されることを含む、無効画素検出方法。 - 前記無効画素検出回路は、検出スイッチング回路と、スイッチング制御回路とをさらに含み、
前記検出電圧書き込み段階と前記無効画素検出段階で、前記スイッチング制御回路は、前記発光素子の第１極が前記無効検出線に電気的に接続されるように検出スイッチング回路を制御し、表示段階で、前記発光素子の第１極が前記無効検出線に電気的に接続されないように前記検出スイッチング回路を制御する、請求項７に記載の無効画素検出方法。 - さらに、
前記無効画素検出回路は、当該画素回路の無効を判断すると、暗状態制御信号を前記表示制御回路に出力し、
前記表示制御回路は、前記暗状態制御信号を受信すると、表示段階で前記データ線に暗状態データ電圧を提供して前記発光素子を点灯させない、請求項７または８に記載の無効画素検出方法。 - 画素回路と、請求項１～６のいずれか一項に記載の無効画素検出回路を含む表示装置において、
前記無効画素検出回路は、前記画素回路に接続され、前記画素回路が無効であるか否かを検出するように構成される、表示装置。
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