JP7242631B2 - 酸化ケイ素上の超薄型アモルファスシリコン膜の連続性を向上させるための前処理手法 - Google Patents

酸化ケイ素上の超薄型アモルファスシリコン膜の連続性を向上させるための前処理手法 Download PDF

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Description

本書に記載の実行形態は、概して集積回路の製造に関し、特に酸化物材料上へのアモルファスシリコン膜の堆積に関する。
関連技術の説明
集積回路は、単一チップ上に数百万個ものトランジスタ、コンデンサ、及びレジスタを含みうる、複雑なデバイスへと進化を遂げている。チップ設計の進化には、より高速な回路とより高い回路密度とが、始終必要とされる。より高い回路密度を有するより高速な回路に対する要求により、かかる集積回路の製造に使用される材料についても、相応な要求が課されている。特に、集積回路構成要素の寸法がサブミクロン単位まで小さくなるにつれ、かかる構成要素から好適な電気的性能を得るためには、今や低抵抗の導電性材料だけでなく、低誘電率の絶縁材料を使用することも必要になっている。しかし、このような低誘電率の絶縁材料は、粗さ（ｒｏｕｇｈｎｅｓｓ）の問題に悩まされることが多く、これにより、後続して堆積される膜の粗さが増大し、膜同士の接着が影響を受けることもある。加えて、このような低誘電率の絶縁材料の一部は不連続であり、このことが、下層の酸化物材料の望ましくないエッチングにつながりうる。
したがって、粗さの低減と連続性の向上の少なくとも一方を伴って薄型アモルファスシリコン膜形成する、改良型の方法が必要とされている。
本書に記載の実行形態は、概して集積回路の製造に関し、特に酸化物材料上へのアモルファスシリコン膜の堆積に関する。一実行形態では、処理チャンバ内で基板上にアモルファスシリコン層を形成する方法が提供される。この方法は、基板の上に所定の厚さの犠牲誘電体層を堆積させることを含む。方法は、犠牲誘電体層を部分的に除去して基板の上側表面を露出させることによって、パターニングされたフィーチャを基板上に形成することを更に含む。方法は、パターニングされたフィーチャにプラズマ処理を実施することを更に含む。方法は、パターニングされたフィーチャ上及び基板の露出した上側表面上に、アモルファスシリコン層を堆積させることを更に含む。方法は、アモルファスシリコン層から形成された側壁スペーサの中にパターニングされたフィーチャが充填されている状態にするために、異方性エッチングプロセスを使用して、パターニングされたフィーチャの上側表面及び基板の上側表面から、アモルファスシリコン層を選択的に除去することを更に含む。
別の実行形態では、処理チャンバ内で基板上にアモルファスシリコン層を形成する方法が提供される。この方法は、基板の上に所定の厚さの犠牲誘電体層を堆積させることを含む。方法は、犠牲誘電体層を部分的に除去して基板の上側表面を露出させることによって、パターニングされたフィーチャを基板上に形成することを更に含む。方法は、パターニングされたフィーチャ上にＳＡＭを形成することを更に含む。方法は、ＳＡＭ上及び基板の露出した上側表面上に、アモルファスシリコン層を堆積させることを更に含む。方法は、アモルファスシリコン層から形成された側壁スペーサの中にパターニングされたフィーチャが充填されている状態にするために、異方性エッチングプロセスを使用して、パターニングされたフィーチャの上側表面及び基板の上側表面から、アモルファスシリコン層を選択的に除去することを更に含む。
更に別の実行形態では、処理チャンバ内で基板上にアモルファスシリコン層を形成する方法が提供される。この方法は、基板の上に所定の厚さの犠牲誘電体層を堆積させることを含む。方法は、犠牲誘電体層を部分的に除去して基板の上側表面を露出させることによって、パターニングされたフィーチャを基板上に形成することを更に含む。方法は、パターニングされたフィーチャにプラズマ処理を実施することを更に含む。方法は、プラズマ処理済みのパターニングされたフィーチャ上に、ＳＡＭを形成することを更に含む。方法は、ＳＡＭ上及び基板の露出した上側表面上に、アモルファスシリコン層を堆積させることを更に含む。方法は、アモルファスシリコン層から形成された側壁スペーサの中にパターニングされたフィーチャが充填されている状態にするために、異方性エッチングプロセスを使用して、パターニングされたフィーチャの上側表面及び基板の上側表面から、アモルファスシリコン層を選択的に除去することを更に含む。
上述した本開示の特徴を詳しく理解しうるように、上記で簡単に要約された実行形態のより具体的な説明が、実行形態を参照することによって得られる。一部の実行形態は付随する図面に示されている。しかし、本開示は他の等しく有効な実行形態も許容しうることから、付随する図面はこの開示の典型的な実行形態のみを示しており、したがって、本開示の範囲を限定すると見なすべきではないことに、留意されたい。
本書に記載の実行形態を実践するために使用されうる装置の概略図を示す。 本書に記載されている、プラズマ処理を伴うスペーサ形成のための方法の、一実行形態を示すプロセスフロー図である。 図２のプロセスフロー図にしたがって形成される構造物の概略側面図である。 本書に記載の実行形態にしたがってスペーサを形成するための方法の、別の実行形態を示すプロセスフロー図である。 図４のプロセスフロー図にしたがって形成される構造物の概略側面図である。 本書に記載の実行形態にしたがってスペーサを形成するための方法の、別の実行形態を示すプロセスフロー図である。 本書に記載の実行形態にしたがってスペーサを形成するための方法の、別の実行形態を示すプロセスフロー図である。 何の処理も伴わずに酸化物基板上に堆積された、３０Aのアモルファスシリコン膜の走査電子顕微鏡（ＳＥＭ）画像を示す。 本開示の一又は複数の実行形態により、ＮＨ３プラズマで酸化物表面を処理した後に酸化物基板上に堆積された、３０Aのアモルファスシリコン膜のＳＥＭ画像を示す。
理解を容易にするために、可能な場合には、複数の図に共通する同一の要素を指し示すのに同一の参照番号を使用した。一実行形態の要素及び特徴は、更なる記載がなくとも、他の実行形態に有益に組み込まれうると想定される。
以下の開示では、膜について、及び酸化物材料上にアモルファスシリコン膜を堆積させるための技法について、説明している。本開示の様々な実行形態についての網羅的な理解を提供するために、以下の説明及び図１～図８Ｂにおいて、特定の詳細事項が明記される。その他の、堆積及びエッチングのプロセスに関連することが多い周知の構造及びシステムについて説明する詳細事項は、様々な実行形態の説明が不必要に曖昧になることを避けるために、以下の開示には明記されない。
図に示している詳細事項、寸法、角度、及びその他の特徴の多くは、具体的な実行形態を例示しているに過ぎない。したがって、本開示の本質又は範囲から逸脱しなければ、その他の実行形態が別の詳細事項、構成要素、寸法、角度、及び特徴を有することもある。加えて、本開示の更なる実行形態は、後述する詳細事項のうちのいくつかがなくとも実践されうる。
本書に記載の実行形態は、任意の好適な薄膜堆積システムを使用して実施されうる、化学気相堆積（ＣＶＤ）プロセス（熱ＣＶＤプロセスなど）、ホットワイヤ化学気相堆積（ＨＷＣＶＤ）プロセス、及び／又はプラズマ化学気相堆積（ＰＥＣＶＤ）プロセスに関連付けて後述される。好適なシステムの例は、カリフォルニア州Ｓａｎｔａ ＣｌａｒａのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から市販されている、ＤＸＺ（登録商標）処理チャンバを使用しうるＣＥＮＴＵＲＡ（登録商標）システム、ＰＲＥＣＩＳＩＯＮ ５０００（登録商標）システム、ＰＲＯＤＵＣＥＲ（登録商標）システム、ＰＲＯＤＵＣＥＲ（登録商標）ＧＴ（商標）システム、ＰＲＯＤＵＣＥＲ（登録商標）ＸＰ Ｐｒｅｃｉｓｉｏｎ（商標）システム、及びＰＲＯＤＵＣＥＲ（登録商標）ＳＥ（商標）システムを含む。熱ＣＶＤ、ＨＷＣＶＤ、及びＰＥＣＶＤのプロセスを実施可能なその他のツールも、本書に記載の実行形態から受益するよう適合していることがある。加えて、本書に記載の熱ＣＶＤ、ＨＷＣＶＤ、及び／又はＰＥＣＶＤのプロセスを可能にする任意のシステムが、有利に使用されうる。本書に記載の装置の説明は、例示であり、本書に記載の実行形態の範囲を限定すると解釈すべきではない。
酸化物積層体上へのアモルファスシリコン膜の堆積中、アモルファスシリコン膜と下層の酸化物膜との間に、粗さの問題及び接着の問題が観察されてきた。本書に記載の実行形態の一部は、アモルファスシリコンの堆積に先だって下層の酸化物膜を処理する方法であって、酸化物上のアモルファスシリコン膜の粗さを低減するだけでなく、アモルファスシリコン膜と酸化物積層体との間の接着／核形成（ｎｕｃｌｅａｔｉｏｎ）を向上させる、方法を提供している。本開示の一部の実行形態では、粗さを低減するために、アモルファスシリコン膜が堆積される前に、下層の酸化物膜が、プラズマ処理及び／又は自己組織化単分子層（ｓｅｌｆ－ａｓｓｅｍｂｌｅｄ ｍｏｎｏｌａｙｅｒ：ＳＡＭ）処理に曝露された。理論に縛られるわけではないが、プラズマ処理プロセスは、酸化ケイ素表面上に存在しているダングリングボンドを変性させて、粗さを低減し、接着を向上させると考えられている。
別の実行形態では、超薄型（例えば厚さ１０A～１００A）のアモルファスシリコン膜の堆積の直前に、プラズマ処理（Ａｒ、ＮＨ３、ｏｒＮ２Ｏ）又はＳＡＭ処理が用いられた。一部の実行形態では、ＳＡＭ前駆体は、ＢＤＥＡＳ、ＨＣＤＳ、ＡＰＴＥＳ、又はＯＴＳから選択される。理論に縛られるわけではないが、前処理の目的は、下層の酸化物表面のダングリングボンド（例えばＳｉ－ＯＨ）を、Ｓｉ－ＮＨ２又はＳｉ－ＣＨ３に変性させることである。処理を行わなければ、アモルファスシリコンのための酸化物基板上の核形成部位の数は、相対的に高エネルギーのバリアによって制限され、結果として、膜成長の機序が島状成長（ｉｓｌａｎｄ ｇｒｏｗｔｈ）となった。典型的には別々のシリコン領域の境界において不連続が発生することが、発明者によって観察された。加えて、プラズマ処理とＳＡＭ処理のいずれによっても、種々の官能基（例えばＮＨ２又はＣＨ３）が創出されうることが、発明者によって観察された。理論に縛られるわけではないが、シリコンクラスタは、ダングリング－ＯＨ基と比較して、ＮＨ２又はＣＨ３の変性表面上でより良好な核形成率を有すると考えられている。核形成密度が高くなることにより、領域サイズは減少し、膜連続性は向上した。
本書で使用される場合「自己組織化単分子層（ｓｅｌｆ－ａｓｓｅｍｂｌｅｄ ｍｏｎｏｌａｙｅｒ：ＳＡＭ）」とは、概括的に、ある表面に（例えば化学結合によって）付着している分子であって、この表面に対して、更に互いに対しても好ましい配向となっている、分子の層のことを意味する。ＳＡＭは、典型的には両親媒性分子の組織化層を含む。この層内では、分子の一端「頭部基」が、基板に対して固有の可逆的な親和性を示す。ＳＡＭ化合物の種類が利用されている基板に基づくと共に、頭部基の選択はＳＡＭの応用に依存する。概括的には、頭部基はアルキル鎖に接続されている。アルキル鎖においては、例えば濡れ性及び界面特性を変化させるために、尾部すなわち「末端」が官能化されうる。自己組織化単分子層は、表面を完全に覆うのでこの表面の特性を変化させることが、十分な時間をかけて証明されている。ＳＡＭを形成する分子は、別の材料の上のある材料（例えば誘電体の上のシリコン）に選択的に付着し、その密度が十分であれば、後続の堆積の妨害に成功して、ＳＡＭでコーティングされていない材料上への選択的堆積が可能になる。
図１は、本書に記載の実行形態による、酸化物処理及び後続のアモルファスシリコン層堆積を実施するために使用されうる基板処理システム１３２の概略図を示している。基板処理システム１３２は、ガスパネル１３０及びコントローラ１１０に連結されたプロセスチャンバ１００を含む。プロセスチャンバ１００は、概括的に、上部壁１２４、側壁１０１、及び底部壁１２２を含み、これらの壁が処理空間１２６を画定する。基板を支持するための支持ペデスタル１５０が、プロセスチャンバ１００の処理空間１２６内に設けられる。支持ペデスタル１５０は、ステム１６０によって支持されており、典型的には、アルミニウム、セラミック、及びその他の好適な材料から製造されうる。支持ペデスタル１５０は、変位機構（図示せず）を使用して、プロセスチャンバ１００の内部で垂直方向に動かされうる。
支持ペデスタル１５０は、支持ペデスタル１５０の表面１９２上に支持された基板１９０の温度を制御するのに適した、埋め込み式の加熱素子１７０を含みうる。支持ペデスタル１５０は、電力供給源１０６から埋め込み式の加熱素子１７０に電流を印加することにより、抵抗加熱されうる。埋め込み式の加熱素子１７０は、ニッケル－鉄－クロム合金（例えばＩＮＣＯＬＯＹ（登録商標））のシースチューブ内に封入されたニッケル－クロムワイヤで作られうる。電力供給源１０６から供給される電流は、埋め込み式の加熱素子１７０により発生した熱を制御するために、コントローラ１１０によって調節される。これにより、基板１９０及び支持ペデスタル１５０は、膜堆積中に、実質的に一定の温度に維持される。供給される電流は、支持ペデスタル１５０の温度を摂氏約１００度と摂氏約７００度との間で選択的に制御するよう、調整されうる。
支持ペデスタル１５０の温度を従来的な様態でモニタするために、温度センサ１７２（熱電対など）が、支持ペデスタル１５０に埋め込まれることもある。測定された温度は、埋め込み式の加熱素子１７０に供給される電力を制御して、基板を望ましい温度に維持するために、コントローラ１１０によって使用される。
真空ポンプ１０２が、プロセスチャンバ１００の底部に形成されたポートに連結される。真空ポンプ１０２は、プロセスチャンバ１００内を望ましいガス圧に維持するために使用される。真空ポンプ１０２は更に、プロセスチャンバ１００から、後処理ガス及びプロセスの副生成物を排気する。
基板処理システム１３２は、チャンバ圧力を制御するための追加の装置、例えば、チャンバ圧力を制御するためにプロセスチャンバ１００と真空ポンプ１０２との間に配置されるバルブ（例えばスロットルバルブ及び隔離バルブ）を、更に含みうる。
複数の開孔１２８を有するシャワーヘッド１２０が、支持ペデスタル１５０の上方の、プロセスチャンバ１００の上部に配置される。シャワーヘッド１２０の開孔１２８は、プロセスガスをプロセスチャンバ１００内に導入するために利用される。開孔１２８は、種々のプロセス要件のために様々なプロセスガスの流れを促進するよう、種々のサイズ、数量、分布、形状、設計、及び直径を有しうる。シャワーヘッド１２０はガスパネル１３０に接続されており、ガスパネル１３０は、処理中に様々なガスが処理空間１２６に供給されることを可能にする。プラズマが、シャワーヘッド１２０から出るプロセス混合ガスから形成されて、プロセスガスの熱分解を強化することにより、基板１９０の表面１９１上に材料が堆積されることになる。
シャワーヘッド１２０と支持ペデスタル１５０とは、処理空間１２６内で、離間した電極の対を形成しうる。シャワーヘッド１２０と支持ペデスタル１５０との間でのプラズマの生成を促進するために、一又は複数のＲＦ電源１４０が、整合ネットワーク（ｍａｔｃｈｉｎｇ ｎｅｔｗｏｒｋ）１３８を通じて、シャワーヘッド１２０にバイアス電位を提供する。あるいは、ＲＦ電源１４０及び整合ネットワーク１３８は、シャワーヘッド１２０に、支持ペデスタル１５０に、若しくは又はシャワーヘッド１２０と支持ペデスタル１５０の両方に連結されうるか、又は、プロセスチャンバ１００の外部に配置されたアンテナ（図示せず）に連結されうる。一実行形態では、ＲＦ電源１４０は、約５０ｋＨｚ～約１３．６ＭＨｚの周波数で、約１００Ｗと約３０００Ｗとの間の電力を提供しうる。別の実行形態では、ＲＦ電源１４０は、約５０ｋＨｚ～約１３．６ＭＨｚの周波数で、約５００Ｗと約１８００Ｗとの間の電力を提供しうる。
コントローラ１１０は、プロセスシーケンスを制御し、ガスパネル１３０からのガス流を調節するために利用される、中央処理装置（ＣＰＵ）１１２、メモリ１１６、及びサポート回路１１４を含む。ＣＰＵ１１２は、産業用設定で使用されうる任意の形態の汎用コンピュータプロセッサでありうる。ソフトウェアルーチンは、メモリ１１６（ランダムアクセスメモリ、読出専用メモリ、フロッピー、若しくはハードディスクドライブなど）に、又はその他の形態のデジタルストレージ）に記憶されうる。サポート回路１１４は、従来的にはＣＰＵ１１２に接続され、キャッシュ、クロック回路、入／出力システム、電力供給源などを含みうる。コントローラ１１０と、基板処理システム１３２の様々な構成要素との間の双方向通信は、多数の信号ケーブル（信号バス１１８と総称される）を通じて処理される。信号ケーブルの一部は図１に示されている。
一実行形態では、基板１９０の表面１９１は実質的に平らである。あるいは、基板１９０は、パターニングされた構造物を有してよく、トレンチ、孔、又はビアが内部に形成された表面を有しうる。基板１９０は、実質的に平らな表面であって、表面上又は内部に望ましい高さ／深さの構造物が形成された、表面を有することもある。基板１９０は、単一体として図示されているが、半導体デバイス（金属接触、トレンチ隔離、ゲート、ビット線、又はその他の任意の相互接続フィーチャなど）を形成するのに使用される一又は複数の材料を包含しうると、理解される。基板１９０は、半導体デバイスを製造するために利用される、一又は複数の金属層、一又は複数の誘電体材料、半導体材料、及びこれらの組み合わせを含みうる。例えば、基板１９０は、応用に応じて、酸化物材料、窒化物材料、ポリシリコン材料などを含みうる。
メモリ応用が求められている一実行形態では、基板１９０は、シリコン基板材料、酸化物材料、及び窒化物材料（これらの間にポリシリコンが挟持されていることも、されていないこともある）を含みうる。別の実行形態では、基板１９０は、基板の表面上に堆積された、複数の交互になった酸化物材料と窒化物材料（すなわち酸化物―窒化物―酸化物（ＯＮＯ））を含みうる（図示せず）。様々な実行形態では、基板１９０は、複数の交互になった酸化物材料と窒化物材料、一又は複数の酸化物材料若しくは窒化物材料、ポリシリコン材料若しくはアモルファスシリコン材料、アモルファスカーボンと交互になっている酸化物、ポリシリコンと交互になっている酸化物、ドープされたシリコンと交互になっているドープされていないシリコン、ドープされたポリシリコンと交互になっているドープされていないポリシリコン、又はドープされたアモルファスシリコンと交互になっているドープされていないアモルファスシリコンを含みうる。基板は、任意の基板又は材料面であって、その上で膜処理が実施される、基板又は材料面でありうる。例えば、基板１９０は、結晶シリコン、酸化ケイ素、酸窒化ケイ素、窒化ケイ素、ストレインドシリコン、シリコンゲルマニウム、タングステン、窒化チタン、ドープされた又はドープされていないポリシリコン、ドープされた又はドープされていないシリコンウエハ及びパターニングされた若しくはパターニングされていないウエハ、シリコンオンインシュレータ（ＳＯＩ）、炭素がドープされた酸化ケイ素、窒化ケイ素類、ドープされたシリコン、ゲルマニウム、ヒ化ガリウム、ガラス、サファイア、低誘電率（ｌｏｗ ｋ）誘電体、並びにこれらの組み合わせといった、材料でありうる。
図２は、本書に記載されている、プラズマ処理を伴うスペーサ形成のための方法２００の一実行形態を示すプロセスフロー図である。図３Ａ‐３Ｅは、図２のプロセスにしたがって形成される構造物の概略側面図である。形成プロセスは、プラズマを伴って、又はプラズマを伴わずに行われうる。堆積は、熱ＣＶＤプロセス又はＰＥＣＶＤプロセスにより行われうる。図に示すために自己整合型の二重パターニングプロセスが選択されていると想定される。本開示の構想は、様々な半導体プロセス（例えばＮＡＮＤフラッシュ応用、ＤＲＡＭ応用、又はＣＭＯＳ応用など）において、必要に応じて、ライン幅及び間隔が変動可能な保護スペーサ、又は保護犠牲層の使用を要しうる、シングルパターニング方式又はデュアルパターニング方式といった、その他のプロセス（例えばビア／孔縮小プロセス、自己整合型三重パターニング（ＳＡＴＰ）プロセス、又は自己整合型四重パターニング（ＳＡＱＰ）プロセスなど）にも、等しく適用可能である。加えて、本書に記載の方法は、アモルファスシリコンを下層の酸化物膜上に堆積させることが求められる、任意のプロセスに使用されうる。
方法２００は、工程２１０において、基板３００上に犠牲構造層３２０を形成することによって始まる。この基板は、基板１９０と類似したものでありうる。犠牲構造層３２０は、ケイ素ベースの材料（酸化ケイ素、窒化ケイ素、又はポリシリコンなど）でありうる。あるいは、犠牲構造層３２０は、炭素ベースの材料（アモルファスカーボンなど）でありうる。炭素ベースの犠牲構造層が求められている場合、犠牲構造層３２０は、アモルファスカーボンと水素との組み合わせ（水素化アモルファスカーボン膜）でありうる。例示的な１つのアモルファスカーボン膜は、カリフォルニア州Ｓａｎｔａ ＣｌａｒａのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から市販されている、剥離可能なＡｄｖａｎｃｅｄ Ｐａｔｔｅｒｎｉｎｇ Ｆｉｌｍ（商標）（ＡＰＦ）材料でありうる。犠牲構造層３２０に使用される材料の選択は、その上に形成される共形保護層と比較した、エッチング／灰化の速度に応じて変わりうると、想定される。図示していないが、炭素ベースの犠牲構造層が使用されるある種の実行形態では、リソグラフィパターニングプロセス中の光の反射を制御するために、この炭素ベースの犠牲構造層上に、一又は複数の反射防止コーティング層が堆積されうる。好適な反射防止コーティング層は、二酸化ケイ素、酸窒化ケイ素、窒化ケイ素、又はこれらの組み合わせを含みうる。例示的な１つの反射防止コーティング層は、カリフォルニア州Ｓａｎｔａ ＣｌａｒａのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から市販されている、ＤＡＲＣ（商標）材料でありうる。
基板３００は、図示しているように、実質的に平らな表面３２３を有しうる。あるいは、基板３００は、パターニングされた構造物を有してよく、トレンチ、孔、又はビアが内部に形成された表面を有しうる。基板３００は、単一体として図示されているが、半導体デバイス（金属接触、トレンチ隔離、ゲート、ビット線、又はその他の任意の相互接続フィーチャなど）を形成するのに使用される一又は複数の材料を包含しうる。一実行形態では、基板３００は、半導体デバイスを製造するために利用される、一又は複数の金属層、一又は複数の誘電体材料、半導体材料、及びこれらの組み合わせを含みうる。例えば、基板３００は、応用に応じて、酸化物材料、窒化物材料、ポリシリコン材料などを含みうる。メモリ応用が求められている場合、基板３００は、シリコン基板材料、酸化物材料、及び窒化物材料（これらの間にポリシリコンが挟持されていることも、されていないこともある）を含みうる。
工程２２０では、図３Ａに示しているように、犠牲構造層３２０上にレジスト層３３０（フォトレジスト材料など）が堆積される。
工程２３０では、標準的なフォトリソグラフィとエッチングの技法を使用して、図３Ｂに示しているように、犠牲構造層３２０から形成されたパターニングされたフィーチャ３２１が、基板３００上に作製される。パターニングされたフィーチャは、酸化物（二酸化ケイ素、酸窒化ケイ素など）又は窒化物（窒化ケイ素など）といった、任意の好適な材料から形成されうる。パターニングされたフィーチャは、時にプレースホルダ、マンドレル、又はコアと称され、使用されるフォトレジスト材料に基づいて特定のライン幅及び／又は間隔を有する。パターニングされたフィーチャ３２１の幅は、レジスト層３３０がトリミングプロセスを経ることによって調整されうる。パターンが犠牲構造層３２０に転写された後に、残留したフォトレジストとハードマスク材料（使用されていれば）は全て、好適なフォトレジスト剥離プロセスを使用して除去される。
工程２４０では、犠牲構造層３２０に、かつオプションで基板の露出表面に、プラズマ処理が実施されうる。理論に縛られるわけではないが、一部の実行形態では、プラズマ処理プロセスは犠牲構造層３２０の表面粗さを低減させると考えられている。加えて、一部の実行形態では、プラズマ処理プロセスが、犠牲構造層３２０の連続性を増大させると考えられている。一実行形態では、プラズマ処理は、犠牲構造層が形成されるのと同じチャンバ内で実施される。一実行形態では、プラズマ処理は、アモルファスシリコン層が形成されるのと同じチャンバ内で実施される。あるいは、プラズマ処理は、別のプラズマプロセスチャンバ内で実施されることもある。
本開示の一実行形態によると、プラズマ処理は、表面上に犠牲構造層が形成された基板を、プラズマプロセスチャンバ（例えば図１のプラズマチャンバ）内に配置することと、プラズマプロセスチャンバに処理ガスを流すことと、プラズマプロセスチャンバ内でプラズマストライクを行うこととによって、実施されうる。一実行形態では、処理ガスは、アルゴン（Ａｒ）、水素（Ｈ２）、アンモニア（ＮＨ３）、窒素（Ｎ２）、亜酸化窒素（Ｎ２Ｏ）、又はこれらの組み合わせでありうる。プラズマは、既知の技法（例えば無線周波数励起、容量結合電力、誘導結合電力など）を使用して生成されうる。一実行形態では、プラズマは、容量結合プラズマ（ＣＣＰ）、誘導結合プラズマ（ＩＣＰ）、又はＣＣＰとＩＣＰとの組み合わせである。一部の実行形態では、プラズマは、遠隔プラズマシステムを使用して形成され、処理領域に供給されうる。
プラズマ処理中に、プロセスチャンバは、摂氏約１００度と摂氏約５５０度との間のある温度に維持されうる。処理ガスは、約２０ｓｃｃｍと約２０，０００ｓｃｃｍとの間のある流量で、プロセスチャンバに流されうる。チャンバ圧力は、約０．０１Ｔｏｒｒと約５０Ｔｏｒｒとの間（例えば、約０．１Ｔｏｒｒと約２０Ｔｏｒｒとの間）でありうる。プロセスチャンバ内でプラズマを生成するために、ＲＦ電力がプロセスチャンバ内の処理ガスに印加される。一実行形態では、約５０ｋＨｚ～約１３．６ＭＨｚの周波数の、約５０ワットと約３，０００ワットとの間（例えば約１００ワットと約３，０００ワットとの間、又は約５０ワットと約２，０００ワットとの間）のＲＦ電力が提供されうる。一部の実行形態では、周波数は、約２ＭＨｚであるか、１３．５６ＭＨｚであるか、又は２ＭＨｚと１３．５６ＭＨｚとを含む混合周波数である。一部の実行形態では、プラズマ処理プロセス中に基板はバイアスされる。基板に印加されるバイアスは、０ワットと１，０００ワットとの間でありうる。プラズマ処理は、約５秒間と約６００秒間との間（例えば、約１０秒間と約３００秒間との間）のある期間にわたって実施されうる。
一部の実行形態では、工程２４０のプラズマ処理プロセスは、ＨＷＣＶＤプロセスに置き換えられてよく、この場合、ＨＷＣＶＤは処理ガスを活性化させるために使用される。
工程２５０では、図３Ｃに示しているように、パターニングされたフィーチャ３２１上及び基板３００の露出表面上に、アモルファスシリコン層３４０が共形に又は実質的に共形に堆積される。アモルファスシリコン層３４０は、本書に記載の実行形態にしたがって形成される。アモルファスシリコン層３４０の厚さは、約５Aと約２００Aとの間（例えば、約１０Aと約１００Aとの間）でありうる。
一部の実行形態では、基板温度を最低にしつつ、ケイ素前駆体の分圧を最大にすることによって、共形アモルファスシリコン（ａ－Ｓｉ）堆積が実現されうる。
アモルファスシリコン層３４０は、ケイ素含有混合ガスを処理空間１２６に流入させることによって形成されうる。ケイ素含有混合ガスは、ガスパネル１３０から、シャワーヘッド１２０を通って処理空間１２６に流し込まれうる。ケイ素含有混合ガスは、少なくとも１つのケイ素含有源ガスを含んでよく、オプションで不活性ガス及び／又は希釈ガスも含みうる。一実行形態では、ケイ素含有源混合ガスはシラン含有源混合ガスである。一実行形態では、ケイ素含有源ガスはシランである。好適なケイ素前駆体の例は、例えば、シラン（ＳｉＨ４）と実験式ＳｉａＨ（２ａ＋２）（ａ＝１、２、３、４、５、６、．．．）を有する高次シラン、ジシラン（Ｓｉ２Ｈ６）、トリシラン（Ｓｉ３Ｈ８）、テトラシラン（Ｓｉ４Ｈ１０）、イソテトラシラン（Ｓｉ４Ｈ１０）、ネオペンタシラン（Ｓｉ５Ｈ１２）、ヘキサシラン（Ｓｉ６Ｈ１４）といった（それ以外も含む）、シラン類を含む。好適なシラン類のその他の例は、シクロペンタシラン（Ｓｉ５Ｈ１０）、シクロヘキサシラン（Ｓｉ６Ｈ１２）といった（それ以外も含む）、環状シラン類（ｃｙｃｌｉｃ ｓｉｌａｎｅｓ）を含む。それ以外の好適なケイ素前駆体は、ハロゲン化シラン類を含む。例えば、ハロゲン化シラン類は、四フッ化ケイ素（ＳｉＦ４）、四塩化ケイ素（ＳｉＣｌ４）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、ヘキサクロロジシラン（Ｓｉ２Ｃｌ６）などを含む。例えば、中程度の処理温度と高い蒸気圧とを有するジシランが、単独で又は他の化学種と組み合わされて、ケイ素前駆体として使用されうる。
一部の実行形態では、ケイ素含有混合ガスは、不活性ガス又は希釈ガスを更に含む。好適な希釈ガスは、ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、水素（Ｈ２）、窒素（Ｎ２）、アンモニア（ＮＨ３）、又はこれらの組み合わせを含み、他にもある。一部の実行形態では、ホウ素がドープされたアモルファスシリコン層の密度及び堆積速度を制御するために、Ａｒ、Ｈｅ、及びＮ２が使用される。一部の実行形態では、アモルファスシリコン層の水素比率を制御するために、Ｎ２及び／又はＮＨ３の添加が使用されうる。あるいは、堆積中に希釈ガスが使用されないこともある。
好適な不活性ガス（アルゴン（Ａｒ）及び／又はヘリウム（Ｈｅ）など）が、ケイ素含有混合ガスと共に、プロセスチャンバ１００内に供給されうる。その他の不活性ガス（窒素（Ｎ２）及び一酸化窒素（ＮＯ）など）も、アモルファスシリコン層の密度及び堆積速度を制御するために使用されうる。加えて、アモルファスシリコン層の特性を変性させるために、その他の多種多様な処理ガスが、混合ガスに添加されうる。一実行形態では、処理ガスは、反応性ガス（水素（Ｈ２）、アンモニア（ＮＨ３）、水素（Ｈ２）と窒素との（Ｎ２）混合物、又はこれらの組み合わせなど）でありうる。堆積されたアモルファスシリコン層の水素比率（例えばケイ素対水素の比率）を制御するために、Ｈ２及び／又はＮＨ３の添加が使用されうる。理論に縛られるわけではないが、アモルファスシリコン膜中に存在する水素比率により、層特性（反射率など）に対する制御がもたらされると考えられている。
一部の実行形態では、アモルファスシリコン層３４０はドーパントを含む。一部の実行形態では、ドーパントはホウ素又はリンである。一部の実行形態では、ホウ素含有混合ガス又はリン含有混合ガスが、処理空間１２６に流し込まれる。ホウ素含有混合ガス又はリン含有混合ガスは、ガスパネル１３０から、シャワーヘッド１２０を通って処理空間１２６に流し込まれうる。一実行形態では、ホウ素含有混合ガスはボラン含有混合ガスである。一実行形態では、ホウ素含有混合ガスは、ホウ素含有化合物を含み、オプションで希釈ガス及び／又は不活性ガスも含む。好適なホウ素含有化合物の例は、ジボラン（Ｂ２Ｈ６）、ジメチルアミンボラン（ＤＭＡＢ又は［ＮＨ（ＣＨ３）２ＢＨ３］）、トリメチルボラン（ＴＭＢ又はＢ（ＣＨ３）３）、トリエチルボラン（ＴＥＢ）、これらの組み合わせ、及び類似の化合物を含む。一実行形態では、ホウ素含有混合ガスはジボランを含む。一実行形態では、リン含有混合ガスはホスフィン含有混合ガスである。
一部の実施形態では、ケイ素含有混合ガスは実質的にジシランのみを含む。本書で使用される場合、「実質的にジシランのみ（ｓｕｂｓｔａｎｔｉａｌｌｙ ｏｎｌｙ ｄｉｓｉｌａｎｅ）」という表現は、活性種の少なくとも９５％がジシランであることを意味する。その他のガス（キャリアガス及び不活性ガスなど）も、この量に含まれうる。
堆積された膜は、この膜から放出されうるか又はアウトガス（ガス放出）しうる、アウトガス可能な化学種（例えば水素）を含む。不活性ガス抜き環境によりガス状種が放出される機会がもたらされ、完成膜の起泡が最少化される。不活性ガス抜き環境は、膜のアウトガス可能な化学種の除去を可能にするか又は促進する、任意の条件を含みうる。例えば、ガス抜き環境は、実質的に不活性ガスから成りうる。このように使用する場合、「実質的に～から成る（ｃｏｎｓｉｓｔｓ ｅｓｓｅｎｔｉａｌｌｙ ｏｆ）」とは、堆積された膜のアウトガスを妨げるガス状種がないことを意味する。膜のガス抜きを抑制しなければ、その他の反応種も存在しうるが、それでも、実質的に不活性ガスから成る。一部の実施形態では、不活性ガス抜き環境は、堆積された膜で、化学反応が実質的に発生しない環境である。例えば、堆積された膜と反応しうる化学種が実質的に存在しないことがある。一部の実行形態では、ガス抜き環境では、アウトガス可能な化学種のガス抜きを引き起こすためにＵＶ光、プラズマ、又はマイクロ波の放射が使用されない。
一又は複数の実行形態では、アモルファスシリコン膜は、化学気相堆積プロセスによって堆積される。化学気相堆積（ＣＶＤ）プロセスは原子層堆積（ＡＬＤ）とは異なる（ただし、類似した処理チャンバが使用されうる）。ＡＬＤプロセスは、二元（又はより高次の）反応を使用して材料の単一層が堆積される、自己制限型プロセスである。このプロセスは、基板表面上の使用可能な全ての活性部位が反応し終えるまで継続する。ＣＶＤプロセスは自己制限型ではなく、膜は予め決められた任意の厚さまで成長しうる。
好適な不活性ガスは、アルゴン、ヘリウム、窒素、及び／又はこれらの混合物のうちの一又は複数を含むが、それらに限定されるわけではない。一部の実施形態では、不活性ガス抜き環境は実質的に酸素を含まない。このように使用する場合、「実質的に酸素を含まない（ｓｕｂｓｔａｎｔｉａｌｌｙ ｎｏ ｏｘｙｇｅｎ）」とは、不活性ガス抜き環境が、基板表面に隣接する周囲条件において、（原子ベースで）約１％未満の酸素原子しか有していないことを意味する。
一又は複数の実行形態では、アウトガス可能な化学種は水素を含む。このように使用する場合、水素を含むアウトガス可能な化学種は、水素、ＳｉＨ２、ＳｉＨ３、ＳｉＨ４、その他の低次シラン、及び／又はその他の高次シランのうちの一又は複数を含みうる。
処理チャンバ内又は処理チャンバの一領域内の圧力は、前駆体曝露及びガス抜き環境向けに、個別に制御されうる。一部の実施形態では、ケイ素前駆体とガス抜き環境のそれぞれへの曝露が、約２０ｍＴｏｒｒ～約６００Ｔｏｒｒの範囲内（例えば約５０ｍＴｏｒｒ～約２００Ｔｏｒｒの範囲内）のある圧力において行われる。一部の実行形態では、約５００ｍＴｏｒｒ以上、又は約１Ｔｏｒｒ以上、又は約５Ｔｏｒｒ以上、又は約１０Ｔｏｒｒ以上、又は約２０Ｔｏｒｒ以上、又は約３０Ｔｏｒｒ以上のある圧力において、ケイ素前駆体が基板を曝露する。
基板表面が前駆体又はガス抜き環境に曝露される温度は、例えば形成されるデバイスと前駆体との熱収支に応じて、変更されうる。一部の実行形態では、ケイ素前駆体とガス抜き環境のそれぞれへの曝露は、摂氏約１００度～摂氏約７００度の範囲内のある温度において行われる。一部の実行形態では、ケイ素前駆体とガス抜き環境のそれぞれへの曝露は、摂氏約３５０度～摂氏約７００度の範囲内のある温度において行われる。一又は複数の実行形態では、摂氏約３７５度～摂氏約６００度の範囲内、又は摂氏約４００度～摂氏約５５０度の範囲内のある温度において、ケイ素前駆体が基板を暴露する。
一部の実行形態では、ジシランベースの共形ａ－Ｓｉプロセスでは、摂氏約４５０度を下回る基板温度で堆積が行われ、ジシラン分圧は約２０Ｔｏｒｒ以上となる。例示的な一実行形態では、基板は、約２０Ｔｏｒｒ以上のある圧力、摂氏約４００度～摂氏約５５０度の範囲内のある温度において、ケイ素前駆体に曝露される。
パターニングされたフィーチャ３２１上にアモルファスシリコン層３４０が共形堆積された後に、エリア３１１において基板３００の上側表面及びパターニングされたフィーチャ３２１の上側表面を露出させるために、工程２６０において、アモルファスシリコン層３４０が異方性エッチング（垂直方向エッチング）され、その結果、図３Ｄに示しているように、アモルファスシリコンベースの側壁スペーサ３４１によって保護されたパターニングされたフィーチャ３２１（犠牲構造層３２０から形成されたもの）がもたらされる。
工程２７０では、パターニングされたフィーチャ３２１（犠牲構造層３２０から形成されたもの）が、従来型のプラズマエッチングプロセス又はその他の好適な湿式剥離プロセスを使用して除去され、図３Ｅに示しているように、アモルファスシリコンベースの非犠牲側壁スペーサ３４１が残る。プラズマエッチングプロセスは、基板の上方でプラズマにフッ素ベースのエッチング化学作用を導入することによって行われうる。材料の品質及びカバレッジが向上したことにより、アモルファスシリコンベースの側壁スペーサ３４１が損傷されることはなくなっている。それらが、フッ素ベースの反応性エッチング化学作用又は湿式剥離ベースの化学作用に対して非常に良好な選択性を有しているからである。パターニングされたフィーチャ３２１が除去されると、残っているアモルファスシリコンベースの側壁スペーサ３４１は、下にある層、積層体、又は構造物をエッチングするためのハードマスクとして使用されうる。とりわけ、このパターニングプロセスによるアモルファスシリコンベースの側壁スペーサ３４１の密度は、パターニングされたフィーチャ３２１の２倍になり、アモルファスシリコンベースの側壁スペーサ３４１のピッチはパターニングされたフィーチャ３２１のピッチの半分になる。アモルファスシリコンベースの側壁スペーサ３４１は、下にある材料層をパターニングするためのハードマスクとして使用されることもある。
図４は、本書に記載の実行形態にしたがってスペーサを形成するための方法４００の、別の実行形態を示すプロセスフロー図である。図５Ａ‐５Ｆは、図４のプロセスフロー図にしたがって形成される構造物の概略側面図である。形成プロセスは、プラズマを伴って、又はプラズマを伴わずに行われうる。堆積は、熱ＣＶＤプロセス、ＨＷＣＶＤプロセス、又はＰＥＣＶＤプロセスにより行われうる。図に示すために自己整合型の二重パターニングプロセスが選択されていると想定される。本開示の構想は、様々な半導体プロセス（例えばＮＡＮＤフラッシュ応用、ＤＲＡＭ応用、又はＣＭＯＳ応用など）において、必要に応じて、ライン幅及び間隔が変動可能な保護スペーサ、又は保護犠牲層の使用を要しうる、シングルパターニング方式又はデュアルパターニング方式といった、その他のプロセス（例えばビア／孔縮小プロセス、自己整合型三重パターニング（ＳＡＴＰ）プロセス、又は自己整合型四重パターニング（ＳＡＱＰ）プロセスなど）にも、等しく適用可能である。加えて、本書に記載の方法は、アモルファスシリコンを下層の酸化物膜上に堆積させることが求められる、任意のプロセスに使用されうる。
方法４００は、工程４１０において、基板５００上に犠牲構造層５２０を形成することによって始まる。この基板は、基板１９０と類似したものでありうる。犠牲構造層５２０は、ケイ素ベースの材料（酸化ケイ素、窒化ケイ素、又はポリシリコンなど）でありうる。あるいは、犠牲構造層５２０は、炭素ベースの材料（アモルファスカーボンなど）でありうる。炭素ベースの犠牲構造層が求められている場合、犠牲構造層５２０は、アモルファスカーボンと水素との組み合わせ（水素化アモルファスカーボン膜）でありうる。例示的な１つのアモルファスカーボン膜は、カリフォルニア州Ｓａｎｔａ ＣｌａｒａのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から市販されている、剥離可能なＡｄｖａｎｃｅｄ Ｐａｔｔｅｒｎｉｎｇ Ｆｉｌｍ（商標）（ＡＰＦ）材料でありうる。犠牲構造層５２０に使用される材料の選択は、その上に形成される共形保護層と比較した、エッチング／灰化の速度に応じて変わりうると、想定される。図示していないが、炭素ベースの犠牲構造層が使用されるある種の実行形態では、リソグラフィパターニングプロセス中の光の反射を制御するために、一又は複数の反射防止コーティング層が、この炭素ベースの犠牲構造層上に堆積されうる。好適な反射防止コーティング層は、二酸化ケイ素、酸窒化ケイ素、窒化ケイ素、又はこれらの組み合わせを含みうる。例示的な１つの反射防止コーティング層は、カリフォルニア州Ｓａｎｔａ ＣｌａｒａのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から市販されている、ＤＡＲＣ（商標）材料でありうる。
基板５００は、図示しているように、実質的に平らな表面５２３を有しうる。あるいは、基板５００は、パターニングされた構造物を有してよく、トレンチ、孔、又はビアが内部に形成された表面を有しうる。基板５００は、単一体として図示されているが、半導体デバイス（金属接触、トレンチ隔離、ゲート、ビット線、又はその他の任意の相互接続フィーチャなど）を形成するのに使用される一又は複数の材料を包含しうる。一実行形態では、基板５００は、半導体デバイスを製造するために利用される、一又は複数の金属層、一又は複数の誘電体材料、半導体材料、及びこれらの組み合わせを含みうる。例えば、基板５００は、応用に応じて、酸化物材料、窒化物材料、ポリシリコン材料などを含みうる。メモリ応用が求められている場合、基板５００は、シリコン基板材料、酸化物材料、及び窒化物材料（これらの間にポリシリコンが挟持されていることも、されていないこともある）を含みうる。
工程４２０では、図５Ａに示しているように、犠牲構造層５２０上にレジスト層５３０（フォトレジスト材料など）が堆積される。
工程４３０では、標準的なフォトリソグラフィとエッチングの技法を使用して、図５Ｂに示しているように、犠牲構造層５２０から形成されたパターニングされたフィーチャ５２１が、基板５００上に作製される。パターニングされたフィーチャは、酸化物（二酸化ケイ素、酸窒化ケイ素など）又は窒化物（窒化ケイ素など）といった、任意の好適な材料から形成されうる。パターニングされたフィーチャは、時にプレースホルダ、マンドレル、又はコアと称され、使用されるフォトレジスト材料に基づいて特定のライン幅及び／又は間隔を有する。パターニングされたフィーチャ５２１の幅は、レジスト層５３０がトリミングプロセスを経ることによって調整されうる。パターンが犠牲構造層５２０に転写された後に、残留したフォトレジストとハードマスク材料（使用されていれば）は全て、好適なフォトレジスト剥離プロセスを使用して除去される。
工程４４０では、パターニングされたフィーチャ５２１上と、オプションで基板の露出表面上に、ＳＡＭ５３５を形成するために、基板５００がＳＡＭ前駆体に曝露される。理論に縛られるわけではないが、ＳＡＭ５３５は、アモルファスシリコン層とパターニングされたフィーチャ５２１との接着を向上させると考えられている。ＳＡＭ５３５は、アモルファスシリコン層とパターニングされたフィーチャ５２１とを固着させるのに役立つと考えられている。使用される材料及び使用されるＳＡＭ前駆体に応じて、ＳＡＭ前駆体は、溶液ベースの前駆体でありうるか、又はガス状前駆体でありうる。ＳＡＭ前駆体は、ＳＡＭ分子か、ＳＡＭ分子を形成する前駆体か、又はその両方を含みうる。吸着されたＳＡＭ分子がＳＡＭ５３５を形成する。
ＳＡＭ５３５は、両親媒性でありうるＳＡＭ分子の組織化層を備え、この層内では、分子の一端「頭部基」は、パターニングされたフィーチャ５２１を形成している酸化ケイ素材料に対して、固有の可逆的な親和性を示す。頭部基は、典型的にはアルキル鎖に接続されており、アルキル鎖においては、末端「Ｒ」が官能化されうる。ＳＡＭ５３５は、頭部基がパターニングされたフィーチャ５２１に化学吸着され、その後、疎水性尾部基が二次元組織化されることによって、形成される。ＳＡＭ吸着は、ＳＡＭ分子を含有する希釈溶液に基板５００を浸漬させることによって、溶液から行われうる。一実行形態では、ＳＡＭ５３５は、スピンコーティングにより、溶液から堆積される。ＳＡＭ吸着は、基板５００をガス状前駆体に曝露することによって、蒸気堆積により行われることもある。ＳＡＭ５３５の厚さは、ＳＡＭ分子のアルキル鎖の炭素鎖長を調整することによって調整されうる。ＳＡＭ５３５は、概括的には、ＳＡＭ分子と化学反応する能力を有する表面上にだけ形成されうる。
図５Ｃに示している実行形態では、ＳＡＭ５３５を形成するために利用されるＳＡＭ前駆体は、パターニングされたフィーチャ５２１（例えば酸化ケイ素材料）の露出表面、及び後続して堆積されるアモルファスシリコン層の露出表面とだけ化学反応するよう、選択される。こうすることによって、ＳＡＭ５３５は、主としてパターニングされたフィーチャ５２１の露出表面上に形成されうる。一部の実行形態では、利用されるＳＡＭ前駆体は、パターニングされたフィーチャ５２１、基板の露出表面、及び後続して堆積されるアモルファスシリコン層と化学反応するよう選択される。こうすることによって、ＳＡＭ５３５は、主として、パターニングされたフィーチャ５２１の露出表面と基板の露出表面の両方の上に形成されうる。
利用されうるＳＡＭ前駆体の例は、下記に記載する前駆体（それらの組み合わせ、混合物、及びグラフトを含む）に加えて、半導体製造プロセスにおいて続けて堆積される材料の堆積を妨げるのに適した特徴を有する、その他のＳＡＭ前駆体も含む。一実行形態では、ＳＡＭ前駆体は、メチルカルボン酸、エチルカルボン酸、プロピルカルボン酸、ブチルカルボン酸、ペンチルカルボン酸、ヘキシルカルボン酸、ヘプチルカルボン酸、オクチルカルボン酸、ノニルカルボン酸、デシルカルボン酸、ウンデシルカルボン酸、ドデシルカルボン酸、トリデシルカルボン酸、テトラデシルカルボン酸、ペンタデシルカルボン酸、ヘキサデシルカルボン酸、ヘプタデシルカルボン酸、オクタデシルカルボン酸、及びノナデシルカルボン酸といった、カルボン酸材料でありうる。
別の実行形態では、ＳＡＭ前駆体は、メチルホスホン酸、エチルホスホン酸、プロピルホスホン酸、ブチルホスホン酸、ペンチルホスホン酸、ヘキシルホスホン酸、ヘプチルホスホン酸、オクチルホスホン酸、ノニルホスホン酸、デシルホスホン酸、ウンデシルホスホン酸、ドデシルホスホン酸、トリデシルホスホン酸、テトラデシルホスホン酸、ペンタデシルホスホン酸、ヘキサデシルホスホン酸、ヘプタデシルホスホン酸、オクタデシルホスホン酸、及びノナデシルホスホン酸といった、ホスホン酸材料でありうる。
別の実行形態では、ＳＡＭ前駆体は、メタンチオール、エタンチオール、プロパンチオール、ブタンチオール、ペンタンチオール、ヘキサンチオール、ヘプタンチオール、オクタンチオール、ノナンチオール、デカンチオール、ウンデカンチオール、ドデカンチオール、トリデカンチオール、テトラデカンチオール、ペンタデカンチオール、ヘキサデカンチオール、ヘプタデカンチオール、オクタデカンチオール、及びノナデカンチオールといった、チオール材料でありうる。
別の実行形態では、ＳＡＭ前駆体は、ビス（ジエチルアミノ）シラン（ＢＤＥＡＳ）、トリス（ジメチルアミノ）メチルシラン、トリス（ジメチルアミノ）エチルシラン、トリス（ジメチルアミノ）プロピルシラン、トリス（ジメチルアミノ）ブチルシラン、トリス（ジメチルアミノ）ペンチルシラン、トリス（ジメチルアミノ）ヘキシルシラン、トリス（ジメチルアミノ）ヘプチルシラン、トリス（ジメチルアミノ）オクチルシラン、トリス（ジメチルアミノ）ノニルシラン、トリス（ジメチルアミノ）デシルシラン、トリス（ジメチルアミノ）ウンデシルシラン、トリス（ジメチルアミノ）ドデシルシラン、トリス（ジメチルアミノ）トリデシルシラン、トリス（ジメチルアミノ）テトラデシルシラン、トリス（ジメチルアミノ）ペンタデシルシラン、トリス（ジメチルアミノ）ヘキサデシルシラン、トリス（ジメチルアミノ）ヘプタデシルシラン、トリス（ジメチルアミノ）オクタデシルシラン、及びトリス（ジメチルアミノ）ノナデシルシランといった、シリルアミン材料でありうる。
別の実行形態では、ＳＡＭ前駆体は、ヘキサクロロジシラン（ＨＣＤＳ）、メチルトリクロロシラン、エチルトリクロロシラン、プロピルトリクロロシラン、ブチルトリクロロシラン、ペンチルトリクロロシラン、ヘキシルトリクロロシラン、ヘプチルトリクロロシラン、オクチルトリクロロシラン、ノニルトリクロロシラン、デシルトリクロロシラン、ウンデシルトリクロロシラン、ドデシルトリクロロシラン、トリデシルトリクロロシラン、テトラデシルトリクロロシラン、ペンタデシルトリクロロシラン、ヘキサデシルトリクロロシラン、ヘプタデシルトリクロロシラン、オクタデシルトリクロロシラン（ＯＴＳ）、及びノナデシルトリクロロシランといった、クロロシラン材料でありうる。
別の実行形態では、ＳＡＭ前駆体は、メチルトリメトキシシラン、メチルトリエトキシシラン、エチルトリメトキシシラン、エチルトリエトキシシラン、プロピルトリメトキシシラン、プロピルトリエトキシシラン、ブチルトリメトキシシラン、ブチルトリエトキシシラン、ペンチルトリメトキシシラン、ペンチルトリエトキシシラン、ヘキシルトリメトキシシラン、ヘキシルトリエトキシシラン、ヘプチルトリメトキシシラン、ヘプチルトリエトキシシラン、オクチルトリメトキシシラン、オクチルトリエトキシシラン、ノニルトリメトキシシラン、ノニルトリエトキシシラン、デシルトリメトキシシラン、デシルトリエトキシシラン、ウンデシルトリメトキシシラン、ウンデシルトリエトキシシラン、ドデシルトリメトキシシラン、ドデシルトリエトキシシラン、トリデシルトリメトキシシラン、トリデシルトリエトキシシラン、テトラデシルトリメトキシシラン、テトラデシルトリエトキシシラン、ペンタデシルトリメトキシシラン、ペンタデシルトリエトキシシラン、ヘキサデシルトリメトキシシラン、ヘキサデシルトリエトキシシラン、ヘプタデシルトリメトキシシラン、ヘプタデシルトリエトキシシラン、オクタデシルトリメトキシシラン、オクタデシルトリエトキシシラン、ノナデシルトリメトキシシラン、及びノナデシルトリエトキシシランといった、オキシシラン材料でありうる。
別の実行形態では、ＳＡＭ前駆体は、アミノオキシシラン材料（３－（アミノプロピル）トリエトキシシラン（ＡＰＴＥＳ）など）でありうる。
別の実行形態では、ＳＡＭ前駆体は、（１，１，２，２－ペルフルオロデシル）トリクロロシラン、トリクロロ（１，１，２，２－ペルフルオロオクチル）シラン、（トリデカ－フルオロ－１，１，２，２－テトラヒドロオクチル）トリクロロシラン、（トリデカフルオロ－１，１，２，２－テトラヒドロ－オクチル）トリエトキシシラン、（トリデカフルオロ－１，１，２，２－テトラヒドロオクチル）メチルジクロロシラン、（トリデカフルオロ－１，１，２，２－テトラヒドロオクチル）ジメチルクロロシラン、（ヘプタデカフルオロ－１，１，２，２－テトラヒドロデシル）トリクロロシランといった（他にもある）、フッ素化Ｒ基を有しうる。前述した材料の組み合わせ及び混合物は、この開示の範囲に含まれると想定される。
別の実行形態では、ＳＡＭ前駆体は、ビス（ジエチルアミノ）シラン（ＢＤＥＡＳ）、ヘキサクロロジシラン（ＨＣＤＳ）、（３－アミノプロピル）トリエトキシシラン（ＡＰＴＥＳ）、及びオクタデシルトリクロロシラン（ＯＴＳ）を含む群から選択される。
ＳＡＭ吸着は、ＳＡＭ分子を含有する希釈溶液に基板５００を浸漬させることによって、溶液から行われうる。一実行形態では、ＳＡＭ５３５は、スピンコーティングにより、溶液から堆積される。ＳＡＭ吸着は、基板５００をガス状前駆体に曝露することによって、蒸気堆積により行われることもある。ＳＡＭ５３５の厚さは、ＳＡＭ分子のアルキル鎖の炭素鎖長を調整することによって調整されうる。ＳＡＭ５３５は、概括的には、ＳＡＭ分子と化学反応する能力を有する表面上に形成されうる。
一実行形態では、ＳＡＭ吸着は蒸気相堆積プロセスでありうる。この実行形態では、ＳＡＭ分子は、摂氏約２５度と摂氏約３００度との間（例えば摂氏約１２５度と摂氏約２００度との間）のある温度に維持されたアンプル内で、気化されうる。基板５００は、摂氏約２５度と摂氏約４００度との間（例えば摂氏約５０度と摂氏約２００度との間、例えば摂氏約１００度と摂氏約１７５度との間）のある温度に維持されうる。基板処理環境（処理チャンバの処理空間など）の圧力は、約１ｍＴと約１５２０Ｔとの間（例えば約５Ｔと約６００Ｔとの間）のある圧力に維持されうる。蒸気相のＳＡＭ分子の供給を促進するために、キャリアガスが利用されてよく、このキャリアガスは、処理チャンバの容積に応じて、約２５ｓｃｃｍと約３０００ｓｃｃｍとの間（例えば約５０ｓｃｃｍと約１０００ｓｃｃｍとの間）のある流量で供給されうる。好適なキャリアガスは、基板表面へのＳＡＭ分子の供給を促進するＳＡＭ吸着条件のもとでは概して不活性なガス（例えば希ガスなど）を含む。ＳＡＭ分子は、工程４４０において、約１秒間と４８時間との間（例えば約１分間と約１２０分間との間）のある時間量にわたり、基板５００を曝露しうる。
一部の実行形態では、ＳＡＭ前駆体は、ＨＷＣＶＤプロセスを使用して活性化されうる。
工程４５０では、図５Ｄに示しているように、パターニングされたフィーチャ５２１上及び基板５００の露出表面上に、アモルファスシリコン層５４０が、共形に又は実質的に共形に堆積される。アモルファスシリコン層５４０は、本書に記載の実行形態にしたがって形成される。アモルファスシリコン層５４０の厚さは、約５Aと約２００Aとの間（例えば約１０Aと約１００Aとの間）でありうる。
一部の実行形態では、基板温度を最低にしつつ、ケイ素前駆体の分圧を最大にすることによって、共形アモルファスシリコン（ａ－Ｓｉ）堆積が実現されうる。
アモルファスシリコン層５４０は、ケイ素含有混合ガスを処理空間１２６に流入させることによって形成されうる。ケイ素含有混合ガスは、ガスパネル１３０から、シャワーヘッド１２０を通って処理空間１２６に流し込まれうる。ケイ素含有混合ガスは、少なくとも１つのケイ素含有源ガスを含んでよく、オプションで不活性ガス及び／又は希釈ガスも含みうる。一実行形態では、ケイ素含有源混合ガスはシラン含有源混合ガスである。一実行形態では、ケイ素含有源ガスはシランである。好適なケイ素前駆体の例は、例えば、シラン（ＳｉＨ４）と実験式ＳｉａＨ（２ａ＋２）ａ＝１、２、３、４、５、６、．．ｎ）を有する高次シラン、ジシラン（Ｓｉ２Ｈ６）、トリシラン（Ｓｉ３Ｈ８）、及びテトラシラン（Ｓｉ４Ｈ１０）、ネオペンタシラン（Ｓｉ５Ｈ１２）、ヘキサシラン（Ｓｉ６Ｈ１４）といった（それ以外も含む）、シラン類を含む。好適なシラン類のその他の例は、シクロペンタシラン（Ｓｉ５Ｈ１０）、シクロヘキサシラン（Ｓｉ６Ｈ１２）といった（それ以外も含む）、環状シラン類を含む。例えば、中程度の処理温度と高い蒸気圧とを有するジシランが、単独で又は他の化学種と組み合わされて、ケイ素前駆体として使用されうる。それ以外の好適なケイ素前駆体は、ハロゲン化シラン類を含む。例えば、ハロゲン化シラン類は、四フッ化ケイ素（ＳｉＦ４）、四塩化ケイ素（ＳｉＣｌ４）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、ヘキサクロロジシラン（Ｓｉ２Ｃｌ６）などを含む。
一部の実行形態では、ケイ素含有混合ガスは、不活性ガス又は希釈ガスを更に含む。好適な希釈ガスは、ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、水素（Ｈ２）、窒素（Ｎ２）、アンモニア（ＮＨ３）、又はこれらの組み合わせを含み、他にもある。一部の実行形態では、ホウ素がドープされたアモルファスシリコン層の密度及び堆積速度を制御するために、Ａｒ、Ｈｅ、及びＮ２が使用される。一部の実行形態では、アモルファスシリコン層の水素比率を制御するために、Ｎ２及び／又はＮＨ３の添加が使用されうる。あるいは、堆積中に希釈ガスが使用されないこともある。
好適な不活性ガス（アルゴン（Ａｒ）及び／又はヘリウム（Ｈｅ）など）が、ケイ素含有混合ガスと共に、プロセスチャンバ１００内に供給されうる。その他の不活性ガス（窒素（Ｎ２）及び一酸化窒素（ＮＯ）など）も、アモルファスシリコン層の密度及び堆積速度を制御するために使用されうる。加えて、アモルファスシリコン層の特性を変性させるために、その他の多種多様な処理ガスが混合ガスに添加されうる。一実行形態では、処理ガスは、反応性ガス（水素（Ｈ２）、アンモニア（ＮＨ３）、水素（Ｈ２）と窒素との（Ｎ２）混合物、又はこれらの組み合わせなど）でありうる。堆積されたアモルファスシリコン層の水素比率（例えばケイ素対水素の比率）を制御するために、Ｈ２及び／又はＮＨ３の添加が使用されうる。理論に縛られるわけではないが、アモルファスシリコン膜中に存在する水素比率により、層特性（反射率など）に対する制御がもたらされると考えられている。
一部の実行形態では、アモルファスシリコン層５４０はドーパントを含む。一部の実行形態では、ドーパントはホウ素又はリンである。一部の実行形態では、ホウ素含有混合ガス又はリン含有混合ガスが、処理空間１２６に流し込まれる。ホウ素含有混合ガス又はリン含有混合ガスは、ガスパネル１３０から、シャワーヘッド１２０を通って処理空間１２６に流し込まれうる。一実行形態では、ホウ素含有混合ガスはボラン含有混合ガスである。一実行形態では、ホウ素含有混合ガスは、ホウ素含有化合物を含み、オプションで希釈ガス及び／又は不活性ガスを含む。好適なホウ素含有化合物の例は、ジボラン（Ｂ２Ｈ６）、ジメチルアミンボラン（ＤＭＡＢ又は［ＮＨ（ＣＨ３）２ＢＨ３］）、トリメチルボラン（ＴＭＢ又はＢ（ＣＨ３）３）、トリエチルボラン（ＴＥＢ）、これらの組み合わせ、及び類似の化合物を含む。一実行形態では、ホウ素含有混合ガスはジボランを含む。一実行形態では、リン含有混合ガスはホスフィン含有混合ガスである。
一部の実施形態では、ケイ素含有混合ガスは実質的にジシランのみを含む。本書で使用される場合、「実質的にジシランのみ」という表現は、活性種の少なくとも９５％がジシランであることを意味する。その他のガス（キャリアガス及び不活性ガスなど）も、この量に含まれうる。
堆積された膜は、この膜から放出されうるか又はアウトガスしうる、アウトガス可能な化学種（例えば水素）を含む。不活性ガス抜き環境によりガス状種が放出される機会がもたらされ、完成膜の起泡が最少化される。不活性ガス抜き環境は、膜のアウトガス可能な化学種の除去を可能にするか又は促進する、任意の条件を含みうる。例えば、ガス抜き環境は、実質的に不活性ガスから成りうる。このように使用する場合、「実質的に～から成る」とは、堆積された膜のアウトガスを妨げるガス状種がないことを意味する。膜のガス抜きを抑制しなければ、その他の反応種も存在しうるが、それでも、実質的に不活性ガスから成る。一部の実施形態では、不活性ガス抜き環境は、堆積された膜で化学反応が実質的に発生しない環境である。例えば、堆積された膜と反応しうる化学種が実質的に存在しないことがある。一部の実行形態では、ガス抜き環境では、アウトガス可能な化学種のガス抜きを引き起こすためにＵＶ光、プラズマ、又はマイクロ波の放射が使用されない。
一又は複数の実行形態では、アモルファスシリコン膜は、化学気相堆積プロセスによって堆積される。化学気相堆積（ＣＶＤ）プロセスは原子層堆積（ＡＬＤ）とは異なる（ただし、類似した処理チャンバが使用されうる）。ＡＬＤプロセスは、二元（又はより高次の）反応を使用して材料の単一層が堆積される、自己制限型プロセスである。このプロセスは、基板表面の使用可能な全ての活性部位が反応し終えるまで継続する。ＣＶＤプロセスは自己制限型ではなく、膜は予め決められた任意の厚さまで成長しうる。
好適な不活性ガスは、アルゴン、ヘリウム、窒素、及び／又はこれらの混合物のうちの一又は複数を含むが、それらに限定されるわけではない。一部の実施形態では、不活性ガス抜き環境は実質的に酸素を含まない。このように使用する場合、「実質的に酸素を含まない」とは、不活性ガス抜き環境が、基板表面に隣接する周囲条件において、（原子ベースで）約１％未満の酸素原子しか有していないことを意味する。
一又は複数の実行形態では、アウトガス可能な化学種は水素を含む。このように使用する場合、水素を含むアウトガス可能な化学種は、水素、ＳｉＨ２、ＳｉＨ３、ＳｉＨ４、及び／又は他の低次シランのうちの一又は複数を含みうる。
処理チャンバ内又は処理チャンバの一領域内の圧力は、前駆体曝露及びガス抜き環境向けに、個別に制御されうる。一部の実行形態では、ケイ素前駆体とガス抜き環境のそれぞれへの曝露は、約５０ ｍＴｏｒｒ～約２００Ｔｏｒｒの範囲内のある圧力において行われる。一部の実行形態では、約５００ｍＴｏｒｒ以上、又は約１Ｔｏｒｒ以上、又は約５Ｔｏｒｒ以上、又は約１０Ｔｏｒｒ以上、又は約２０Ｔｏｒｒ以上、又は約３０Ｔｏｒｒ以上のある圧力において、ケイ素前駆体が基板を曝露する。
基板表面が前駆体又はガス抜き環境に曝露される温度は、例えば形成されるデバイスと前駆体との熱収支に応じて、変更されうる。一部の実行形態では、前駆体とガス抜き環境のそれぞれへの曝露は、摂氏約３５０度～摂氏約７００度の範囲内のある温度において行われる。一又は複数の実行形態では、摂氏約３７５度～摂氏約６００度の範囲内、又は摂氏約４００度～摂氏約５５０度の範囲内のある温度において、ケイ素前駆体が基板を暴露する。
一部の実行形態では、ジシランベースの共形ａ－Ｓｉプロセスでは、摂氏約４５０度を下回る基板温度で堆積が行われ、ジシラン分圧は約２０Ｔｏｒｒ以上となる。例示的な一実行形態では、基板は、約２０Ｔｏｒｒ以上の圧力、摂氏約４００度～摂氏約５５０度の範囲内のある温度において、ケイ素前駆体に曝露される。
パターニングされたフィーチャ５２１上にアモルファスシリコン層５４０が共形堆積された後に、エリア５１１において基板５００の上側表面及びパターニングされたフィーチャ５２１の上側表面を露出させるために、工程４６０において、アモルファスシリコン層５４０が異方性エッチング（垂直方向エッチング）され、その結果、図５Ｅに示しているように、アモルファスシリコンベースの側壁スペーサ５４１によって保護されたパターニングされたフィーチャ５２１（犠牲構造層５２０から形成されたもの）がもたらされる。
工程４７０では、パターニングされたフィーチャ５２１（犠牲構造層５２０から形成されたもの）が、従来型のプラズマエッチングプロセス又はその他の好適な湿式剥離プロセスを使用して除去され、図５Ｆに示しているように、アモルファスシリコンベースの非犠牲側壁スペーサ５４１が残る。プラズマエッチングプロセスは、基板の上方でプラズマにフッ素ベースのエッチング化学作用を導入することによって行われうる。材料の品質及びカバレッジが向上したことにより、アモルファスシリコンベースの側壁スペーサ５４１が損傷されることはなくなっている。それらが、フッ素ベースの反応性エッチング化学作用又は湿式剥離ベースの化学作用に対して非常に良好な選択性を有しているからである。パターニングされたフィーチャ５２１が除去されると、残っているアモルファスシリコンベースの側壁スペーサ５４１は、下にある層、積層体、又は構造物をエッチングするためのハードマスクとして使用されうる。とりわけ、このパターニングプロセスによるアモルファスシリコンベースの側壁スペーサ５４１の密度は、パターニングされたフィーチャ５２１の２倍になり、アモルファスシリコンベースの側壁スペーサ５４１のピッチはパターニングされたフィーチャ５２１のピッチの半分になる。アモルファスシリコンベースの側壁スペーサ５４１は、下にある材料層をパターニングするためのハードマスクとして使用されうる。
図６は、本書に記載の実行形態にしたがってスペーサを形成するための方法６００の、別の実行形態を示すプロセスフロー図である。方法６００は、方法２００のプラズマ処理プロセスと方法４００のＳＡＭ形成の両方を含むことを除けば、方法２００及び方法４００に類似している。工程６１０では、工程２１０及び工程４１０と同様に、基板上に犠牲構造層が形成される。工程６２０では、工程２２０及び工程４２０と同様に、犠牲構造層上にレジスト層が形成される。工程６３０では、工程２３０及び工程４３０と同様に、犠牲構造層からパターニングされたフィーチャが形成される。工程６４０では、工程２４０と同様に、パターニングされたフィーチャがプラズマで処理される。工程６５０では、工程４４０と同様に、パターニングされたフィーチャ上にＳＡＭが形成される。工程６６０では、工程２５０及び工程４５０と同様に、パターニングされたフィーチャ上及び基板の露出表面上に、アモルファスシリコン層が形成される。工程６７０では、工程２６０及び工程４６０と同様に、方向性エッチングプロセスを使用してアモルファスシリコン層がエッチングされる。工程６８０では、アモルファスシリコンの非犠牲側壁スペーサを提供するために、アモルファスシリコンの側壁スペーサの中にあるパターニングされたフィーチャが除去される。
図７は、本書に記載の実行形態にしたがってスペーサを形成するための方法７００の、別の実行形態を示すプロセスフロー図である。方法７００は、工程７４０に化学処理プロセス含むことを除けば、方法２００及び方法４００に類似している。形成プロセスは、プラズマを伴って、又はプラズマを伴わずに行われうる。堆積は、熱ＣＶＤプロセス、ＨＷＣＶＤプロセス、又はＰＥＣＶＤプロセスにより行われうる。図に示すために自己整合型の二重パターニングプロセスが選択されていると、想定される。本開示の構想は、様々な半導体プロセス（例えばＮＡＮＤフラッシュ応用、ＤＲＡＭ応用、又はＣＭＯＳ応用など）において、必要に応じて、ライン幅及び間隔が変動可能な保護スペーサ、又は保護犠牲層の使用を要しうる、シングルパターニング方式又はデュアルパターニング方式といった、その他のプロセス（例えばビア／孔縮小プロセス、自己整合型三重パターニング（ＳＡＴＰ）プロセス、又は自己整合型四重パターニング（ＳＡＱＰ）プロセスなど）にも、等しく適用可能である。加えて、本書に記載の方法は、アモルファスシリコンを下層の酸化物膜上に堆積させることが求められる、任意のプロセスに使用されうる。
工程７１０では、工程２１０及び工程４１０と同様に、基板上に犠牲構造層が形成される。工程７２０では、工程２２０及び工程４２０と同様に、犠牲構造層上にレジスト層が形成される。工程７３０では、工程２３０及び工程４３０と同様に、犠牲構造層からパターニングされたフィーチャが形成される。工程７４０では、パターニングされたフィーチャ及び基板の露出表面が、化学処理プロセスに暴露される。
工程７４０では、パターニングされたフィーチャの表面を変性させ、オプションで基板の露出表面を変性させるために、基板が化学処理前駆体に曝露される。理論に縛られるわけではないが、化学処理プロセスは、アモルファスシリコン層とパターニングされたフィーチャとの接着を向上させると考えられている。例えば、ダングリングＳｉ－ＯＨボンドが変性して、Ｓｉ－Ｈ、Ｓｉ－ＮＨ２、又はＳｉＣＨ３を形成すると考えられている。この変性した表面が、アモルファスシリコン層とパターニングされたフィーチャとを固着させるのに役立つと考えられている。使用される化学処理前駆体に応じて、化学処理前駆体は、溶液ベースの前駆体でありうるか、又はガス状前駆体でありうる。化学処理前駆体は、化学処理前駆体か、化学処理前駆体を形成する前駆体か、又はその両方を含みうる。
一部の実行形態では、利用される化学処理前駆体は、パターニングされたフィーチャ（例えば酸化ケイ素材料）の露出表面、及び後続して堆積されるアモルファスシリコン層の露出表面とだけ化学反応するよう、選択される。こうすることによって、主としてパターニングされたフィーチャの露出表面が化学変性する。一部の実行形態では、利用される化学処理前駆体は、パターニングされたフィーチャ、基板の露出表面、及び後続して堆積されるアモルファスシリコン層と化学反応するよう選択される。こうすることによって、主としてパターニングされたフィーチャの露出表面及び基板の露出表面が化学変性する。
例示的な化学処理前駆体は、
化学式１
Figure 0007242631000001
のものであってよく、ここでＲ１、Ｒ２、Ｒ３、及びＲ４は、同一であるか又は別々であり、それぞれ互いと関係なく、水素（Ｈ）、オプションで一又は複数のＮＨ２基（例えばアルキルアミノ基）に置換されうる直鎖又は分枝のアルキル基（例えばメチル、エチル、プロピル、ブチルなど）、アルコキシ基（例えばメトキシ、エトキシ、プロポキシなど）、及び塩素含有基から選択される。
例示的な化学処理前駆体は、
化学式２
Figure 0007242631000002
のものであってよく、ここでＲ１、Ｒ２、及びＲ３は、同一であるか又は別々であり、それぞれ互いと関係なく、水素（Ｈ）、オプションで一又は複数のＮＨ２基（例えばアルキルアミノ基）に置換されうる直鎖又は分枝のアルキル基（例えばメチル、エチル、プロピル、ブチルなど）、アルコキシ基（例えばメトキシ、エトキシ、プロポキシなど）、及び塩素含有基から選択される。
例示的な化学処理前駆体は、
化学式３
Figure 0007242631000003
のものであってよく、ここでＲ１、Ｒ２、及びＲ３は、同一であるか又は別々であり、それぞれ互いと関係なく、水素（Ｈ）、オプションで一又は複数のＮＨ２基（例えばアルキルアミノ基）に置換されうる直鎖又は分枝のアルキル基（例えばメチル、エチル、プロピル、ブチルなど）、アルコキシ基（例えばメトキシ、エトキシ、プロポキシなど）、及び塩素含有基から選択される。
例示的な化学処理前駆体は、
化学式４
Figure 0007242631000004
のものであってよく、ここでＲ１、Ｒ２、及びＲ３は、同一であるか又は別々であり、それぞれ互いと関係なく、水素（Ｈ）、オプションで一又は複数のＮＨ２基（例えばアルキルアミノ基）に置換されうる直鎖又は分枝のアルキル基（例えばメチル、エチル、プロピル、ブチルなど）、アルコキシ基（例えばメトキシ、エトキシ、プロポキシなど）、及び塩素含有基から選択される。
一実行形態では、化学処理前駆体は、ビス（ジエチルアミノ）シラン（ＢＤＥＡＳ）、ヘキサクロロジシラン（ＨＣＤＳ）、（３－アミノプロピル）トリエトキシシラン（ＡＰＴＥＳ）、及びオクタデシルトリクロロシラン（ＯＴＳ）を含む群から選択される。
化学処理前駆体への曝露は、化学処理前駆体を含有する希釈溶液に基板を浸漬させることによって、溶液から行われうる。一実行形態では、化学処理前駆体は、スピンコーティングにより、溶液から堆積される。化学処理前駆体への曝露は、基板をガス状の化学処理前駆体に曝露することによって、蒸気堆積により行われることもある。化学処理は、概括的には、化学処理前駆体と化学反応する能力を有する表面上で行われる。
一実行形態では、化学処理プロセスは蒸気相堆積プロセスでありうる。この実行形態では、基板は、摂氏約２５度と摂氏約４００度との間（例えば摂氏約５０度と摂氏約２００度との間、例えば摂氏約１００度と摂氏約１７５度との間）のある温度に維持されうる。基板処理環境（処理チャンバの処理空間など）の圧力は、約１ｍＴと約１５２０Ｔとの間（例えば約５Ｔと約６００Ｔとの間）のある圧力に維持されうる。化学処理前駆体及びオプションのキャリアガスの供給を促進するために、キャリアガスが利用されうる。化学処理前駆体は、処理チャンバの容積に応じて、約２５ｓｃｃｍと約３０００ｓｃｃｍとの間（例えば約５０ｓｃｃｍと約１０００ｓｃｃｍとの間）のある流量で供給されうる。好適なキャリアガスは、化学処理前駆体条件のもとでは概して不活性なガス（例えば希ガスなど）を含む。化学処理前駆体は、工程７４０において、約１秒間と４８時間との間（例えば約１分間と約１２０分間との間）のある時間量にわたり、基板を曝露しうる。
一部の実行形態では、化学処理前駆体は、ＨＷＣＶＤプロセスを使用して活性化されうる。
工程７５０では、工程２５０及び工程４５０と同様に、パターニングされたフィーチャ上及び基板の露出表面上に、アモルファスシリコン層が形成される。工程７６０では、工程２６０及び工程４６０と同様に、方向性エッチングプロセスを使用してアモルファスシリコン層がエッチングされる。工程７７０では、アモルファスシリコンの非犠牲側壁スペーサを提供するために、アモルファスシリコンの側壁スペーサの中にあるパターニングされたフィーチャが除去される。
例：
以下の非限定的な例は、本書に記載の実行形態をより詳しく例示するために提供されている。しかし、これらの例は、包括的であること、及び本書に記載の実行形態の範囲を制限することを、意図するものではない。
図８Ａは、何の処理も伴わずに酸化物基板上に堆積された、３０Aのアモルファスシリコンの走査電子顕微鏡（ＳＥＭ）画像８００を示している。図８Ｂは、本開示の一又は複数の実行形態により、ＮＨ３プラズマで酸化物表面を処理した後に酸化物基板上に堆積された、３０AのアモルファスシリコンのＳＥＭ画像８１０を示している。酸化物基板は、その上に３０Aのアモルファスシリコンが堆積されるのに先立って、ＮＨ３プラズマ処理に曝露された。
堆積された３０Aのａ－Ｓｉの連続性を検査するために、ピンホール試験法が使用された。次いで、膜積層体全体が、１００：１ＤＨＦ溶液に浸漬された。ＤＨＦ中で、ａ－Ｓｉはエッチングされないが、酸化物はエッチングされる。ａ－Ｓｉが不連続であれば、Ｈ及びＦのイオンは、不連続なａ－Ｓｉ層を通って酸化物層内へと浸透し、下にあるこの酸化物層が、エッチングされて削り取られる。図８Ａに示しているように、何の処理も伴わずに酸化物基板に堆積されたａ－Ｓｉ膜には、ＳＥＭ「ピンホール」が存在しており、上にあるａ－Ｓｉ膜は連続的ではないことが示された。その一方で、図８Ｂに示しているａ－Ｓｉ膜にはＳＥＭ「ピンホール」がなく、ａ－Ｓｉ膜は連続的であり、下層の酸化物がエッチングされることを防止しているはずであることが示されている。
つまり、本開示の実行形態の一部は、アモルファスシリコンスペーサを形成するための、改良型の方法を提供する。本書に記載の改良型の方法の一部は、高い共形性と、低いパターンローディングと、ＢＥＯＬに適合した処理温度とをもたらす。本書に記載の改良型の方法の一部は、下層の酸化物膜の粗さの低減、及び後続して堆積されるアモルファスシリコン膜との接着の向上を、更に提供する。一部の実行形態では、下層の酸化物膜はプラズマ処理に曝露され、このプラズマ処理は、後続して堆積されるアモルファスシリコン膜の粗さを低減するだけでなく、下層の酸化物膜とアモルファスシリコン膜との接着を向上させる。一部の実行形態では、後続して堆積されるアモルファスシリコン層との接着を向上させるために、下にある酸化物層の上にＳＡＭが形成される。
本開示の要素、又はそれらの例示的な態様又は実行形態（複数可）を紹介する場合の、「１つの（ａ、ａｎ）」及び「前記（ｔｈｅ、ｓａｉｄ）」という冠詞は、要素のうちの一又は複数が存在していることを意味するためのものである。
「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、及び「有する（ｈａｖｉｎｇ）」という語は、包括的であることが意図されており、列挙された要素以外にも更なる要素がありうることを意味する。
以上の説明は本発明の実施形態を対象としているが、本開示の基本的な範囲から逸脱しなければ本開示の他の実施形態及び更なる実施形態が考案されてよく、本開示の範囲は、以下の特許請求の範囲によって決まる。 また、本願は以下に記載する態様を含む。
（態様Ａ）
処理チャンバ内で基板上にアモルファスシリコン層を形成する方法であって、
処理空間内に配置された基板の上に、所定の厚さの犠牲誘電体層を堆積させることと、
前記犠牲誘電体層を部分的に除去して前記基板の上側表面を露出させることによって、パターニングされたフィーチャを前記基板上に形成することと、
前記パターニングされたフィーチャ上に自己組織化単分子層（ｓｅｌｆ－ａｓｓｅｍｂｌｅｄ ｍｏｎｏｌａｙｅｒ：ＳＡＭ）を形成することであって、前記ＳＡＭは、ビス（ジエチルアミノ）シラン（ＢＤＥＡＳ）、ヘキサクロロジシラン（ＨＣＤＳ）、（３－アミノプロピル）トリエトキシシラン（ＡＰＴＥＳ）、及びオクタデシルトリクロロシラン（ＯＤＴＳ）を含む群から選択されるＳＡＭ前駆体から形成される、ＳＡＭを形成することと、
前記ＳＡＭ上及び前記基板の露出した前記上側表面上に、アモルファスシリコン層を堆積させることと、
前記アモルファスシリコン層から形成された側壁スペーサの中に前記パターニングされたフィーチャが充填されている状態にするために、異方性エッチングプロセスを使用して、前記パターニングされたフィーチャの上側表面及び前記基板の前記上側表面から、前記アモルファスシリコン層を選択的に除去することとを含む、
方法。
（態様Ｂ）
前記ＳＡＭ上及び前記パターニングされたフィーチャ上及び前記基板の前記露出した上側表面上に前記アモルファスシリコン層を堆積させることが、水素を含むアウトガス可能な化学種を有するアモルファスシリコン層を形成するために、前記パターニングされたフィーチャをケイ素前駆体に曝露することを含む、態様Ａに記載の方法。
（態様Ｃ）
前記アモルファスシリコン層から前記アウトガス可能な化学種を除去してガス抜きされたアモルファスシリコン層を形成するために、前記アモルファスシリコン層を不活性ガス抜き環境に曝露することを更に含む、態様Ｂに記載の方法。
（態様Ｄ）
前記アモルファスシリコン層が、約１０オングストロームから約１００オングストロームの範囲の厚さを有する、態様Ａに記載の方法。

Claims (12)

  1. アモルファスシリコン層を形成する方法であって、
    処理空間内に配置された基板の上に、所定の厚さの酸素含有犠牲誘電体層を堆積させることと、
    前記酸素含有犠牲誘電体層を部分的に除去して前記基板の上側表面を露出させることによって、パターニングされたフィーチャを前記基板上に形成することと、
    前記パターニングされたフィーチャにプラズマ処理を実施することであって、
    前記処理空間に、アンモニア、亜酸化窒素またはそれらの組み合わせを含む処理ガスを流入させることと、
    前記基板の前記パターニングされたフィーチャを処理するために、前記処理空間内でプラズマを生成することと
    を含む、プラズマ処理を実施することと、
    前記パターニングされたフィーチャ上に自己組織化単分子層（ｓｅｌｆ－ａｓｓｅｍｂｌｅｄ ｍｏｎｏｌａｙｅｒ：ＳＡＭ）を形成することであって、前記ＳＡＭは、ビス（ジエチルアミノ）シラン（ＢＤＥＡＳ）、ヘキサクロロジシラン（ＨＣＤＳ）、（３－アミノプロピル）トリエトキシシラン（ＡＰＴＥＳ）、及びオクタデシルトリクロロシラン（ＯＤＴＳ）を含む群から選択されるＳＡＭ前駆体から形成される、ＳＡＭを形成することと、
    前記ＳＡＭ上及び前記基板の露出した前記上側表面上に、アモルファスシリコン層を堆積させることと、
    前記アモルファスシリコン層から形成された側壁スペーサの中に前記パターニングされたフィーチャが充填されている状態にするために、異方性エッチングプロセスを使用して、前記パターニングされたフィーチャの上側表面及び前記基板の前記上側表面から、前記アモルファスシリコン層を選択的に除去することとを含む、
    方法。
  2. 前記処理ガスがアルゴンをさらに含む、請求項１に記載の方法。
  3. 前記処理ガスが水素をさらに含む、請求項１に記載の方法。
  4. 前記パターニングされたフィーチャに前記プラズマ処理を実施することが処理チャンバで実施され、前記パターニングされたフィーチャ上及び前記基板の前記露出した上側表面上に前記アモルファスシリコン層を堆積させることとが、同じ処理チャンバ内で実施される、請求項１に記載の方法。
  5. 前記酸素含有犠牲誘電体層が酸化ケイ素を含む、請求項１に記載の方法。
  6. 前記ＳＡＭ上及び前記基板の前記露出した上側表面上に前記アモルファスシリコン層を堆積させることが、水素を含むアウトガス可能な化学種を有するアモルファスシリコン層を形成するために、前記パターニングされたフィーチャをケイ素前駆体に曝露することを含む、請求項１に記載の方法。
  7. 前記アモルファスシリコン層から前記アウトガス可能な化学種を除去してガス抜きされたアモルファスシリコン層を形成するために、前記アモルファスシリコン層を不活性ガス抜き環境に曝露することを更に含む、請求項６に記載の方法。
  8. 前記不活性ガス抜き環境が実質的に不活性ガスから成る、請求項７に記載の方法。
  9. 前記ケイ素前駆体が、ジシラン、トリシラン、テトラシラン、イソテトラシラン、ネオペンタシラン、シクロペンタシラン、ヘキサシラン、シクロヘキサシラン、及びこれらの組み合わせ、のうちの一又は複数を含む、請求項７に記載の方法。
  10. 前記ケイ素前駆体がジシランである、請求項９に記載の方法。
  11. 前記プラズマが、容量結合プラズマ（ＣＣＰ）、誘導結合プラズマ（ＩＣＰ）、又はＣＣＰとＩＣＰとの組み合わせである、請求項１に記載の方法。
  12. 前記ＳＡＭ上及び前記基板の前記露出した上側表面上に堆積されたアモルファスシリコン層が１０オングストロームから１００オングストロームの範囲の厚さを有する、請求項１に記載の方法。
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US11315787B2 (en) * 2019-04-17 2022-04-26 Applied Materials, Inc. Multiple spacer patterning schemes
US11198606B2 (en) * 2019-09-23 2021-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for microelectromechanical systems (MEMS) devices to control pressure at high temperature
CN112645277B (zh) * 2020-12-11 2023-11-07 上海集成电路研发中心有限公司 一种新型红外探测器及制备方法
US20240355624A1 (en) * 2021-08-24 2024-10-24 Lam Research Corporation In-situ core protection in multi-patterning
WO2024054413A1 (en) * 2022-09-06 2024-03-14 Lam Research Corporation Doped silicon or boron layer formation

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002505531A (ja) 1998-03-03 2002-02-19 エーケーティー株式会社 大領域ガラス基板のコーティング及びアニーリング方法
JP2002158173A (ja) 2000-09-05 2002-05-31 Sony Corp 薄膜の製造方法、半導体薄膜、半導体装置、半導体薄膜の製造方法、及び半導体薄膜製造装置
US20040067631A1 (en) 2002-10-03 2004-04-08 Haowen Bu Reduction of seed layer roughness for use in forming SiGe gate electrode
JP2008141204A (ja) 2007-11-30 2008-06-19 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2009501440A (ja) 2005-07-13 2009-01-15 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 厚い絶縁層の粗さを減少させるための方法
JP2006332634A5 (ja) 2006-04-27 2009-03-05
US20090258465A1 (en) 2008-04-10 2009-10-15 Samsung Ellectronic Co., Ltd. Mask for silicon crystallization, method of forming poly-silicon thin film, and manufacturing method of thin film transistor
JP5160394B2 (ja) 2008-12-16 2013-03-13 株式会社テイエルブイ フロート式ドレントラップ
JP2016047777A (ja) 2014-08-27 2016-04-07 国立大学法人大阪大学 グラフェン薄膜の製造方法、並びにグラフェン薄膜を備えた電子素子およびセンサ
US9484202B1 (en) 2015-06-03 2016-11-01 Applied Materials, Inc. Apparatus and methods for spacer deposition and selective removal in an advanced patterning process

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3181357B2 (ja) 1991-08-19 2001-07-03 株式会社東芝 半導体薄膜の形成方法および半導体装置の製造方法
JPH05160394A (ja) * 1991-10-11 1993-06-25 Sony Corp Ｍｉｓ型半導体装置及びその製造方法
US5800878A (en) 1996-10-24 1998-09-01 Applied Materials, Inc. Reducing hydrogen concentration in pecvd amorphous silicon carbide films
JP4094127B2 (ja) 1998-07-16 2008-06-04 株式会社アルバック アモルファスシリコン製造装置
US6391785B1 (en) 1999-08-24 2002-05-21 Interuniversitair Microelektronica Centrum (Imec) Method for bottomless deposition of barrier layers in integrated circuit metallization schemes
US7186630B2 (en) 2002-08-14 2007-03-06 Asm America, Inc. Deposition of amorphous silicon-containing films
KR20040054433A (ko) * 2002-12-18 2004-06-25 엘지.필립스 엘시디 주식회사 구동회로 일체형 액정표시장의 스위칭 소자 또는구동소자의 제조방법
US6939794B2 (en) 2003-06-17 2005-09-06 Micron Technology, Inc. Boron-doped amorphous carbon film for use as a hard etch mask during the formation of a semiconductor device
TWI235496B (en) * 2003-07-04 2005-07-01 Toppoly Optoelectronics Corp Crystallization method of polysilicon layer
JP5084169B2 (ja) 2005-04-28 2012-11-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7485572B2 (en) 2006-09-25 2009-02-03 International Business Machines Corporation Method for improved formation of cobalt silicide contacts in semiconductor devices
US7622386B2 (en) 2006-12-06 2009-11-24 International Business Machines Corporation Method for improved formation of nickel silicide contacts in semiconductor devices
US20080254619A1 (en) 2007-04-14 2008-10-16 Tsang-Jung Lin Method of fabricating a semiconductor device
KR20090013286A (ko) 2007-08-01 2009-02-05 삼성전자주식회사 반도체 소자 제조설비
KR101436564B1 (ko) * 2008-05-07 2014-09-02 한국에이에스엠지니텍 주식회사 비정질 실리콘 박막 형성 방법
US8525139B2 (en) 2009-10-27 2013-09-03 Lam Research Corporation Method and apparatus of halogen removal
US8178443B2 (en) 2009-12-04 2012-05-15 Novellus Systems, Inc. Hardmask materials
US8247332B2 (en) 2009-12-04 2012-08-21 Novellus Systems, Inc. Hardmask materials
US20110244142A1 (en) 2010-03-30 2011-10-06 Applied Materials, Inc. Nitrogen doped amorphous carbon hardmask
TW201216331A (en) 2010-10-05 2012-04-16 Applied Materials Inc Ultra high selectivity doped amorphous carbon strippable hardmask development and integration
US20120202315A1 (en) 2011-02-03 2012-08-09 Applied Materials, Inc. In-situ hydrogen plasma treatment of amorphous silicon intrinsic layers
TWI492298B (zh) * 2011-08-26 2015-07-11 Applied Materials Inc 雙重圖案化蝕刻製程
US20130189845A1 (en) * 2012-01-19 2013-07-25 Applied Materials, Inc. Conformal amorphous carbon for spacer and spacer protection applications
US20130196078A1 (en) 2012-01-31 2013-08-01 Joseph Yudovsky Multi-Chamber Substrate Processing System
US9171714B2 (en) 2012-09-07 2015-10-27 Applied Materials, Inc. Integrated processing of porous dielectric, polymer-coated substrates and epoxy within a multi-chamber vacuum system confirmation
TW201441408A (zh) 2013-03-15 2014-11-01 Applied Materials Inc 包含氮化矽之膜的電漿輔助原子層沉積
US9171754B2 (en) 2013-05-24 2015-10-27 Globalfoundries Inc. Method including an etching of a portion of an interlayer dielectric in a semiconductor structure, a degas process and a preclean process
US9412656B2 (en) 2014-02-14 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Reverse tone self-aligned contact
US9865459B2 (en) 2015-04-22 2018-01-09 Applied Materials, Inc. Plasma treatment to improve adhesion between hardmask film and silicon oxide film
KR20170016107A (ko) * 2015-08-03 2017-02-13 삼성전자주식회사 반도체 장치 제조 방법
US10418243B2 (en) 2015-10-09 2019-09-17 Applied Materials, Inc. Ultra-high modulus and etch selectivity boron-carbon hardmask films
TWI715645B (zh) * 2015-10-22 2021-01-11 美商應用材料股份有限公司 正形及縫隙填充非晶矽薄膜的沉積
WO2018052760A1 (en) * 2016-09-13 2018-03-22 Applied Materials, Inc. Borane mediated dehydrogenation process from silane and alkylsilane species for spacer and hardmask application
US10276379B2 (en) * 2017-04-07 2019-04-30 Applied Materials, Inc. Treatment approach to improve film roughness by improving nucleation/adhesion of silicon oxide
US10954129B2 (en) * 2017-06-08 2021-03-23 Applied Materials, Inc. Diamond-like carbon as mandrel

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002505531A (ja) 1998-03-03 2002-02-19 エーケーティー株式会社 大領域ガラス基板のコーティング及びアニーリング方法
JP2002158173A (ja) 2000-09-05 2002-05-31 Sony Corp 薄膜の製造方法、半導体薄膜、半導体装置、半導体薄膜の製造方法、及び半導体薄膜製造装置
US20040067631A1 (en) 2002-10-03 2004-04-08 Haowen Bu Reduction of seed layer roughness for use in forming SiGe gate electrode
JP2009501440A (ja) 2005-07-13 2009-01-15 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 厚い絶縁層の粗さを減少させるための方法
JP2006332634A5 (ja) 2006-04-27 2009-03-05
JP2008141204A (ja) 2007-11-30 2008-06-19 Renesas Technology Corp 半導体集積回路装置の製造方法
US20090258465A1 (en) 2008-04-10 2009-10-15 Samsung Ellectronic Co., Ltd. Mask for silicon crystallization, method of forming poly-silicon thin film, and manufacturing method of thin film transistor
JP5160394B2 (ja) 2008-12-16 2013-03-13 株式会社テイエルブイ フロート式ドレントラップ
JP2016047777A (ja) 2014-08-27 2016-04-07 国立大学法人大阪大学 グラフェン薄膜の製造方法、並びにグラフェン薄膜を備えた電子素子およびセンサ
US9484202B1 (en) 2015-06-03 2016-11-01 Applied Materials, Inc. Apparatus and methods for spacer deposition and selective removal in an advanced patterning process
WO2016196073A1 (en) 2015-06-03 2016-12-08 Applied Materials, Inc. Apparatus and methods for spacer deposition and selective removal in an advanced patterning process

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