JP7218212B2

JP7218212B2 - 半導体装置

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Publication number: JP7218212B2
Application number: JP2019039836A
Authority: JP
Inventors: 茂中島
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2019-03-05
Filing date: 2019-03-05
Publication date: 2023-02-06
Anticipated expiration: 2039-03-05
Also published as: US11327829B2; CN111669157B; US20200285536A1; CN111669157A; JP2020144541A

Description

本発明の実施形態は、半導体装置に関する。

各種機能を有する半導体装置において、機能安全を担保する技術がある。例えばデュアルコア・ロックステップ方式（以下、ＤＣＬＳと略す）を採用する機能安全な半導体装置がある。ＤＣＬＳ構成の半導体装置は、所定の機能を実行する本体回路と、その本体回路と同じ回路構成の監視回路と、本体回路の出力信号と監視回路の出力信号が同じであるかを比較する出力信号比較回路を有している。

出力信号比較回路は、所定のクロックサイクル毎に本体回路の出力信号と監視回路の出力信号を比較し、比較した結果が不一致の場合、異常検出信号をアサートする。一度アサートされると、そのアサート状態が保持されることにより、機能の実行において異常があったことが、半導体装置の内部回路あるいは外部回路において検出することができる。

しかし、監視回路が本体回路と同一の回路構成を有するため、本体回路の回路規模が大きい場合、監視回路の回路規模も同様に大きくなり、結果として半導体装置のサイズも大きくなってしまう。

また、ノイズなどによる共通の原因は、本体回路と監視回路の２つの回路が同じ出力をするため機能実行の確実性を担保できない。同様に、回路の動作プログラムにミスがあると、２つの回路とも、同じ出力となるので、機能安全の確実性を担保できない。

特許第６０５００８３号公報

そこで、実施形態は、回路規模が大きくなるのを抑制しつつ、共通原因故障にも対応可能な機能安全な半導体装置を提供することを目的とする。

実施形態によれば、入力信号に応じて出力信号を変化させる所定の演算を行って前記出力信号を出力する演算回路と、前記演算回路の前記出力信号を入力として、前記出力信号の変化に基づいて、前記入力信号の推定値を推定する前記所定の演算の逆演算を行って、逆演算結果信号を出力する逆演算回路と、前記入力信号と前記逆演算結果信号とを比較し、前記入力信号と前記逆演算結果信号が一致しないとき所定の信号を出力する比較回路と、を有し、前記出力信号は、パルス信号であり、前記逆演算回路は、前記パルス信号の立ち上がりと立ち下がりのタイミングに基づいて、前記入力信号の推定値を推定する演算を行う半導体装置が提供される。

第１の実施形態に係わる半導体装置のブロック図である。第１の実施形態に係わる本体回路の構成を示すブロック図である。第１の実施形態に係わる監視回路の構成を示すブロック図である。第１の実施形態に係わる監視回路の各信号のタイミングチャートである。第２の実施形態に係わる半導体装置のブロック図である。

以下、図面を参照して実施形態を説明する。
（第１の実施形態）
（構成）
図１は、本実施形態に係わる半導体装置のブロック図である。半導体装置１は、少なくとも１つの機能を実行可能であり、その機能のための演算回路を含んでいる。図１では、半導体装置１に含まれる、複数の機能の中の１つを実行する本体回路２のみが示されている。本体回路２は、入力信号に対して所定の演算を行って出力信号を出力する演算回路である。

半導体装置１は、監視回路３と発振回路４をさらに含んでいる。監視回路３は、本体回路２の動作が正しく行われているかを監視する。発振回路４は、本体回路２の動作クロックよりも高い周波数のクロック信号を生成して監視回路３へ出力するクロック回路である。

さらに、半導体装置１は、制御回路５を有する。制御回路５は、半導体装置１内の各種回路の動作指示及び実行タイミングの制御を行う。さらに、制御回路５は、本体回路２の機能の実行において異常を検出したことを示す異常信号ＡＢを監視回路３から受信すると、所定のアラーム信号ＡＬを出力する。すなわち、監視回路３の異常信号ＡＢが制御回路５へ供給され、制御回路５はその異常信号ＡＢが異常を示すとき、所定のアラーム信号ＡＬを出力する。

例えば、本体回路２は、モータを駆動するためのＰＷＭ信号を生成するＰＷＭ制御回路である。半導体装置１の出力端子１ａからは、ＰＷＭ信号が出力される。図２は、本体回路２の構成を示すブロック図である。本体回路２は、比較値レジスタ１１、レジスタ比較回路１２、カウンタ１３、及び波形生成回路１４を含む。

比較値レジスタ１１は、外部の図示しない中央処理装置（以下、ＣＰＵという）から所定のタイミングで供給される複数の比較値ＴＨを格納する。各比較値ＴＨは、各所定の周期におけるＰＷＭ波形のデューティ比を規定する。比較値レジスタ１１は、入力された複数の比較値ＴＨの中から所定の順番で１つずつ比較値ＴＨを出力する。

レジスタ比較回路１２は、カウンタ１３のカウント値Ｃ１と比較値レジスタ１１の比較値ＴＨとを比較し、比較値ＴＨとカウント値Ｃ１が一致したときに一致信号ＣＣを波形生成回路１４へ出力する。一致信号ＣＣは、カウント値Ｃ１と比較値ＴＨが一致した場合にアサートされる。

カウンタ１３は、比較値ＴＨを受信すると、図示しない外部からのクロック信号に基づいてカウントを開始して、カウントアップしてカウント値を出力する回路である。カウンタ１３は、カウント値をレジスタ比較回路１２へ出力すると共に、カウンタ１３がオーバフローすると、オーバフロー信号ＯＶを比較値レジスタ１１と波形生成回路１４へ出力する。

上述したようにＣＰＵからの比較値ＴＨが、比較値レジスタ１１に設定される。オーバフロー信号ＯＶがアサートされると、比較値レジスタ１１は、比較値ＴＨの値を更新して、レジスタ比較回路１２へ出力する。

例えば、モータ駆動用のＰＷＭ信号は、所定の周期Ｔ毎にＰＷＭ波形のデューティ比が変更される。ＣＰＵは、各周期に応じた比較値ＴＨを、閾値として比較値レジスタ１１へ供給する。言い換えれば、ＣＰＵは、複数の周期に応じた複数の閾値を比較値レジスタ１１へ供給する。比較値レジスタ１１は、現周期Ｔが終了したことを示すオーバフロー信号ＯＶを受信すると、次の周期のための比較値ＴＨを更新してレジスタ比較回路１２へ出力する。波形生成回路１４は、オーバフロー信号ＯＶがアサートされると、ハイの波形信号ＷＳを出力し、一致信号ＣＣがアサートされると、ローの波形信号ＷＳを出力する。

図１に示すように、本体回路２は、所定の周期Ｔで、入力信号である比較値ＴＨに対して所定の演算を実行して、例えばモータ駆動のためのＰＷＭ信号である波形信号ＷＳを、出力信号として出力する。言い換えれば、本体回路２は、入力信号として閾値信号を入力して、閾値信号に基づいて出力信号としてＰＷＭ信号を出力する。比較値ＴＨ、オーバフロー信号ＯＶ及び波形信号ＷＳが、本体回路２から監視回路３へ供給される。

図３は、監視回路３の構成を示すブロック図である。監視回路３は、期待値レジスタ２１、推定値レジスタ２２、比較回路２３、高分解能カウンタ２４、立ち上がり時刻レジスタ２５、立ち下がり時刻レジスタ２６、差分回路２７及び変換回路２８を含む。

期待値レジスタ２１は、本体回路２からの比較値レジスタ１１から出力される比較値ＴＨを格納する。期待値レジスタ２１は、オーバフロー信号ＯＶがアサートされた時に、本体回路２の比較値レジスタ１１の比較値ＴＨを、期待値として保持する。よって、期待値レジスタ２１に格納される比較値ＴＨは、所定の周期Ｔ毎に更新される。

推定値レジスタ２２は、後述する推定値ＥＶを格納するレジスタである。比較回路２３は、オーバフロー信号ＯＶがアサートされた時に、期待値レジスタ２１に格納された比較値ＴＨと推定値レジスタ２２に格納された推定値ＥＶの２つの値を比較する。比較回路２３は、オーバフロー信号ＯＶを診断タイミング信号として、２つの値を比較する。比較回路２３は、２つの値が一致しないとき、異常信号ＡＢを出力する。

高分解能カウンタ２４は、外部の発振回路４からのクロック信号に基づいてカウント値Ｃ２をカウントする。外部の発振回路４は、後述するように、本体回路２からの信号の立ち上がりタイミング及び立ち下がりタイミングの時刻を判定できる高い周波数のクロック信号を出力する。高分解能カウンタ２４は、フリーラン・カウンタであり、本体回路２の動作周波数よりも高い周波数でカウント値Ｃ２をカウントする。

立ち上がり時刻レジスタ２５は、入力される波形信号ＷＳの変化を監視し、波形信号ＷＳの立ち上がりのタイミングを検出する回路を含み、検出した立ち上がりのタイミングにおける高分解能カウンタ２４のカウント値Ｃ２Ｕを、立ち上がり時刻として格納し出力する。

立ち下がり時刻レジスタ２６は、入力される波形信号ＷＳの変化を監視し、波形信号ＷＳの立ち下がりのタイミングを検出する回路を含み、検出した立ち下がりのタイミングにおける高分解能カウンタ２４のカウント値Ｃ２Ｄを、立ち下がり時刻として格納し出力する。よって、立ち上がり時刻レジスタ２５と立ち下がり時刻レジスタ２６には、それぞれ波形信号ＷＳが立ち上がった時の高分解能カウンタ値が保持される。

差分回路２７は、立ち上がり時刻レジスタ２５のカウント値と立ち下がり時刻レジスタ２６のカウント値の差分値ｄＣを算出して出力する。変換回路２８は、後述するように、差分回路２７からの差分値ｄＣから、推定値ＥＶを演算して出力する。推定値ＥＶは、波形生成回路１４から出力される波形信号ＷＳから、波形生成回路１４に入力される比較値ＴＨを逆演算して、比較値ＴＨを推定した値である。変換回路２８が算出した推定値ＥＶは、推定値レジスタ２２に出力されて格納される。

すなわち、立ち上がり時刻レジスタ２５、立ち下がり時刻レジスタ２６、差分回路２７及び変換回路２８は、本体回路２の出力信号である波形信号ＷＳを入力として、波形信号ＷＳを用いて、本体回路２において行われる所定の演算の逆演算を行って逆演算結果信号を出力する逆演算回路を構成する。

比較回路２３は、オーバフロー信号ＯＶがアサートされた時に期待値レジスタ２１の比較値ＴＨと推定値レジスタ２２の推定値ＥＶとを比較し、その比較の結果、比較値ＴＨと推定値ＥＶが一致しない時、異常信号ＡＢを出力すなわちアサートする。すなわち、比較回路２３は、入力信号と逆演算結果信号とを比較し、入力信号と逆演算結果信号が一致しないとき所定の信号として異常信号ＡＢを出力する。

以上のように、本体回路２は、入力信号に応じて出力信号を変化させる演算を行い、逆演算回路は、その出力信号の変化に基づいて、入力信号の推定値を推定して、逆演算結果信号として出力する。

なお、比較値ＴＨと推定値ＥＶの一致は、推定値ＥＶが、比較値ＴＨを中心とする所定の範囲にあるかによって、判定するようにしてもよい。その場合、推定値ＥＶが比較値ＴＨを中心とする所定の範囲の外にあると、比較回路２３は、異常信号ＡＢを出力すなわちアサートする。
（作用）
上述した監視回路の動作を説明する。図４は、監視回路３の各信号のタイミングチャートである。図４に示すように、所定の周期Ｔ毎に、カウンタ１３のカウント値Ｃ１はカウントアップする。カウンタ１３は、所定の周期Ｔ毎にオーバフロー信号ＯＶを出力する。図示しないＣＰＵからの比較値ＴＨが、所定の周期Ｔ毎に設定される。高分解能カウンタ２４は、所定の周期Ｔとは無関係にカウント値Ｃ２をカウントして出力する。

本体回路２の波形生成回路１４は、所定の周期Ｔ毎に、カウンタ１３のカウント値Ｃ１が比較値ＴＨと一致すると、ローの波形信号ＷＳを出力する。より具体的には、波形生成回路１４は、オーバフロー信号ＯＶを受信すると、ハイの波形信号ＷＳを出力し、カウンタ１３のカウント値Ｃ１が比較値ＴＨと一致すると、ローの波形信号ＷＳを出力する。ＣＰＵからの所定の周期Ｔ毎の比較値ＴＨが与えられることにより、本体回路２は、パルス信号であるＰＷＭ信号を出力信号として出力する。

図４に示すように、立ち上がり時刻レジスタ２５は、波形信号ＷＳの立ち上がりタイミングのカウント値Ｃ２Ｕを保持し、立ち下がり時刻レジスタ２６は、波形信号ＷＳの立ちさがりタイミングのカウント値Ｃ２Ｄを保持する。

ここで変換回路２８が行う演算について説明する。各周期Ｔにおける波形信号ＷＳのデューティ比は、比較値ＴＨに応じて規定される。図４に示すように、入力された比較値ＴＨの増減に応じて、波形信号ＷＳのハイの期間が増減する。上述した高分解能カウンタ２４のカウント値Ｃ２Ｕと高分解能カウンタ２４のカウント値Ｃ２Ｄの差分値ｄＣも、比較値ＴＨの関数で表わすことができる。カウンタ１３がカウントする所定の周期Ｔのカウント値をＣＴとし、高分解能カウンタ２４がカウントする所定の周期Ｔのカウント値をｃＴとするとき、次の式（１）が成り立つ。

ｄＣ／ｃＴ＝（ＣＴ－ＴＨ）／ＣＴ・・・（１）
式（１）から、次の式（２）が導き出される。

ＴＨ＝ＣＴ－（ＣＴ×ｄＣ／ｃＴ）・・・（２）
変換回路２８は、所定の周期Ｔに対応する、上記のカウント値ＣＴ、ｃＴと、差分値ｄＣとから、比較値ＴＨの推定値ＥＶを算出する。変換回路２８は、算出した推定値ＥＶを、比較値レジスタ１１に入力された比較値ＴＨの推定値として推定値レジスタ２２へ格納する。すなわち、逆演算回路を構成する変換回路２８は、発振回路４のクロック信号を利用してカウントされたカウント値に基づいて、波形信号ＷＳの立ち上がりと立ち下がりのタイミングを判定する。変換回路２８は、波形信号ＷＳの立ち上がりと立ち下がりのタイミングに基づいて、入力信号の推定値を推定する演算を行う。言い換えれば、変換回路２８は、波形信号ＷＳの立ち上がりのタイミングのカウント値と、波形信号ＷＳの立ち下がりのタイミングのカウント値を用いて、比較値ＴＨの推定値を出力する。

よって、本体回路２に入力された比較値ＴＨが、期待値として期待値レジスタ２１に格納され、変換回路２８により本体回路２の出力である波形信号ＷＳから逆演算して得た比較値の推定値ＥＶが、推定値レジスタ２２に格納される。比較回路２３は、期待値レジスタ２１の比較値ＴＨと、推定値レジスタ２２の推定値ＥＶとを比較して一致するかを判定する。

すなわち、逆演算回路を構成する変換回路２８は、所定の周期Ｔ毎に、逆演算を行い、逆演算結果信号を出力し、比較回路２３は、所定の周期Ｔ毎に、入力信号と逆演算結果信号とを比較し、入力信号と逆演算結果信号が一致しないとき所定の信号として異常信号ＡＢを出力する。

図４は、３つの周期Ｔにおける各カウント値及び各信号の変化を示している。最初の周期Ｔでは、比較値ＴＨ１が比較値レジスタ１１に与えられ、本体回路２は、その比較値ＴＨ１に応じたデューティ比の波形信号ＷＳを出力している。立ち下がり時刻レジスタ２６には、「Ｃ２Ｄ１１」が格納され、立ち上がり時刻レジスタ２５には、「Ｃ２Ｕ２１」が格納され、期待値レジスタ２１には、「ＴＨ１」が格納され、比較回路２３は、推定値レジスタ２２からの推定値「ＥＶ３１」と期待値「ＴＨ１」が一致しているため、異常信号ＡＢを出力していない。比較回路２３は、所定の周期Ｔの終了タイミングにおいて、異常信号ＡＢを出力する。

最初の周期Ｔの次の周期では、比較値ＴＨ２が比較値レジスタ１１に与えられたが、例えばノイズなどの原因により、本体回路２は、その比較値ＴＨ２に応じたデューティ比の波形信号ＷＳを出力していない。そのため、立ち下がり時刻レジスタ２６には、「Ｃ２Ｄ１２」が格納され、立ち上がり時刻レジスタ２５には、「Ｃ２Ｕ２２」が格納され、期待値レジスタ２１には、「ＴＨ２」が格納され、比較回路２３は、推定値レジスタ２２からの推定値「ＥＶ３２」と期待値「ＴＨ２」とを比較したが、一致していないため、異常信号ＡＢを出力すなわちアサートしている。

制御回路５は、異常信号ＡＢを受信すると、所定の異常処理、ここでは、アラーム信号ＡＬの出力処理を実行する。次の周期Ｔでは、比較回路２３は、推定値レジスタ２２からの推定値と期待値「ＴＨ３」が一致しているため、異常信号ＡＢを出力しない。

以上のように、本実施形態によれば、回路規模が大きくなるのを抑制しつつ、共通原因故障にも対応可能な機能安全な半導体装置を提供することができる。

従来のＤＣＬＳ構成の半導体装置の場合、本体回路の回路規模が大きいと、監視回路の回路規模も大きくなり、その結果、半導体装置のチップサイズも大きくなっていた。また、回路規模が大きいと、消費電力も多くなると共にコスト高になっていた。

また、従来のＤＣＬＳ構成の半導体装置の場合、本体回路自体に設計ミスがあったり、本体回路を動作させるプログラムにミスがあった場合等の共通原因故障には、対応できない場合がある。

これに対して、上述した実施形態によれば、異常を検出する方法が、ＤＣＬＳ方式の構成でないので、監視回路は、本体回路と同じ構成ではない。このため、本体回路が大きくなっても、監視回路は大きくならない。監視回路は、本体回路の出力信号から本体回路へ入力した設定値（あるいは指定値）を求め、入力した設定値を比較して、異常を検出するため、共通原因故障にも対応可能である。

よって、上述した実施形態によれば、回路面積の増大を抑えつつ、共通原因故障に強い機能安全な半導体装置を提供することができる。
（第２の実施形態）
第１の実施形態は、半導体装置の本体回路は、入力された設定値に応じたＰＷＭ信号を出力する回路であったが、第２の実施形態は、本体回路は、入力されたデータ信号に対して所定の符号化を行う回路である。
（構成）
本実施形態において第１の実施形態と同じ構成要素については同じ符号を付して説明は省略し、異なる構成について説明する。

図５は、本実施形態に係わる半導体装置のブロック図である。半導体装置１Ａは、本体回路２としてのエンコーダ３１と、監視回路３Ａと、制御回路５を含んでいる。エンコーダ３１は、入力信号であるデジタル信号Ｘｄに対して、所定の演算として所定の符号化を行って、デジタル信号Ｘｄの符号化されたデジタル信号Ｙｄを出力信号として出力する演算回路である。

監視回路３Ａは、デコーダ３２と、遅延回路３３と、比較回路３４とを含んでいる。デコーダ３２は、エンコーダ３１からのデジタル信号Ｙｄを復号化して、エンコーダ３１により符号される前の元のデジタル信号Ｘｄを算出して比較回路３４へ出力する回路である。デコーダ３２は、エンコーダ３１の出力信号であるデジタル信号Ｙｄに対して、エンコーダ３１の符号化処理の逆演算である復号化を行って、デジタル信号Ｙｄのデコード信号ＤＤを出力する。

すなわち、監視回路３Ａは、エンコーダ３１の出力信号であるデジタル信号Ｙｄを入力として、デジタル信号Ｙｄを用いて、エンコーダ３１の所定の演算の逆演算を行って逆演算結果信号を出力する逆演算回路を構成する。

遅延回路３３は、入力されたデジタル信号Ｘｄを所定時間Ｔｄだけ遅延させて比較回路３４へ出力するタイミング調整回路である。すなわち、遅延回路３３は、入力信号であるデジタル信号Ｘｄを所定時間ラッチするラッチ回路を構成する。比較回路３４は、遅延回路３３からの入力信号とデコーダ３２からの出力信号の２つの信号を比較し、比較回路３４は、２つの信号が一致しないとき、異常信号ＡＢを出力する。遅延回路３３は、デジタル信号Ｘｄが入力されてから、エンコーダ３１において符号化され、デジタル信号Ｙｄがデコーダ３２によりさらに復号化されて元のデジタル信号Ｘｄを出力するまでの時間だけ、エンコーダ３１に入力されたデジタル信号Ｘｄを遅延させる。

すなわち、比較回路３４は、入力信号と逆演算結果信号とを比較し、入力信号と逆演算結果信号が一致しないとき所定の信号として異常信号ＡＢを出力する。
（作用）
上述した監視回路の動作を説明する。本体回路２としてのエンコーダ３１は、入力信号であるデジタル信号Ｘｄに対して所定の符号化を行って出力端子１ａから、デジタル信号Ｙｄが出力される。

監視回路３Ａのデコーダ３２は、エンコーダ３１の出力信号であるデジタル信号Ｙｄに対するエンコーダ３１の逆演算をしてデコード信号ＤＤを出力する。比較回路３４は、デジタル信号Ｘｄとデコード信号ＤＤの２つの信号を比較する。

比較回路３４は、デジタル信号Ｘｄとデコード信号ＤＤの２つの信号が一致するとき、異常信号ＡＢを出力しない。しかし、例えばノイズなどの原因によりエンコーダ３１において所定の符号化が正しく行われていないとき、デジタル信号Ｘｄとデコード信号ＤＤの２つの信号が一致しない。その場合、監視回路３Ａの比較回路３４は、２つの信号が一致していないため、異常信号ＡＢを出力すなわちアサートする。

以上のように、上述した実施形態によれば、回路規模が大きくなるのを抑制しつつ、共通原因故障にも対応可能な機能安全な半導体装置を提供することができる。

上述した各実施形態では、本体回路２は、ＰＷＭ制御回路又はエンコーダの例であるが、ＵＡＲT等の通信回路などの他の機能の回路でもよいことは、言うまでもない。

上述した各実施形態は、ノイズなどによる共通の原因にも対応可能であるため、車、工場などノイズの多い所で用いられる半導体装置に特に有効である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、１Ａ半導体装置、１ａ出力端子、２本体回路、３、３Ａ監視回路、４発振回路、５制御回路、１１比較値レジスタ、１２レジスタ比較回路、１３カウンタ、１４波形生成回路、２１期待値レジスタ、２２推定値レジスタ、２３比較回路、２４高分解能カウンタ、２５立ち上がり時刻レジスタ、２６立ち下がり時刻レジスタ、２７差分回路、２８変換回路、３１エンコーダ、３２デコーダ、３３遅延回路、３４比較回路。

Claims

入力信号に応じて出力信号を変化させる所定の演算を行って前記出力信号を出力する演算回路と、
前記演算回路の前記出力信号を入力として、前記出力信号の変化に基づいて、前記入力信号の推定値を推定する前記所定の演算の逆演算を行って、逆演算結果信号を出力する逆演算回路と、
前記入力信号と前記逆演算結果信号とを比較し、前記入力信号と前記逆演算結果信号が一致しないとき所定の信号を出力する比較回路と、
を有し、
前記出力信号は、パルス信号であり、
前記逆演算回路は、前記パルス信号の立ち上がりと立ち下がりのタイミングに基づいて、前記入力信号の推定値を推定する演算を行う半導体装置。
前記演算回路は、所定の周期で前記所定の演算を行って前記出力信号を出力し、
前記逆演算回路は、前記所定の周期毎に、前記逆演算を行い、前記逆演算結果信号を出力し、
前記比較回路は、前記所定の周期毎に、前記入力信号と前記逆演算結果信号とを比較し、前記入力信号と前記逆演算結果信号が一致しないとき前記所定の信号を出力する、請求項１に記載の半導体装置。
前記比較回路は、前記所定の周期の終了タイミングにおいて、前記所定の信号を出力する、請求項２に記載の半導体装置。
前記演算回路の動作クロックよりも高い周波数のクロック信号を出力するクロック回路を有し、
前記逆演算回路は、前記クロック信号を利用してカウントされたカウント値に基づいて、前記パルス信号の立ち上がりと立ち下がりのタイミングを判定する、請求項１に記載の半導体装置。
前記演算回路は、前記入力信号として閾値信号を入力して、前記閾値信号に基づいて前記出力信号としてＰＷＭ信号を出力し、
前記逆演算回路は、前記ＰＷＭ信号の立ち上がりのタイミングの前記カウント値と、前記ＰＷＭ信号の立ち下がりのタイミングの前記カウント値を用いて、前記閾値信号の前記推定値を出力する、請求項４に記載の半導体装置。
前記入力信号を所定時間ラッチするラッチ回路を有し、
前記比較回路は、前記ラッチ回路にラッチされた前記入力信号と、前記逆演算結果信号とを比較する、請求項１に記載の半導体装置。