JP7217688B2 - 半導体装置、及び半導体素子の製造方法 - Google Patents
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Description
1.1 半導体基板の平面構造
図1は、実施の形態1の半導体装置に備えられる半導体基板を模式的に図示する上面図である。図2は、実施の形態1の半導体装置に備えられる半導体基板の一部を模式的に図示する拡大上面図である。図2は、図1に描かれた部分Aを拡大して図示する。
図3は、実施の形態1の半導体装置に備えられる半導体基板を模式的に図示する断面図である。図3は、図2に描かれた切断線B-Bの位置における断面を図示する。図3は、互いに隣接する半導体素子、及びその間に配置される素子間部を図示する。
図4は、実施の形態1の半導体装置を模式的に図示する断面図である。図5は、実施の形態1の半導体装置の、放電抑制材が半導体基板から引き剥がされた状態を模式的に図示する断面図である。図4及び図5は、図2に描かれた切断線B-Bの位置における断面を図示する。
図6は、実施の形態1の第1変形例の半導体装置に備えられる半導体基板を模式的に図示する断面図である。図7は、実施の形態1の第1変形例の半導体装置を模式的に図示する断面図である。図8は、実施の形態1の第2変形例の半導体装置に備えられる半導体基板を模式的に図示する断面図である。図9は、実施の形態1の第2変形例の半導体装置を模式的に図示する断面図である。
半導体装置1が放電抑制材102を備えない場合は、各半導体素子110Nの評価等のために各半導体素子110Nに電圧が印加されたときに、各半導体素子110Nに属する上面電極171と素子間部111との間に部分放電が発生することがある。発生する部分放電は、火花放電現象である。このため、当該部分放電が発生する電圧である火花電圧と、各半導体素子110Nに属する上面電極171と素子間部111との間の沿面距離と、の関係は、パッシェンの法則から算出することができる。
図11は、実施の形態2の半導体素子の製造方法を図示するフローチャートである。
Claims (6)
- 半導体基板であって、前記半導体基板の広がり方向に配列される複数の半導体素子と、前記複数の半導体素子に含まれる隣接する半導体素子の間にある素子間部と、を備える半導体基板と、
前記素子間部の表面に付着し、前記複数の半導体素子に含まれる各半導体素子の中央部の表面に付着せず、絶縁体からなる放電抑制材と、
を備え、
前記放電抑制材は、-20℃以下のガラス転移温度を有する合成ラテックスからなる半導体装置。 - 前記放電抑制材は、前記各半導体素子の外周部の表面にさらに付着する
請求項1の半導体装置。 - 前記各半導体素子は、活性部と、前記活性部を囲む終端部と、を備え、
前記放電抑制材は、前記活性部の表面の一部、及び前記終端部の表面に付着する
請求項1又は2の半導体装置。 - 前記放電抑制材は、前記複数の半導体素子を損傷せずに前記半導体基板から引き剥がし可能である
請求項1から3までのいずれかの半導体装置。 - a) 半導体基板であって、前記半導体基板の広がり方向に配列される複数の半導体素子と、前記複数の半導体素子に含まれる隣接する半導体素子の間にあるダイシングラインと、を備える半導体基板を準備する工程と、
b) 前記ダイシングラインの表面に付着し、前記複数の半導体素子に含まれる各半導体素子の中央部の表面に付着せず、絶縁体からなる放電抑制材を前記半導体基板に付着させる工程と、
c) 工程b)の後に、前記各半導体素子に電圧を印加する工程と、
d) 工程c)の後に、前記放電抑制材を前記半導体基板から引き剥がす工程と、
e) 工程d)の後に、前記ダイシングラインに沿って前記半導体基板をダイシングする工程と、
を備え、
前記放電抑制材は-20℃以下のガラス転移温度を有する合成ラテックスからなる半導体素子の製造方法。 - 工程a)は、
a-1) 前記放電抑制材の硬化前流動体を前記半導体基板に塗布して塗布膜を形成する工程と、
a-2) 前記塗布膜を硬化させて前記塗布膜を前記放電抑制材に変化させる工程と、
を備える
請求項5の半導体素子の製造方法。
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