JP7217688B2 - 半導体装置、及び半導体素子の製造方法 - Google Patents

半導体装置、及び半導体素子の製造方法 Download PDF

Info

Publication number
JP7217688B2
JP7217688B2 JP2019175083A JP2019175083A JP7217688B2 JP 7217688 B2 JP7217688 B2 JP 7217688B2 JP 2019175083 A JP2019175083 A JP 2019175083A JP 2019175083 A JP2019175083 A JP 2019175083A JP 7217688 B2 JP7217688 B2 JP 7217688B2
Authority
JP
Japan
Prior art keywords
semiconductor
semiconductor substrate
suppressing material
discharge suppressing
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019175083A
Other languages
English (en)
Other versions
JP2021052124A (ja
Inventor
典嗣 野村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2019175083A priority Critical patent/JP7217688B2/ja
Priority to US16/874,488 priority patent/US11942382B2/en
Priority to DE102020123597.6A priority patent/DE102020123597A1/de
Priority to CN202010994209.XA priority patent/CN112563248A/zh
Publication of JP2021052124A publication Critical patent/JP2021052124A/ja
Application granted granted Critical
Publication of JP7217688B2 publication Critical patent/JP7217688B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Description

本発明は、半導体装置、及び半導体素子の製造方法に関する。
チップ状の半導体素子は、多くの場合は、複数の半導体素子を半導体基板に形成し、形成された複数の半導体素子を個片化することにより製造される。
チップ状の半導体素子が製造される際に半導体素子の電気的特性が評価される場合は、個片化された半導体素子の電気的特性が評価される場合もあるし、半導体基板に形成された個片化されていない半導体素子の電気的特性が評価される場合もある。
個片化された半導体素子の電気的特性が評価される場合は、評価される半導体素子の設置面が、真空吸着等により、評価装置のチャックステージの表面に接触させられ、当該表面に固定される。また、評価される半導体素子の非設置面に設けられた電極に、評価装置のプローブが接触し、評価される半導体素子に、電気信号の入出力が行われる。評価される半導体素子がその縦方向すなわちその面外方向に大きな電流が流れる縦型構造を有する場合は、チャックステージは、電極として機能する。
個片化された半導体素子の電気的特性が評価され、評価される半導体素子が縦型構造を有する場合は、評価される半導体素子に部分放電が発生する場合がある。部分放電は、例えば、半導体素子の非設置面の一部に設けられた電極の電位と、チャックステージの電位と同じ電位を有する領域の電位と、の電位差により発生する。また、部分放電は、半導体素子の部分的な破損等の半導体素子の不具合を生じる。半導体素子の電気的特性が評価される工程において発生した部分放電が見逃され、不具合を有する半導体素子が良品としてそのまま後工程に流出した場合は、後工程において不具合を有する半導体素子を抽出することは困難である。このため、半導体素子に部分放電が発生することを抑制して半導体素子の不具合が生じることを抑制するための要素を評価装置に設けることが検討されている。
例えば、特許文献１に記載された技術においては、評価冶具が、高耐圧半導体チップの評価に用いられる。評価冶具は、プローブ保持台等から構成される。プローブ保持台には、取付部が形成される。取付部には、シリコーンラバーが取り付けられる。シリコーンラバーは、高耐圧半導体チップの終端部分に押し当てられる。これにより、高耐圧半導体チップの側面部分から高耐圧半導体チップのエミッタ電極又はゲート電極にかけてのスパークパスをシリコーンラバーによって遮断することができる（段落００３０－００４５）。
半導体基板に形成された個片化されていない半導体素子の電気的特性が評価される場合は、評価される半導体素子の非設置面に設けられた電極に、評価装置のプローブが接触し、評価される半導体素子に、電気信号の入出力が行われる。
半導体基板に形成された個片化されていない半導体素子の電気的特性が評価される場合も、評価される半導体素子に部分放電が発生する場合がある。また、部分放電は、半導体素子の部分的な破損等の半導体素子の不具合を生じる。半導体素子の電気的特性が評価される工程において発生した部分放電が見逃され、不具合を有する半導体素子が良品としてそのまま後工程に流出した場合は、後工程において不具合を有する半導体素子を抽出することは困難である。このため、半導体素子に部分放電が発生することを抑制して半導体素子の不具合が生じることを抑制するための要素を評価装置に設けることが検討されている。
例えば、特許文献２に記載された技術においては、半導体ウエハ測定装置が、ウエハに形成されている半導体装置を試験する。半導体ウエハ測定装置においては、ウエハに接触する一対のプローブの先端間に、絶縁部材がウエハに接触させられる。これにより、ウエハ上での界面放電を効果的に抑制することができる。これによりプローブ間の放電による絶縁破壊を防ぐことができる（段落００２３－００２６）。
特開２００１－５１０１１号公報 特開２０１０－１０３０６号公報
特許文献１に記載された技術においては、シリコーンラバーが高耐圧半導体チップに押し当てられる。このため、シリコーンラバーと高耐圧半導体チップとの間にかみこまれた異物が高耐圧半導体チップに付着する。また、シリコーンラバー痕が高耐圧半導体チップに形成される。付着した異物、及び形成されたシリコーンラバー痕は、後工程において高耐圧半導体チップの不具合が生じる。
また、特許文献１に記載された技術においては、シリコーンラバーが複数の高耐圧半導体チップに繰り返し押し当てられる。このため、シリコーンラバーと高耐圧半導体チップとの間に異物がかみこまれた場合は、かみこまれた異物が、その後にシリコーンラバーが押し当てられる複数の高耐圧半導体チップに付着し、かみこまれた異物による汚染が複数の高耐圧半導体チップに広がる。したがって、シリコーンラバーと高耐圧半導体チップとの間に異物がかみこまれた場合は、その後に後工程に流される複数の高耐圧半導体チップの不具合が生じる。このため、シリコーンラバーに付着する異物の管理が必要である。しかし、当該管理は煩雑であり困難である。
特許文献２に記載された技術においては、絶縁部材がウエハに接触させられる。このため、特許文献１に記載された技術と同様に、絶縁部材とウエハとの間にかみこまれた異物がウエハに付着する。また、絶縁部材痕がウエハに形成される。付着した異物、及び形成された絶縁部材痕は、後工程においてウエハ及び高耐圧半導体素子の不具合を生じる。
また、特許文献２に記載された技術においては、絶縁部材が複数のウエハに繰り返し接触させられる。このため、絶縁部材とウエハとの間に異物がかみこまれた場合は、かみこまれた異物が、その後に絶縁部材が接触させられる複数のウエハに付着し、かみこまれた異物による汚染が複数のウエハに広がる。したがって、絶縁部材とウエハとの間に異物がかみこまれた場合は、その後に後工程に流される複数のウエハ及び複数の高耐圧半導体素子の不具合を生じる。このため、絶縁部材に付着する異物の管理が必要である。しかし、当該管理は煩雑であり困難である。
加えて、特許文献２に記載された技術においては、実際に問題となる、ウエハに形成された高耐圧半導体素子と、ウエハに形成された隣接する高耐圧半導体素子の間にある素子間部と、の間に発生する部分放電を抑制することができない。
一方、近年においては、半導体基板に形成された半導体素子の電気的特性が評価される場合に大電力試験を行うことが可能になりつつある。また、半導体基板から直接的に製品を組み立てることにより製品の組み立ての効率を向上することが可能になりつつある。このため、個片化された半導体素子の電気的特性を評価することが行われず、半導体基板に形成された個片化されていない半導体素子の電気的特性を評価することが行われることが多くなっている。しかし、半導体基板に形成された個片化されていない半導体素子の電気的特性を評価する場合には、上述した問題が生じる。
本発明は、これらの問題に鑑みてなされた。本発明は、半導体基板に形成された半導体素子の電気的特性の評価等のために半導体素子に電圧が印加された場合に半導体素子と素子間部との間に部分放電が発生することを抑制することができ、半導体基板への異物の付着、半導体基板への部材痕の形成等を抑制することができる半導体装置、及び半導体素子の製造方法を提供することを目的とする。
本発明の第１の態様は、半導体装置に関する。
半導体装置は、半導体基板及び放電抑制材を備える。
半導体基板は、複数の半導体素子及び素子間部を備える。複数の半導体素子は、半導体基板の広がり方向に配列される。素子間部は、複数の半導体素子に含まれる隣接する半導体素子の間にある。
放電抑制材は、素子間部の表面に付着するが、複数の半導体素子に含まれる各半導体素子の中央部の表面に付着しない。放電抑制材は、絶縁体からなる。放電抑制材は、－２０℃以下のガラス転移温度を有する合成ラテックスからなる。
本発明の第２の態様は、半導体素子の製造方法に関する。
半導体素子の製造方法においては、半導体基板が準備される。準備される半導体基板は、複数の半導体素子及びダイシングラインを備える。複数の半導体素子は、半導体基板の広がり方向に配列される。ダイシングラインは、複数の半導体素子に含まれる隣接する半導体素子の間にある。
また、放電抑制材が半導体基板に付着させられる。放電抑制材は、ダイシングラインの表面に付着するが、複数の半導体素子に含まれる各半導体素子の中央部の表面に付着しない。放電抑制材は、絶縁体からなる。放電抑制材は、－２０℃以下のガラス転移温度を有する合成ラテックスからなる。

放電抑制材が半導体基板に付着させられた後に、各半導体素子に電圧が印加される。
各半導体素子に電圧が印加された後に、放電抑制材が半導体基板から引き剥がされる。
放電抑制材が半導体基板から引き剥がされた後に、ダイシングラインに沿って半導体基板がダイシングされる。
本発明によれば、部分放電の開始部分となる、素子間部の表面が、絶縁体からなる放電抑制材により覆われる。このため、各半導体素子と素子間部との間の沿面距離が長くなり、各半導体素子の評価等のために各半導体素子に電圧が印加された場合に各半導体素子と素子間部との間に部分放電が発生することを抑制することができる。
また、本発明によれば、部分放電が発生することを抑制するための部材が半導体基板に押し当てられない場合でも、各半導体素子と素子間部との間の沿面距離を確保することができる。このため、部分放電が発生することを抑制するための部材を半導体基板に押し当てる必要がなくなる。これにより、半導体基板への異物の付着、半導体基板への部材痕の形成等を抑制することができる。
本発明の目的、特徴、局面及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１の半導体装置に備えられる半導体基板を模式的に図示する上面図である。 実施の形態１の半導体装置に備えられる半導体基板の一部を模式的に図示する拡大上面図である。 実施の形態１の半導体装置に備えられる半導体基板を模式的に図示する断面図である。 実施の形態１の半導体装置を模式的に図示する断面図である。 実施の形態１の半導体装置の、放電抑制材が半導体基板から引き剥がされた状態を模式的に図示する断面図である。 実施の形態１の第１変形例の半導体装置に備えられる半導体基板を模式的に図示する断面図である。 実施の形態１の第１変形例の半導体装置を模式的に図示する断面図である。 実施の形態１の第２変形例の半導体装置に備えられる半導体基板を模式的に図示する断面図である。 実施の形態１の第２変形例の半導体装置を模式的に図示する断面図である。 実施の形態１の半導体装置に備えられる半導体基板における、パッシェンの法則から算出される、各半導体素子に属する上面電極と素子間部との間に部分放電が発生する電圧である火花電圧と、各半導体素子に属する上面電極と素子間部との間の沿面距離と、の関係を図示するグラフである。 実施の形態２の半導体素子の製造方法を図示するフローチャートである。
１ 実施の形態１
１．１ 半導体基板の平面構造
図１は、実施の形態１の半導体装置に備えられる半導体基板を模式的に図示する上面図である。図２は、実施の形態１の半導体装置に備えられる半導体基板の一部を模式的に図示する拡大上面図である。図２は、図１に描かれた部分Ａを拡大して図示する。
図１及び図２に図示される半導体基板１０１は、複数の半導体素子１１０及び素子間部１１１を備える。
複数の半導体素子１１０は、半導体基板１０１の広がり方向に配列される。図１及び図２に図示される半導体基板１０１においては、複数の半導体素子１１０は、マトリクス状に配列される。複数の半導体素子１１０は、半導体ウエハにｐ型拡散層、ｎ型拡散層等を形成し、半導体ウエハの上に、電極、絶縁層等を配置することにより形成される。
素子間部１１１は、複数の半導体素子１１０に含まれる、互いに隣接する半導体素子１１０Ａ及び１１０Ｂの間にある。
半導体基板１０１からは、チップ状の半導体素子が製造される。その際には、素子間部１１１に沿って半導体基板１０１がダイシングされて複数の半導体素子１１０が互いに分離される。このため、素子間部１１１は、それに沿って半導体基板１０１がダイシングされるダイシングラインである。
複数の半導体素子１１０に含まれる各半導体素子１１０Ｎは、図２に図示されるように、活性部１２１及び終端部１２２を備える。終端部１２２は、活性部１２１を囲む。活性部１２１には、各半導体素子１１０Ｎが通電した場合に主電流が流れる。終端部１２２は、電界緩和構造が形成される電界緩和領域である。電界緩和構造により、終端部１２２の表面１２２Ｓにおいて電界の集中が緩和され、各半導体素子１１０Ｎの耐圧が向上する。
１．２ 半導体基板の断面構造
図３は、実施の形態１の半導体装置に備えられる半導体基板を模式的に図示する断面図である。図３は、図２に描かれた切断線Ｂ－Ｂの位置における断面を図示する。図３は、互いに隣接する半導体素子、及びその間に配置される素子間部を図示する。
半導体基板１０１は、図３に図示されるように、半導体ウエハ１３１、電極１３２及び絶縁層１３３を備える。電極１３２及び絶縁層１３３は、半導体ウエハ１３１の上に配置される。半導体ウエハ１３１は、ｐ型拡散層１４１及びｎ型拡散層１４２を備える。これらにより、半導体基板１０１に各半導体素子１１０Ｎが形成される。
図３に図示される半導体基板１０１においては、各半導体素子１１０Ｎは、ダイオードである。各半導体素子１１０Ｎがダイオード以外の半導体素子であってもよい。例えば、各半導体素子１１０Ｎが金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等であってもよい。
ｐ型拡散層１４１は、ｐ型領域１５１を備える。ｐ型領域１５１は、半導体ウエハ１３１の上面１３１Ｕに沿って形成される。ｐ型領域１５１は、活性部１２１においては、活性部１２１の全面に渡って形成され、終端部１２２においては、離散的に形成される。
ｎ型拡散層１４２は、ｎ型緩和領域１６１及びｎ型領域１６２を備える。ｎ型緩和領域１６１及びｎ型領域１６２は、半導体ウエハ１３１の下面１３１Ｌに沿って形成される。ｎ型緩和領域１６１及びｎ型領域１６２は、半導体ウエハ１３１の全面に渡って形成される。
電極１３２は、上面電極１７１及び下面電極１７２を備える。上面電極１７１は、半導体ウエハ１３１の上面１３１Ｕの上に配置される。上面電極１７１は、活性部１２１においては、活性部１２１の全面に渡って配置され、終端部１２２においては、離散的に配置される。上面電極１７１は、ｐ型領域１５１に接触し、アノードとなる。下面電極１７２は、半導体ウエハ１３１の下面１３１Ｌの上に配置される。下面電極１７２は、半導体ウエハ１３１の全面に渡って配置される。下面電極１７２は、ｎ型領域１６２に接触し、カソードとなる。
絶縁層１３３は、第１の絶縁層１８１、第２の絶縁層１８２及び第３の絶縁層１８３を備える。第１の絶縁層１８１、第２の絶縁層１８２及び第３の絶縁層１８３は、半導体ウエハ１３１の上面１３１Ｕの上に配置される。第１の絶縁層１８１、第２の絶縁層１８２及び第３の絶縁層１８３は、終端部１２２に配置される。第１の絶縁層１８１は、半導体ウエハ１３１の上面１３１Ｕの上に直接的に配置される。第２の絶縁層１８２は、上面電極１７１及び第１の絶縁層１８１に重ねて半導体ウエハ１３１の上面１３１Ｕの上に配置される。第３の絶縁層１８３は、上面電極１７１、第１の絶縁層１８１及び第２の絶縁層１８２に重ねて半導体ウエハ１３１の上面１３１Ｕの上に配置される。第２の絶縁層１８２は、窒素を含む絶縁材料からなる。第３の絶縁層１８３は、有機系の絶縁材料からなる。
素子間部１１１の表面１１１Ｓは、露出する。このため、各半導体素子１１０Ｎの評価等のために各半導体素子１１０Ｎに電圧が印加された場合は、各半導体素子１１０Ｎに属する上面電極１７１と素子間部１１１との間に部分放電が発生することがある。例えば、６００Ｖ以上の電位等の特定の電位が各半導体素子１１０Ｎに属する上面電極１７１に与えられた場合は、各半導体素子１１０Ｎに属する上面電極１７１と素子間部１１１との間に部分放電が発生する。
１．３ 放電抑制材の付着
図４は、実施の形態１の半導体装置を模式的に図示する断面図である。図５は、実施の形態１の半導体装置の、放電抑制材が半導体基板から引き剥がされた状態を模式的に図示する断面図である。図４及び図５は、図２に描かれた切断線Ｂ－Ｂの位置における断面を図示する。
図４及び図５に図示される実施の形態１の半導体装置１は、半導体基板１０１及び放電抑制材１０２を備える。
放電抑制材１０２は、素子間部１１１の表面１１１Ｓに付着し、素子間部１１１の表面１１１Ｓを覆う。放電抑制材１０２は、絶縁体からなる。これにより、部分放電の開始部分となる、素子間部１１１の表面１１１Ｓが、絶縁体からなる放電抑制材１０２により覆われる。このため、各半導体素子１１０Ｎと素子間部１１１との間の沿面距離を確保することができ、各半導体素子１１０Ｎの評価等のために各半導体素子１１０Ｎに電圧が印加された場合に各半導体素子１１０Ｎと素子間部１１１との間に部分放電が発生することを抑制することができる。
放電抑制材１０２は、各半導体素子１１０Ｎの中央部１９１の表面１９１Ｓに付着しない。これにより、各半導体素子１１０Ｎの中央部１９１の表面１９１Ｓから発せられる大きな熱が放電抑制材１０２に伝わることを抑制することができる。このため、放電抑制材１０２が当該熱により劣化、収縮等することを抑制することができる。
放電抑制材１０２は、各半導体素子１１０Ｎの外周部１９２の表面１９２Ｓに付着し、各半導体素子１１０Ｎの外周部１９２の表面１９２Ｓを覆う。これにより、放電抑制材１０２は、活性部１２１の表面１２１ｓの一部及び終端部１２２の表面１２２Ｓに付着し、活性部１２１の表面１２１ｓの一部及び終端部１２２の表面１２２Ｓを覆う。これにより、各半導体素子１１０Ｎと素子間部１１１との間の沿面距離がさらに長くなり、各半導体素子１１０Ｎと素子間部１１１との間に部分放電が発生することをさらに抑制することができる。
放電抑制材１０２は、ラテックス、ドライフィルム、ゴム製のシール等からなる。
放電抑制材１０２がラテックスからなる場合は、半導体基板１０１にラテックスの硬化前流動体を塗布して塗布膜を形成し、形成した塗布膜を硬化させることにより、放電抑制材１０２を形成することができる。
硬化前流動体の半導体基板１０１への塗布は、インクジェット装置等の塗布装置により硬化前流動体を半導体基板１０１に吹き付けること等により行われる。インクジェット装置により硬化前流動体を半導体基板１０１に吹き付けることより硬化前流動体の半導体基板１０１への塗布が行われる場合は、パターニングのためのマスクが不要になる。このため、放電抑制材１０２を形成するプロセスを簡略化することができる。また、図５に図示されるように、複数の半導体素子１１０を損傷せずに放電抑制材１０２を半導体基板１０１から引き剥がすことができる。
放電抑制材１０２は、各半導体素子１１０Ｎの評価等のために各半導体素子１１０Ｎに電圧が印加された後に半導体基板１０１から引き剥がされる。これにより、半導体装置１が保管されている間に、放電抑制材１０２に覆われる面にごみ等の異物が付着することを抑制することができる。
放電抑制材１０２は、各半導体素子１１０Ｎの評価に必要な面積を有し各半導体素子１１０Ｎに属する上面電極１７１を露出させる開口を有する。これにより、放電抑制材１０２が半導体基板１０１に付着した状態のまま各半導体素子１１０Ｎの評価を行うことができる。また、活性部１２１を有効に使用することができる。放電抑制材１０２は、半導体基板１０１へのワイヤボンディングが行われる際に半導体基板１０１から引き剥がすことができる。このため、放電抑制材１０２は、製品の組み立てを阻害しない。例えば、ワイヤボンディングが行われる領域が狭くなることを抑制することができる。これらにより、放電抑制材１０２は、部分放電を抑制することができるとともに、製品の組み立てを阻害しない。また、放電抑制材１０２によれば、製品の組み立てが開始されるまで外部のごみ等により半導体基板１０１が汚染されることを抑制することができ、当該ごみによる不良率の上昇を抑制することができる。
ラテックスの硬化前流動体は、望ましくは、常温で塗布される。また、ラテックスの硬化前流動体は、望ましくは、３０℃以上１００℃以下で硬化させられ、さらに望ましくは、９０℃以上１００℃以下で硬化させられる。これにより、ラテックスが劣化することを抑制することができ、部分放電をさらに抑制することができる。ラテックスの硬化前流動体がこれらの範囲より高い温度で硬化させられた場合は、ラテックスが劣化することを抑制することが困難になる傾向が現れる。なお、ラテックスの劣化速度は、温度が高くなるほど速くなり、温度が１０℃高くなった場合は約２倍となる。
ラテックスの硬化前流動体は、空気、酢酸等に接触した場合に凝固する性質を有する。
ラテックスの硬化前流動体の保管温度の望ましい範囲は、０℃以上３０℃以下である。このため、ラテックスの硬化前流動体は、常温で保管することができる。
上述したように、放電抑制材１０２は、各半導体素子１１０Ｎの中央部１９１の表面１９１Ｓに付着しない。これにより、放電抑制材１０２がラテックスからなる場合においても、各半導体素子１１０Ｎの評価等のために各半導体素子１１０Ｎに電圧が印加されたときに各半導体素子１１０Ｎの中央部１９１の表面１９１Ｓから発せられる大きな熱が、温度が高くなるほど早くなる劣化速度を有するラテックスに伝わることを抑制することができる。このため、放電抑制材１０２が劣化することを抑制することができる。
放電抑制材１０２を構成するラテックスは、合成ラテックス等である。合成ラテックスは、望ましくは、低いガラス転移温度を有し、さらに望ましくは、－２０℃以下のガラス転移温度を有する。合成ラテックスが低いガラス転移温度を有することが望ましいのは、合成ラテックスが低いガラス転移温度を有する場合は、合成ラテックスが柔らかくなり、放電抑制材１０２が半導体基板１０１から引き剥がされる際に複数の半導体素子１１０が損傷することを抑制することができるからである。このため、合成ラテックスは、望ましくは、ブタジエンを含む合成ラテックスである。
放電抑制材１０２によれば、シリコーンラバー等の、部分放電が発生することを抑制するための部材が半導体基板１０１に押し当てられない場合でも、各半導体素子１１０Ｎと素子間部１１１との間の沿面距離を確保することができる。このため、シリコーンラバー等の、部分放電が発生することを抑制するための部材を半導体基板１０１に押し当てる必要がなくなる。これにより、半導体基板１０１への異物の付着、半導体基板１０１への部材痕の形成等を抑制することができる。
１．４ 半導体基板の構造の変形例
図６は、実施の形態１の第１変形例の半導体装置に備えられる半導体基板を模式的に図示する断面図である。図７は、実施の形態１の第１変形例の半導体装置を模式的に図示する断面図である。図８は、実施の形態１の第２変形例の半導体装置に備えられる半導体基板を模式的に図示する断面図である。図９は、実施の形態１の第２変形例の半導体装置を模式的に図示する断面図である。
図６及び図７に図示される、実施の形態１の第１変形例の半導体装置２に備えられる半導体基板２０１は、第２の絶縁層１８２及び第３の絶縁層１８３を備えない点で、図３及び図４に図示される実施の形態１の半導体装置１に備えられる半導体基板１０１と相違する。
図８及び図９に図示される、実施の形態１の第２変形例の半導体装置３に備えられる半導体基板３０１は、第３の絶縁層１８３を備えない点で、図３及び図４に図示される実施の形態１の半導体装置１に備えられる半導体基板１０１と相違する。
１．５ 放電抑制材の幅
半導体装置１が放電抑制材１０２を備えない場合は、各半導体素子１１０Ｎの評価等のために各半導体素子１１０Ｎに電圧が印加されたときに、各半導体素子１１０Ｎに属する上面電極１７１と素子間部１１１との間に部分放電が発生することがある。発生する部分放電は、火花放電現象である。このため、当該部分放電が発生する電圧である火花電圧と、各半導体素子１１０Ｎに属する上面電極１７１と素子間部１１１との間の沿面距離と、の関係は、パッシェンの法則から算出することができる。
図１０は、実施の形態１の半導体装置に備えられる半導体基板における、パッシェンの法則から算出される、各半導体素子に属する上面電極と素子間部との間に部分放電が発生する電圧である火花電圧と、各半導体素子に属する上面電極と素子間部との間の沿面距離と、の関係を図示するグラフである。図１０は、２５℃、７５℃、１２５℃、１５０℃及び１７５℃の各温度について、火花電圧と沿面距離との関係を図示する。
放電抑制材１０２の幅が決定される際には、まず、各半導体素子１１０Ｎの評価等のために各半導体素子１１０Ｎに属する上面電極１７１と素子間部１１１との間に印加される電圧が特定される。また、図１０に図示されるような、パッシェンの法則から算出される、火花電圧と沿面距離との関係が参照され、特定された電圧に一致する火花電圧を与える沿面距離が特定される。また、各半導体素子１１０Ｎに属する上面電極１７１と素子間部１１１との間の沿面距離が特定された沿面距離より長くなるように放電抑制材１０２の幅が決定される。これにより、各半導体素子１１０Ｎに属する上面電極１７１と素子間部１１１との間に部分放電が発生することを抑制することができる。
続いて、火花電圧と当該火花電圧を与える沿面距離との関係の理論的な導出について説明する。
互いに平行をなす電極間に火花放電が発生する電圧である火花電圧Ｖ［Ｖ］は、パッシェンの法則に基づいて、式（１）により表される。
Ｖ＝Ａ（ｐｄ）／（ｌｎ（ｐｄ）＋Ｂ）・・・（１）
ただし、ｐは、周辺の気体の圧力［ｔｏｒｒ］であり、ｄは、当該電極間の距離［μｍ］であり、Ａ及びＢは、周辺の気体によって決まる定数である。
周辺の気体が大気である場合は、火花電圧Ｖ［Ｖ］は、実験的に、式（２）により表される。
Ｖ＝１２６（ｐｄ）（ｌｏｇ１０（ｐｄ）／０．２２）・・・（２）
また、相対空気密度ρは、式（３）により表される。
ρ＝０．３８６ｐ／（２７３＋ｔ）・・・（３）
ただし、ｔは、温度［℃］である。
２ 実施の形態２
図１１は、実施の形態２の半導体素子の製造方法を図示するフローチャートである。
実施の形態２の半導体素子の製造方法は、図１１に図示されるステップＳ１からＳ６までを備える。
ステップＳ１においては、半導体基板１０１が準備される。
半導体基板１０１が準備される際には、半導体ウエハが準備される。
また、準備された半導体ウエハに不純物が注入され、準備された半導体ウエハが加熱される。これにより、半導体ウエハにｐ型拡散層１４１及びｎ型拡散層１４２が形成され、図３に図示される半導体ウエハ１３１が得られる。
また、得られた半導体ウエハ１３１の上に電極１３２及び絶縁層１３３が形成される。これにより、図３に図示される半導体基板１０１が得られる。
得られた半導体基板１０１は、複数の半導体素子１１０、及びダイシングラインである素子間部１１１を備える。複数の半導体素子１１０は、当該ダイシングライン１１１により区切られる。各半導体素子１１０Ｎは、活性部１２１及び終端部１２２を備える。
ステップＳ１の後のステップＳ２及びＳ３においては、図４に図示される放電抑制材１０２が半導体基板１０１に付着させられる。
ステップＳ２においては、準備された半導体基板１０１に放電抑制材１０２の硬化前流動体が塗布されて塗布膜が形成される。硬化前流動体は、ダイシングライン１１１に沿って塗布される。硬化前流動体は、望ましくは、インクジェット装置により塗布される。これにより、パターニングのためのマスクが不要になる。このため、放電抑制材１０２を形成するプロセスを簡略化することができる。
ステップＳ２の後のステップＳ３においては、形成された塗布膜が硬化させられて当該塗布膜が図４に図示される放電抑制材１０２に変化させられる。塗布膜が硬化させられる際には、塗布膜が加熱される。
ステップＳ３の後のステップＳ４においては、各半導体素子１１０Ｎに電圧が印加される。また、印加された電圧を用いて各半導体素子１１０Ｎの電気的特性が評価される。
ステップＳ４の後のステップＳ５においては、放電抑制材１０２が半導体基板１０１から引き剥がされる。
ステップＳ５の後のステップＳ６においては、ダイシングライン１１１に沿って半導体基板１０１がダイシングされる。半導体基板１０１がダイシングされる際には、回転するブレードがダイシングライン１１１に沿って半導体基板１０１を切断する。これにより、複数の半導体素子１１０が互いに分離されて複数のチップ状の半導体素子が得られる。
ステップＳ２及びＳ３によれば、放電抑制材１０２の硬化前流動体がダイシングライン１１１に沿って塗布された後に加熱されて硬化させられる。これにより、放電抑制材１０２の形状を安定させることができ、放電抑制材１０２の部分放電の抑制効果のばらつきを抑制することができる。
また、ステップＳ２及びＳ３によれば、ステップＳ４において各半導体素子１１０Ｎの電気的特性が評価される前に放電抑制材１０２が半導体基板１０１に付着させられる。これにより、半導体基板１０１が保管されている間に終端部１２２に形成される電界緩和構造、ダイシングライン１１１等にごみ等の異物が付着することを抑制することができる。また、シリコーンラバー等の、部分放電が発生することを抑制するための部材が半導体基板１０１に押し当てられない場合でも、各半導体素子１１０Ｎと素子間部１１１との間の沿面距離を確保することができる。このため、ステップＳ４において、シリコーンラバー等の、部分放電が発生することを抑制するための部材を半導体基板１０１に押し当てる必要がなくなる。これにより、ステップＳ４において、半導体基板１０１への異物の付着、半導体基板１０１への部材痕の形成等を抑制することができる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
１，２，３ 半導体装置、１０１，２０１，３０１ 半導体基板、１０２ 放電抑制材、１１０ 複数の半導体素子、１１１ 素子間部、１２１ 活性部、１２２ 終端部、１９１ 中央部、１９２ 外周部。

Claims (6)

  1. 半導体基板であって、前記半導体基板の広がり方向に配列される複数の半導体素子と、前記複数の半導体素子に含まれる隣接する半導体素子の間にある素子間部と、を備える半導体基板と、
    前記素子間部の表面に付着し、前記複数の半導体素子に含まれる各半導体素子の中央部の表面に付着せず、絶縁体からなる放電抑制材と、
    を備え、
    前記放電抑制材は、－２０℃以下のガラス転移温度を有する合成ラテックスからなる半導体装置。
  2. 前記放電抑制材は、前記各半導体素子の外周部の表面にさらに付着する
    請求項１の半導体装置。
  3. 前記各半導体素子は、活性部と、前記活性部を囲む終端部と、を備え、
    前記放電抑制材は、前記活性部の表面の一部、及び前記終端部の表面に付着する
    請求項１又は２の半導体装置。
  4. 前記放電抑制材は、前記複数の半導体素子を損傷せずに前記半導体基板から引き剥がし可能である
    請求項１から３までのいずれかの半導体装置。
  5. a) 半導体基板であって、前記半導体基板の広がり方向に配列される複数の半導体素子と、前記複数の半導体素子に含まれる隣接する半導体素子の間にあるダイシングラインと、を備える半導体基板を準備する工程と、
    b) 前記ダイシングラインの表面に付着し、前記複数の半導体素子に含まれる各半導体素子の中央部の表面に付着せず、絶縁体からなる放電抑制材を前記半導体基板に付着させる工程と、
    c) 工程b)の後に、前記各半導体素子に電圧を印加する工程と、
    d) 工程c)の後に、前記放電抑制材を前記半導体基板から引き剥がす工程と、
    e) 工程d)の後に、前記ダイシングラインに沿って前記半導体基板をダイシングする工程と、
    を備え、
    前記放電抑制材は－２０℃以下のガラス転移温度を有する合成ラテックスからなる半導体素子の製造方法。
  6. 工程a)は、
    a-1) 前記放電抑制材の硬化前流動体を前記半導体基板に塗布して塗布膜を形成する工程と、
    a-2) 前記塗布膜を硬化させて前記塗布膜を前記放電抑制材に変化させる工程と、
    を備える
    請求項５の半導体素子の製造方法。
JP2019175083A 2019-09-26 2019-09-26 半導体装置、及び半導体素子の製造方法 Active JP7217688B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2019175083A JP7217688B2 (ja) 2019-09-26 2019-09-26 半導体装置、及び半導体素子の製造方法
US16/874,488 US11942382B2 (en) 2019-09-26 2020-05-14 Semiconductor device and method for manufacturing semiconductor element
DE102020123597.6A DE102020123597A1 (de) 2019-09-26 2020-09-10 Halbleitervorrichtung und Verfahren zum Herstellen eines Halbleiterelements
CN202010994209.XA CN112563248A (zh) 2019-09-26 2020-09-21 半导体装置及半导体元件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019175083A JP7217688B2 (ja) 2019-09-26 2019-09-26 半導体装置、及び半導体素子の製造方法

Publications (2)

Publication Number Publication Date
JP2021052124A JP2021052124A (ja) 2021-04-01
JP7217688B2 true JP7217688B2 (ja) 2023-02-03

Family

ID=74872762

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019175083A Active JP7217688B2 (ja) 2019-09-26 2019-09-26 半導体装置、及び半導体素子の製造方法

Country Status (4)

Country Link
US (1) US11942382B2 (ja)
JP (1) JP7217688B2 (ja)
CN (1) CN112563248A (ja)
DE (1) DE102020123597A1 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014229651A (ja) 2013-05-20 2014-12-08 三菱電機株式会社 半導体装置の製造方法
JP2017063223A (ja) 2016-12-19 2017-03-30 ローム株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880528A (en) * 1997-09-30 1999-03-09 Intel Corporation Energy absorbing structures to prevent damage to an integrated circuit
JP2001051011A (ja) 1999-08-12 2001-02-23 Toshiba Corp 高耐圧半導体チップの評価方法、高耐圧電子機器基板およびその製造方法、および高耐圧半導体装置
US8153464B2 (en) * 2005-10-18 2012-04-10 International Rectifier Corporation Wafer singulation process
US7580240B2 (en) * 2005-11-24 2009-08-25 Ngk Spark Plug Co., Ltd. Via array capacitor, wiring board incorporating a via array capacitor, and method of manufacturing the same
JP5067280B2 (ja) 2008-06-25 2012-11-07 株式会社デンソー 半導体ウエハ測定装置
JP4482061B2 (ja) 2008-08-19 2010-06-16 パナソニック株式会社 半導体素子の耐圧測定装置および耐圧測定方法
JP5235829B2 (ja) * 2009-09-28 2013-07-10 株式会社東芝 半導体装置の製造方法、半導体装置
JP5804203B2 (ja) * 2012-07-11 2015-11-04 三菱電機株式会社 半導体装置およびその製造方法
JP6339345B2 (ja) * 2013-10-31 2018-06-06 三菱電機株式会社 半導体評価装置および半導体評価方法
JP6176201B2 (ja) 2014-07-22 2017-08-09 トヨタ自動車株式会社 半導体装置の製造方法
JP2017079315A (ja) * 2015-10-22 2017-04-27 トヨタ自動車株式会社 半導体装置とその製造方法
US10163858B1 (en) * 2017-10-26 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packages and manufacturing methods thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014229651A (ja) 2013-05-20 2014-12-08 三菱電機株式会社 半導体装置の製造方法
JP2017063223A (ja) 2016-12-19 2017-03-30 ローム株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
US20210098317A1 (en) 2021-04-01
JP2021052124A (ja) 2021-04-01
DE102020123597A1 (de) 2021-04-01
CN112563248A (zh) 2021-03-26
US11942382B2 (en) 2024-03-26

Similar Documents

Publication Publication Date Title
JP7217688B2 (ja) 半導体装置、及び半導体素子の製造方法
US10366880B2 (en) Semiconductor device and method of manufacturing semiconductor device
US20190237458A1 (en) Semiconductor device having multiple gate pads
US9117880B2 (en) Method for manufacturing semiconductor device
JP5618662B2 (ja) 半導体素子の特性測定方法および半導体装置の製造方法
JP4179491B2 (ja) 半導体装置及びその製造方法、ならびにその特性評価方法
US20220020628A1 (en) Method of manufacturing semiconductor device
JP6982549B2 (ja) 炭化ケイ素半導体装置の製造方法および炭化ケイ素半導体検査装置
US10319648B2 (en) Conditions for burn-in of high power semiconductors
JPH097975A (ja) 半導体装置およびその製造方法
Du et al. A mitigation strategy for the short-circuit degradation in SiC MOSFETs
US20150221564A1 (en) Method for manufacturing semiconductor device
JP2002190553A (ja) 樹脂封止型半導体素子及びその製造方法
KR100490333B1 (ko) 바이폴라트랜지스터및그제조방법
US20230142877A1 (en) Semiconductor device and method for manufacturing the same
JPS593943A (ja) 半導体装置の製造方法
JP5266899B2 (ja) 絶縁ゲート型バイポーラトランジスタの検査方法
JP3248388B2 (ja) 半導体装置およびその製造方法
JP2013105937A (ja) 半導体装置及びその製造方法
WO2020105113A1 (ja) 半導体装置および半導体装置の製造方法
JP2018163936A (ja) 半導体装置の製造方法、および半導体装置
JP2020109379A (ja) 半導体装置および半導体装置の製造方法
CN111856229A (zh) 一种包含机械应力加速的压接式绝缘栅双极型晶体管高温反偏试验方法
WO2015132924A1 (ja) 半導体装置
JP2001060568A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210914

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220721

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220802

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220905

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221227

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230124

R150 Certificate of patent or registration of utility model

Ref document number: 7217688

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150