JP3248388B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP3248388B2 JP3248388B2 JP07291295A JP7291295A JP3248388B2 JP 3248388 B2 JP3248388 B2 JP 3248388B2 JP 07291295 A JP07291295 A JP 07291295A JP 7291295 A JP7291295 A JP 7291295A JP 3248388 B2 JP3248388 B2 JP 3248388B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- electrode
- semiconductor device
- insulating material
- gate pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
電極をもち、ゲート電圧によりオン・オフ動作をする絶
縁ゲートバイポーラトランジスタ(以下IGBTと略
す)、MOS(金属−酸化膜−半導体)構造のゲートを
持つMOS型電界効果トランジスタ(以下MOSFET
と略す)など、主として電力用に用いられる半導体装置
およびその製造方法に関する。
インバータ、電源装置等の各種回路の電力用スイッチン
グ素子として、広く用いられている。特にIGBTは、
電圧駆動型のバイポーラ素子として注目を浴びている。
図3は、IGBTの断面図を示す。図の左側部分は、主
電流の導通、遮断を行う活性領域の制御電極を含む部分
である。図において、半導体チップ10の一方の主面に
独立したpウェル領域2が、n高抵抗層1の表面層に拡
散により作られる。また、電子をn高抵抗層1に注入す
るためのnエミッタ領域3がpベース領域2の表面層内
に形成される。さらにpウェル領域2の端部に、nエミ
ッタ領域3から高抵抗n層1に電子を注入するチャネル
領域4を構成するために、pウェル領域2の端部の表面
に薄いゲート酸化膜5を介して、例えば多結晶シリコン
からなるゲート電極6を設ける。ゲート電極6の上は酸
化膜7ですべて覆われ、その酸化膜7で覆われないpウ
ェル領域2およびnエミッタ領域3の表面に接触するエ
ミッタ電極8が、例えばAl−Si合金の蒸着により形
成されている。ゲート電極6の延長部上には、厚いフィ
ールド酸化膜51の上でエミッタ電極8と同時に蒸着後
分離したゲートパッド9が接触している。ゲート電極6
とエミッタ電極8とは酸化膜7で絶縁されているので、
ゲート・エミッタ間に電圧を印加することができる。エ
ミッタ電極8およびゲートパッド9の上には、保護のた
め、例えばポリイミド樹脂からなる絶縁膜20が形成さ
れている。エミッタ電極8の上の絶縁膜20の一部はボ
ンディング用に削除されている。またゲートパッド9の
上の絶縁膜20には、接続孔21が設けられ、その上に
蒸着形成された配線24とゲートパッド9との接続がな
されている。n高抵抗層1の下面側には、nバッファ層
11を介してpコレクタ層12が設けられ、そのpコレ
クタ層12の表面に接触するコレクタ電極13が、例え
ばAl−Si合金の蒸着により形成されている。
電極8側からみた平面図を示す。ここでは、エミッタ電
極8とゲートパッド9とが絶縁膜20の下になって見え
ず、一点鎖線と破線で示してある。エミッタ電極8を覆
う絶縁膜20の一部にエミッタパッド18が設けられ、
エミッタ引き出しリード14がボンディングされてい
る。ゲートパッド9に設けられた接続孔21も見えず、
その上の配線24が見えている。そして、配線24の一
部に、ゲート引き出し導線15がボンディングされてい
る。ゲート引き出し導線15は、ゲート端子に接続され
る。なお、チップ10の周辺部には、エミッタ・コレク
タ間耐圧耐圧を出すためのガードリング17がある。
ッチング損失を少なくすることが必須であり、そのため
に必要なキャリアのライフタイムを得る目的で、半導体
素子の主な接合構造等を構成した後に、電子線照射によ
るライフタイム制御を行っている。これは、良く知られ
ているように、電子線照射により誘起される結晶欠陥
が、シリコンのバンドギャップ中に深い不純物凖位を形
成するので、それらをキャリアの再結合中心として利用
して、ライフタイムを所要の値に制御しようとするもの
である。
図を示す。図において、図示されないMeV電子銃で加
速した電子線52をSiウェハ全面に数十メガラド照射
する。電子線は厚さ約600μm程度のSiウェハ中を
完全に通過し、特にn高抵抗層1中に照射された電子線
52により結晶欠陥53が無数に誘起される。引き続き
300〜500℃でアニールを行い、微小な結晶欠陥を
アニールし、結晶欠陥53の数を適度に制御して、ライ
フタイムキラーとして活用する。このライフタイム制御
により、スィッチング損失(Eoff )を少なくできる
が、オン電圧(V on)は逆に大きくなる。
性との関係を示す。横軸は、アニール温度である。たて
軸は、オン電圧と、スイッチング損失である。の線
は、オン電圧のアニール温度依存性を示し、アニール温
度が高い程、電子線照射で誘起された欠陥がアニールさ
れて、オン電圧が低くなっている。一方の線はスイッ
チング損失のアニール温度依存性を示し、アニール温度
が高い程、ターンオフ時間が長くなり、スイッチング損
失が大きくなっている。すなわち、オン電圧とスィッチ
ング損失とはトレードオフの関係にあり、これらを両立
させるプロセス処理が必要となる。通常このアニール温
度は、300〜500℃であるが、要求レベルが厳しく
なるほど、折り合いを良くする処理条件の決定が困難に
なる。
チップをパッケージング金属などの基板上に固定し、主
電流を流す主電極は、その電極面にボンディングされる
導線によりチップ外の主端子へと接続される。また、主
電極と絶縁されたゲート電極とゲート端子とは、その電
極面に設けられたゲートパッド部にボンディングされる
導線により接続される。このような素子のチップの大面
積化は、一チップ当たりの電流容量の増大、オン電圧の
低減を実現するとともに、耐圧向上のためのガードリン
グ部やゲートパッド部の素子全体に占める比率を低くで
きることによる半導体ウェハの利用率の向上、組立構造
の簡略化などの利点がある。
積化をする上での問題の一つとして、ゲート・エミッタ
間の耐圧不良の問題がある。IGBTやMOSFETの
場合、ゲート電極の電圧によりチャネルの開閉を行い、
コレクタ電流のオン・オフを行うが、ゲート・エミッタ
間が短絡されていたり、不十分な耐圧しかなかった場
合、コレクタ電流の正常な制御ができない。
多結晶シリコン層上の酸化膜7のパターニングに不良が
あり、酸化膜7に穴19があくとゲート電極6とエミッ
タ電極8と短絡することがある。このような不良箇所
が、チップ内に一個でもある場合、ゲート・エミッタ間
耐圧不良となり、そのチップは使えなくなる。パターニ
ング工程の改良などを重ねても、ウェハ内で少なからず
不良箇所が発生することが避けられず、チップが大面積
になるほど歩留りが低下する。
6を複数に分割し、ゲート・エミッタ間耐圧の不良の部
分のゲート電極を他と絶縁し、ゲート・エミッタ間耐圧
の良いゲート電極の部分だけを並列接続する方法をとる
ことができる。ゲート・エミッタ間耐圧の不良のゲート
電極に対応するnエミッタ領域の部分は、機能しないこ
とになるが、多数に分割しておけば、電流容量が極端に
減ることはない。また、その分を見込んで、電流容量に
対して大きな面積のチップとしておくこともできる。図
4において、ゲートパッド9が八個設けられているの
は、このためである。
不良のゲート電極が有った場合、そのゲート電極に接続
するゲートパッド9の上の絶縁膜20に設けられた接続
孔21に、配線24の形成前に絶縁材23を充填すれ
ば、そのゲートパッド9と配線24とが絶縁されて、ゲ
ート・エミッタ間耐圧の不良の影響は他の部分に及ぶこ
とはない。接続孔21は通常のポジ型フォトレジストを
用いたフォトエッチングにより形成される。図には示し
ていないが、ゲート・エミッタ間耐圧の不良のゲート電
極につながるゲートパッド9をエミッタ電極8と接続す
れば、なおよい。
イミド樹脂を使用しているが、ポリイミド樹脂の被着
後、溶剤の除去や縮合反応のための熱処理を行う。この
熱処理が不十分であると、絶縁膜にクラックを生じるこ
とがある。図8にクラックを生じた断面図を示す。図に
おいて、接続孔21に充填した絶縁材23の周囲にそっ
て絶縁膜20にクラック27が発生し、ゲートパッド9
と短絡しているのが見られる。
処理温度と、クラック発生数との関係を点線で示した。
クラックの発生しなくなる温度は、350℃以上であ
る。しかしこの温度は、先に述べた電子線照射後の最適
なアニール温度に比べて高い。すなわち、ポリイミド樹
脂のキュアのための充分な熱処理を行うと、折角電子線
照射により短くしたキャリアのライフタイムが長くな
り、スイッチング損失が増大する。
的な耐圧不良の発生によってもチップ全体として使用不
能になることのない、しかもスイッチング損失の小さい
半導体装置およびその製造方法を提供することにある。
発明の半導体装置は、電子線照射を経た半導体基板の一
主面上に主電流を流す主電極およびその主電極に絶縁さ
れた主電流制御用の複数のゲート電極を備え、そのゲー
ト電極にそれぞれゲートパツドが接続され、各ゲートパ
ツドを被覆する絶縁膜上にゲート端子と接続される配線
が設けられ、主電極との間の耐圧値が規定値を満足しな
いゲート電極に接続されるゲートパツドは、絶縁膜に開
けられた貫通孔に絶縁材を充填して、ゲート端子と絶縁
される半導体装置において、ガラス転移温度が電子線照
射後の熱処理温度より低い絶縁材を用いたことを特徴と
する半導体装置。
を有するシリコーン樹脂を含むポリイミド樹脂であるも
のが良い。上記の半導体装置の製造方法としては、絶縁
材料の被着後、電子線照射後の熱処理温度Ta、絶縁材
料のガラス転移温度Tと次の関係にある熱処理温度Tで
熱処理するものとする。
射後のアニール温度より低い絶縁材を用いれば、絶縁材
の十分なキュアを行って絶縁材に残存する水分、溶剤、
応力を除いても、電子線照射で制御したキャリアのライ
フタイムに影響せず、従ってスイッチング損失が増大す
ることがない。
を有するシリコーン樹脂を含むポリイミド樹脂膜であれ
ば、ガラス転移温度が低下し、しかもエーテル結合やシ
ロキサンの弾力性のある結合により、応力を吸収し、ク
ラックが発生しない。上記の半導体装置の製造方法とし
て、前記 Tg+30≦T≦Ta−30 (℃) なる温度Tで熱処理すれば、残存する水分、溶剤、応力
等が除かれ、信頼性の高い、しかも制御されたライフタ
イムの半導体装置が確実に得られる。
た図を引用して本発明の一実施例について説明する。図
1は、本発明の一実施例のIGBTチップの要部断面図
を示す。IGBTチップの大きさは20mm角で、ゲー
ト電極を形成する多結晶シリコン層は、8分割されてい
て、一つのゲート電極6の寸法は約4mm角である。そ
して、ゲートパッド9の寸法は0.3mm×0.3mm
である。
GBTのそれとなんらかわることがないので、ここでは
省略する。ただし、本発明による構造を取る前に、ライ
フタイム制御のための電子線照射とその後の330℃で
のアニールを行い、更にこのチップについて各ゲート電
極とソース電極との間の耐圧を測定し、各分割ゲート電
極ごとの良否を判断してある。すなわちゲート・ソース
間で35V以上の耐圧のあるものを良品と判断する。
する。この実施例ではポリイミド樹脂を4μmの厚さに
なるように被せた。この絶縁膜20には、分割された各
多結晶シリコン層のゲート電極ごとに接続孔21が開い
ている。接続孔21は、ゲートパッド9の上にあり、
0.2mm×0.2mmの大きさである。このパターニ
ングについては通常のポジレシストを用いるフォトリソ
グラフィで行う。
の間の耐圧測定による各部分ごとの良否結果に従い、良
品については、図3に示すようにゲートパッド9上の接
続孔21を開いたままにする。不良品については、図1
に示すようにゲートパッド9上の接続孔21をエーテル
結合を有するシリコーン樹脂を含むポリイミド樹脂の絶
縁材23で塞ぐ。接続孔21を絶縁材23で塞ぐ作業
は、XYステージを用いてゲート・エミッタ電極間耐圧
の測定データと連動させながら、XYステージ上のシリ
コンウェハを動かし、塞ぐべき接続孔21が直下にきた
とき樹脂容器に連通したディスペンサ或いはマイクロシ
リンジから、粘度100cpの低粘度ポリイミド樹脂を
一滴ずつ滴下する。その後、300℃で熱処理した。
どで二層目のAl−Si合金の蒸着を行い、フォトリソ
グラフィによりパターニングして配線24を形成する。
配線24はゲート端子に接続する。この構造により、良
品のゲート電極6は、ゲートパツド9、配線24を介し
てゲート端子に接続されるが、不良品のゲート電極6に
接続されるゲートパッド9は、絶縁材23によりAl配
線24とは絶縁される。不良品のゲート電極6に接続さ
れるゲートパッド9を、別の接続孔と配線とを介してソ
ース電極8と接続することもできる。配線24とゲート
端子との接続は、ゲートパッド9の一つに対する一本の
ワイヤボンディングによって行われる。以上の製造方法
により、制御したライフタイムに影響せずに、不良品の
ゲート電極6に接続されるゲートパッド9上の接続孔部
に、クラックのない絶縁材23により絶縁がなされた。
るゲートパッド9上の接続孔21をエーテル結合を有す
るシリコーン樹脂を含むポリイミド樹脂の絶縁材23で
塞ぎ、300℃で熱処理しているので、図1に示すよう
に絶縁膜20にクラックを生じることはなく、かつ、キ
ャリアのライフタイムを必要以上にアニールしてしまう
こともない。
リコーン樹脂を含むポリイミド樹脂からなる絶縁材を使
用した場合のクラックの発生率の温度依存性を調べた結
果を実線で示した。300℃以上の熱処理においては、
クラックが発生していない。これは、エーテル基が酸化
剤に対して安定な特徴を利用して[例えばフィーザー
著、中西訳:有機化学(上)、128頁、丸善株参
照]、エーテル結合をもつようにして、膨張性を増し、
ゴムに近い構造にしたためである。このポリイミド樹脂
のガラス転移点は265℃である。このことから、ポリ
イミド樹脂等の保護膜は、溶剤その他の揮発成分を除去
し、安定な保護膜を作ることができるためには、ガラス
転移温度より、30℃程度高温度の熱処理が必要である
ことを知った。また、電子線照射により制御したライフ
タイムに影響を与えないためには、照射後のアニール温
度より30℃程度低い温度に熱処理温度を抑える必要が
あることを経験的に知っている。すなわち、電子線照射
後のアニール温度Taおよび絶縁膜材のガラス転移温度
Tgと熱処理温度Tとの間に次式の関係が成立する時、
熱処理によるライフタイム制御と、絶縁材の信頼性とに
おいて最もよい特性が得られる。
℃であったので、上記の関係を満足している。また、シ
ロキサンを有するシリコーン樹脂を含むポリイミド樹脂
の絶縁材を用いたIGBTにおいても、300℃の熱処
理で、クラツク発生や密着力の低下による剥離等のない
信頼性の高い膜が得られた。
ラス転移温度Tgの低いポリイミドでなく、酸化シリコ
ン、窒化シリコンなどの無機膜でもよい。
ば、電子線照射後のアニール温度より十分低いガラス転
移温度を持つ絶縁材を使用して、耐圧不良のゲートパッ
ドとゲート端子間を絶縁することによって、絶縁材の十
分なキュアと電子線によるライフタイム制御とを両立さ
せることができる。特にエーテル結合やシロキサン基を
もつシリコーン樹脂を含むポリイミド樹脂を用いれば、
その弾力性により、クラック発生や密着力の低下による
剥離等のない信頼性の高い半導体装置を得ることができ
る。
生数と熱処理温度との関係を示す図
理温度の関係を示す図
Claims (4)
- 【請求項1】電子線照射を経た半導体基板の一主面上に
主電流を流す主電極およびその主電極に絶縁された主電
流制御用の複数のゲート電極を備え、そのゲート電極に
それぞれゲートパツドが接続され、各ゲートパツドを被
覆する絶縁膜上にゲート端子と接続される配線が設けら
れ、主電極との間の耐圧値が規定値を満足しないゲート
電極に接続されるゲートパツドは、ゲートパッド上に絶
縁材料を被着して、ゲート端子と絶縁されるものにおい
て、ガラス転移温度が電子線照射後の熱処理温度より低
い絶縁材料を用いたことを特徴とする半導体装置。 - 【請求項2】絶縁材料がエーテル結合を有するシリコー
ン樹脂を含むポリイミド樹脂であることを特徴とする請
求項1に記載の半導体装置。 - 【請求項3】絶縁材料がシロキサンを有するシリコーン
樹脂を含むポリイミド樹脂であることを特徴とする請求
項1または2に記載の半導体装置。 - 【請求項4】電子線照射を経た半導体基板の一主面上に
主電流を流す主電極およびその主電極に絶縁された主電
流制御用の複数のゲート電極を備え、そのゲート電極に
それぞれゲートパツドが接続され、各ゲートパツドを被
覆する絶縁膜上にゲート端子と接続される配線が設けら
れ、主電極との間の耐圧値が規定値を満足しないゲート
電極に接続されるゲートパツドは、ゲートパッド上に絶
縁材料を被着して、ゲート端子と絶縁される半導体装置
の製造方法において、絶縁材料の被着後、電子線照射後
の熱処理温度Ta、絶縁材料のガラス転移温度Tgと Tg+30≦T≦Ta−30 (℃) の関係にある熱処理温度Tで熱処理することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07291295A JP3248388B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07291295A JP3248388B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08274314A JPH08274314A (ja) | 1996-10-18 |
JP3248388B2 true JP3248388B2 (ja) | 2002-01-21 |
Family
ID=13503043
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07291295A Expired - Fee Related JP3248388B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3248388B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5046529B2 (ja) * | 2005-02-25 | 2012-10-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1995
- 1995-03-30 JP JP07291295A patent/JP3248388B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08274314A (ja) | 1996-10-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6172224B2 (ja) | 電力用半導体装置 | |
US6323509B1 (en) | Power semiconductor device including a free wheeling diode and method of manufacturing for same | |
US10403554B2 (en) | Method for manufacturing semiconductor device | |
US7759711B2 (en) | Semiconductor device with substrate having increased resistance due to lattice defect and method for fabricating the same | |
KR100294544B1 (ko) | 반도체장치및그제조방법 | |
US7135751B2 (en) | High breakdown voltage junction terminating structure | |
JP3369391B2 (ja) | 誘電体分離型半導体装置 | |
JP2944840B2 (ja) | 電力用半導体装置 | |
JP2005142288A (ja) | 半導体装置とその製造方法 | |
JP2002261281A (ja) | 絶縁ゲートバイポーラトランジスタの製造方法 | |
Hobart et al. | Characterization of a bi-directional double-side double-gate IGBT fabricated by wafer bonding | |
JP3248388B2 (ja) | 半導体装置およびその製造方法 | |
JP3935343B2 (ja) | 絶縁ゲート型バイポーラトランジスタ及びその製造方法 | |
JPH0661495A (ja) | 半導体装置及びその製法 | |
JPH1154747A (ja) | 半導体装置と半導体モジュール | |
WO1998012755A1 (fr) | Dispositif semi-conducteur | |
JP2000183282A (ja) | 半導体装置及び半導体モジュール | |
JPH08186258A (ja) | 半導体装置およびその製法 | |
CN114141855A (zh) | 半导体器件及其制造方法 | |
CN107946361B (zh) | 半导体装置 | |
JP4095706B2 (ja) | 半導体装置 | |
JPH06296012A (ja) | 半導体装置およびその製造方法 | |
JP2004349383A (ja) | 高耐圧半導体装置 | |
JPS63288064A (ja) | 複合サイリスタ | |
WO2020183603A1 (ja) | 圧接型半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071109 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081109 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081109 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081109 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091109 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |