JP7081551B2 - アバランシェフォトダイオードおよびその製造方法 - Google Patents

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Description

本発明は、アバランシェフォトダイオードおよびその製造方法に関する。
受光素子は、光通信において光ファイバを伝搬する光信号を電気信号へと変換する役割を担う素子である。近年のデータセンタなどにおける通信容量の増大に伴い、光ファイバ通信システムの伝送容量の増大が求められており、光ファイバ通信システムに用いられる受光素子には、高速性が要求されている。高速な半導体受光素子としては、主にＰＩＮフォトダイオード（ＰＩＮ－ＰＤ）やアバランシェフォトダイオード（ＡＰＤ）が存在する。なかでも、アバランシェフォトダイオードは、素子自体が信号増幅機能を有し、ＰＩＮフォトダイオードよりも高感度な受光素子として広く用いられている。
光通信用のアバランシェフォトダイオードにおいては、ＩｎＰ基板の上に、ｎ型のコンタクト層、増倍層、電界制御層、吸収層、ｐ型のコンタクト層を順に積層した素子が提案されている（非特許文献１）。この素子では、吸収層を、通信波長帯（１．５５μｍや１．３μｍ）における光吸収係数の大きいＩｎＧａＡｓから構成している。また、この素子では、高電界の生じる増倍層を、ＩｎＧａＡｓよりもバンドギャップの大きいＩｎＰから構成している。さらに、この素子では、吸収層よりも増倍層に高強度の電界が生じるよう、ｐ型にドーピングされた電界制御層を用いている。
電圧印加によって、まず増倍層および電界制御層の電界強度が上昇し、電界制御層が空乏し、この後に吸収層の電界強度が上昇する。電界制御層におけるドーピングプロファイルの制御性は、光電流が生じ始めるオン電圧、ブレークダウン電圧、各印加電圧における増倍率などに影響するため、アバランシェフォトダイオードの動作電圧の設計において重要な要素である。
ところで、アバランシェフォトダイオードは、ＰＩＮフォトダイオードよりも動作電圧が高いため、動作時にリーク電流が生じやすい。このリーク電流の発生は、アバランシェフォトダイオードの信頼性低下やＳＮ比の劣化につながる。特に、アバランシェフォトダイオードの素子側面に生じる電界は、表面リーク電流につながる。このため、アバランシェフォトダイオードの使用目的に応じ、側面の電界強度を抑制するように設計している。
上述したアバランシェフォトダイオードの素子側面に生じる電界を抑制する技術として、イオン注入技術などにより、平面視で素子の中央部に導電層を形成し、電界を素子内部に閉じ込める技術が提案されている（非特許文献１参照）。この技術によれば、素子側面に露出する増倍層および吸収層における電界強度が、素子中央部よりも低く抑えることができ、素子側面における表面リーク電流を抑制できる。
ところで、アバランシェフォトダイオードの応答速度は、素子容量、素子抵抗、吸収層から各コンタクト層までのキャリアの走行時間によって決定される。このため、アバランシェフォトダイオードを高速化するための方法の１つとして、平面視の素子径を小さくして素子容量を低減することが考えられる。
Y. Hirota et al., "Reliable non-Zn-diffused InP/InGaAs avalanche photodiode with buried n-InP layer operated by electron injection mode", Electronics Letters, vol. 40, no. 21, 2004. H. Liu et al., "4H-SiC PIN Recessed-Window Avalanche Photodiode With High Quantum Efficiency", IEEE Photonics Technology Letters, vol. 20, no. 18, pp. 1551-1553, 2008. F. N. Masana, "Thermal characterisation of power modules", Microelectronics Reliability, vol. 40, pp. 155-161, 2000. S. C. Chang et al., "Investigation of Au/Ti/Al ohmic contact to N-type 4H-SiC", Solid-State Electronics, vol. 49, pp. 1937-1941, 2005. S. A. Schwarz et al., "InGaAs/InP superlattice mixing induced by Zn or Si diffusion", Applied Physics Letters, vol. 53, no. 12, pp. 1051-1053, 1988. A. Katz et al., "Pt/Ti/n-InP nonalloyed ohmic contacts formed by rapid thermal processing", Journal of Applied Physics, vol. 67, no. 8, pp. 3872-3875, 1980. H. Takagi et al., "Surface activated bonding of silicon wafers at room temperature", Applied Physics Letters, vol. 68, no. 16, pp. 2222-2224, 1996.
前述のように、高速化のために素子径を小さくすることは、動作時の電流密度が増加することにつながるため、増倍層での発熱量が増加する。非通信用途のアバランシェフォトダイオードは、非特許文献２のように、ＳｉＣなどの高い熱伝導率の半導体材料で構成することができるが、光通信用途のアバランシェフォトダイオードは、非特許文献１のようにＩｎＰ基板上に形成されたＩｎＧａＡｓやＩｎＰなどの材料で構成される。発生した熱は、主に基板を通して素子の外に放熱されるため、基板にＳｉＣなどの熱伝導率の高い材料を用いる非通信用途の場合に比べて、光通信用途の場合、光入力時に増倍層で発生する熱が素子外に伝わりにくく、素子温度が上昇して素子が故障するなど、光入力に対する耐久性（光入力耐性）に改善の余地があった。
この改善を行うためには、放熱性に優れるＳｉＣなどの基板上に、ＩｎＧａＡｓやＩｎＰなどの材料による各層を結晶成長させることでアバランシェフォトダイオードを作製することが考えられる。しかしながら、ＳｉＣなどの高放熱性基板は、ＩｎＧａＡｓなどの光通信用に用いられる波長帯に適合したバンドギャップをもつＩＩＩ－Ｖ族化合物半導体と格子整合しないため、素子の作製が極めて困難であるという問題があった。このように、従来では、ＩＩＩ－Ｖ族化合物半導体によるアバランシェフォトダイオードにおける放熱性を高くすることが容易ではないという問題があった。
本発明は、以上のような問題点を解消するためになされたものであり、ＩＩＩ－Ｖ族化合物半導体によるアバランシェフォトダイオードにおける放熱性を高くすることを目的とする。
本発明に係るアバランシェフォトダイオードは、ＩｎＰより高い熱伝導率を有する半導体から構成された基板と、基板の上に形成され、ｎ型の半導体からなる第１ｎ型コンタクト層と、第１ｎ型コンタクト層の上に形成され、面方向の格子定数がＩｎＰに整合するノンドープのＩＩＩ－Ｖ族化合物半導体からなる増倍層と、増倍層の上に形成され、面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体からなる電界制御層と、電界制御層の上に形成され、面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体からなる吸収層と、吸収層の上に形成され、面方向の格子定数がＩｎＰに整合するｐ型のＩＩＩ－Ｖ族化合物半導体からなるｐ型コンタクト層と、第１ｎ型コンタクト層と増倍層との間に形成され、面方向の格子定数がＩｎＰに整合するノンドープのＩＩＩ－Ｖ族化合物半導体からなるバッファ層と、平面視でバッファ層の中央部に形成されたｎ型の導電層と、増倍層の周囲の第１ｎ型コンタクト層の上に形成され、面方向の格子定数がＩｎＰに整合するｎ型のＩＩＩ－Ｖ族化合物半導体からなる第２ｎ型コンタクト層と、ｐ型コンタクト層の上に形成されたｐ電極と、第２ｎ型コンタクト層の上に形成されたｎ電極とを備える。
上記アバランシェフォトダイオードの一構成例において、バッファ層は、面方向の格子定数がＩｎＰに整合するノンドープのＩＩＩ－Ｖ族化合物半導体から構成されている。
上記アバランシェフォトダイオードの一構成例において、第１ｎ型コンタクト層と、第１ｎ型コンタクト層の上に形成されるＩＩＩ－Ｖ族化合物半導体からなる層とは、互いに接合して形成されている。
上記アバランシェフォトダイオードの一構成例において、バッファ層は、ノンドープの半導体から構成され、第１ｎ型コンタクト層と第２ｎ型コンタクト層との間に形成されたｎ型の半導体からなる第３ｎ型コンタクト層をさらに備える。
上記アバランシェフォトダイオードの一構成例において、バッファ層およびｎ型の導電層と、第１ｎ型コンタクト層とは、互いに接合して形成されている。
本発明に係るアバランシェフォトダイオードの製造方法は、ＩｎＰより高い熱伝導率を有する半導体から構成された基板の上に、ｎ型の半導体からなる第１ｎ型コンタクト層を形成する第１工程と、面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体からなる他基板の上に、面方向の格子定数がＩｎＰに整合するｐ型のＩＩＩ－Ｖ族化合物半導体からなるｐ型コンタクト層、面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体からなる吸収層、面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体からなる電界制御層、面方向の格子定数がＩｎＰに整合するノンドープのＩＩＩ－Ｖ族化合物半導体からなる増倍層をこれらの順に形成する第２工程と、第１ｎ型コンタクト層が形成されている側と、増倍層が形成されている側とを向かい合わせて基板と他基板とを貼り合わせる第３工程と、基板と他基板とを貼り合わせた後で他基板を除去し、基板の上に、第１ｎ型コンタクト層、増倍層、電界制御層、吸収層、ｐ型コンタクト層が、これらの順に積層された状態とする第４工程と、増倍層の周囲の第１ｎ型コンタクト層の上に、面方向の格子定数がＩｎＰに整合するｎ型のＩＩＩ－Ｖ族化合物半導体からなる第２ｎ型コンタクト層を形成する第５工程と、ｐ型コンタクト層の上にｐ電極を形成する第６工程と、第２ｎ型コンタクト層の上にｎ電極を形成する第７工程とを備える。
上記アバランシェフォトダイオードの製造方法の一構成例において、第２工程は、増倍層の上に、面方向の格子定数がＩｎＰに整合するノンドープのＩＩＩ－Ｖ族化合物半導体からなり、平面視で中央部にｎ型の導電層を備えるバッファ層を形成する工程をさらに備え、第３工程は、第１ｎ型コンタクト層とバッファ層とを接合することで、基板と他基板とを貼り合わせる。
上記アバランシェフォトダイオードの製造方法の一構成例において、第１工程は、第１ｎ型コンタクト層の上に、ノンドープの半導体からなり、中央部にｎ型の導電層を備えるバッファ層を形成する工程と、第１ｎ型コンタクト層と第２ｎ型コンタクト層との間に、ｎ型の半導体からなる第３ｎ型コンタクト層を形成する工程とをさらに備え、第３工程は、バッファ層と増倍層とを接合することで、基板と他基板とを貼り合わせる。
以上説明したように、本発明によれば、基板および第１ｎ型コンタクト層を、ＩｎＰより高い熱伝導率を有する半導体から構成したので、ＩＩＩ－Ｖ族化合物半導体によるアバランシェフォトダイオードにおける放熱性を高くすることができるようになる。
図１は、本発明の実施の形態１におけるアバランシェフォトダイオードの構成を示す断面図である。 図２は、アバランシェフォトダイオードの構成を示す断面図である。 図３Ａは、本発明の実施の形態１におけるアバランシェフォトダイオードの製造方法を説明する素子断面を示す断面図である。 図３Ｂは、本発明の実施の形態１におけるアバランシェフォトダイオードの製造方法を説明する素子断面を示す断面図である。 図３Ｃは、本発明の実施の形態１におけるアバランシェフォトダイオードの製造方法を説明する素子断面を示す断面図である。 図３Ｄは、本発明の実施の形態１におけるアバランシェフォトダイオードの製造方法を説明する素子断面を示す断面図である。 図４は、本発明の実施の形態２におけるアバランシェフォトダイオードの構成を示す断面図である。 図５Ａは、本発明の実施の形態２におけるアバランシェフォトダイオードの製造方法を説明する素子断面を示す断面図である。 図５Ｂは、本発明の実施の形態２におけるアバランシェフォトダイオードの製造方法を説明する素子断面を示す断面図である。 図５Ｃは、本発明の実施の形態２におけるアバランシェフォトダイオードの製造方法を説明する素子断面を示す断面図である。 図５Ｄは、本発明の実施の形態２におけるアバランシェフォトダイオードの製造方法を説明する素子断面を示す断面図である。
以下、本発明の実施の形態に係るアバランシェフォトダイオードについて説明する。
［実施の形態１］
はじめに、本発明の実施の形態１に係るアバランシェフォトダイオードについて、図１を参照して説明する。
このアバランシェフォトダイオードは、基板１０１、第１ｎ型コンタクト層１０２、増倍層１０５、電界制御層１０６、吸収層１０７、ｐ型コンタクト層１０８、および第２ｎ型コンタクト層１０９を備える。また、実施の形態１のアバランシェフォトダイオードは、バッファ層１０３および導電層１０４を備える。また、バッファ層１０３、増倍層１０５、電界制御層１０６、吸収層１０７、およびｐ型コンタクト層１０８は、所定のメサ形状に形成されている。
基板１０１は、ＩｎＰより高い熱伝導率を有する半導体から構成されている。基板１０１は、例えば、ＳｉＣから構成されている。また、基板１０１は、ダイヤモンド、ＡｌＮなどから構成することもできる。第１ｎ型コンタクト層１０２は、基板１０１の上に形成され、基板１０１と同一の半導体から構成され、ｎ型とされている。第１ｎ型コンタクト層１０２は、例えば、ｎ型不純物を比較的高濃度に導入されたＳｉＣから構成されている。
増倍層１０５は、第１ｎ型コンタクト層１０２の上に形成され、面方向の格子定数がＩｎＰに整合するノンドープのＩＩＩ－Ｖ族化合物半導体から構成されている。増倍層１０５は、例えば、ノンドープのＩｎＰから構成されている。なお、増倍層１０５は、ＩｎＡｌＡｓから構成することもできる。
バッファ層１０３は、第１ｎ型コンタクト層１０２と増倍層１０５との間に形成され、面方向の格子定数がＩｎＰに整合するノンドープのＩＩＩ－Ｖ族化合物半導体から構成されている。バッファ層１０３は、例えば、ＩｎＰから構成されている。導電層１０４は、平面視で（面方向において）、バッファ層１０３の中央部に形成されている。導電層１０４は、平面視で、中心軸がバッファ層１０３と一致する必要は無く、バッファ層１０３の側面から離れて形成されていればよい。導電層１０４は、平面視でバッファ層１０３の中央部に、選択的にｎ型不純物を導入することで形成できる。バッファ層１０３は、第１ｎ型コンタクト層１０２および増倍層１０５の両者に接触して形成されている。また、導電層１０４は、バッファ層１０３を厚さ方向に貫通して形成されている。導電層１０４は、第１ｎ型コンタクト層１０２および増倍層１０５の両者に接触している。
電界制御層１０６は、増倍層１０５の上に形成され、面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体から構成されている。電界制御層１０６は、例えば、ｐ型の不純物が導入されてｐ型とされたＩｎＰから構成されている。
吸収層１０７は、電界制御層１０６の上に形成され、面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体から構成されている。吸収層１０７は、例えば、ＩｎＧａＡｓから構成されている。ｐ型コンタクト層１０８は、吸収層１０７の上に形成され、面方向の格子定数がＩｎＰに整合するｐ型のＩＩＩ－Ｖ族化合物半導体から構成されている。ｐ型コンタクト層１０８は、例えば、ｎ型不純物を比較的高濃度に導入されたＩｎＧａＡｓＰから構成されている。なお、ｐ型コンタクト層１０８は、ＩｎＡｌＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓなどから構成することもできる。
第２ｎ型コンタクト層１０９は、増倍層１０５（バッファ層１０３）の周囲の第１ｎ型コンタクト層１０２の上に形成され、面方向の格子定数がＩｎＰに整合するｎ型のＩＩＩ－Ｖ族化合物半導体から構成されている。実施の形態１において、第２ｎ型コンタクト層１０９は、第１ｎ型コンタクト層１０２の上に接して形成されている。第２ｎ型コンタクト層１０９は、バッファ層１０３と同一の半導体から構成されている。第２ｎ型コンタクト層１０９は、例えば、ｎ型のＩｎＰから構成されている。
また、実施の形態１におけるアバランシェフォトダイオードでは、積層する方向に接して配置されている、基板１０１を構成する半導体からなる第１ｎ型コンタクト層１０２と、ＩＩＩ－Ｖ族化合物半導体からなるバッファ層１０３とは、互いに接合して形成されている。バッファ層１０３は、第１ｎ型コンタクト層１０２の上に結晶（エピタキシャル）成長により形成されているのではなく、後述するように、異種材料間の接合により第１ｎ型コンタクト層１０２の上に形成されている。また、第２ｎ型コンタクト層１０９も同様に、異種材料間の接合により第１ｎ型コンタクト層１０２の上に形成されている。
また、ｐ型コンタクト層１０８の上には、ｐ電極１１０が形成されている。また、メサ形状とされているバッファ層１０３の周囲の第１ｎ型コンタクト層１０２の上には、第２ｎ型コンタクト層１０９を介してｎ電極１１１が形成されている。実施の形態１において、ｎ電極１１１は、第２ｎ型コンタクト層１０９の上に接して形成されている。ｐ電極３０９は、例えば、Ｐｔ／Ｔｉ／Ａｕなどの電極材料から構成され、ｎ電極１１１は、Ｎｉ／Ａｕなどの電極材料から構成されている。
実施の形態１のアバランシェフォトダイオードでは、増倍層１０５で発生した熱は、導電層１０４（バッファ層１０３）および第１ｎ型コンタクト層１０２を介して基板１０１に伝わる。従来技術では、ｎ型コンタクト層をＩｎＧａＡｓＰ（熱伝導率～１Ｗ／ｍＫ）から構成し、基板をＩｎＰ（熱伝導率～６８Ｗ／ｍＫ）から構成する必要があったため、基板にヒートシンクを接続しても効率よく放熱することができなかった。実施の形態１のアバランシェフォトダイオードでは、第１ｎ型コンタクト層１０２と基板１０１を、熱伝導率の良い半導体（例えばＳｉＣ、熱伝導率～３７０Ｗ／ｍＫ）から構成しているので、基板１０１にヒートシンクを接続することで、従来技術よりも効率よく放熱することができる。
例えば、メサの平面視の径（素子径）が５μｍとされた図２に示すアバランシェフォトダイオードでは、バッファ層３０３から基板３０１までの領域で見積もられる熱抵抗は、３５００Ｋ／Ｗである。
なお、図２に示すアバランシェフォトダイオードは、基板３０１、ｎ型コンタクト層３０２、増倍層３０５、電界制御層３０６、吸収層３０７、ｐ型コンタクト層３０８、バッファ層３０３、および導電層３０４を備える。これらは、実施の形態１の、基板１０１、第１ｎ型コンタクト層１０２、増倍層１０５、電界制御層１０６、吸収層１０７、ｐ型コンタクト層１０８、バッファ層１０３、および導電層１０４と同様である。
また、ｐ型コンタクト層３０８の上には、実施の形態１のｐ電極１１０と同様のｐ電極３０９が形成されている。一方、このアバランシェフォトダイオードは、バッファ層３０３の周囲のｎ型コンタクト層３０２の上に、ｎ電極３１０が接して形成されており、この点で実施の形態１と異なっている。
上述したように、ｎ型コンタクト層３０２の上に、ｎ電極３１０が接して形成されているアバランシェフォトダイオードに対し、実施の形態１によれば、バッファ層１０３から基板１０１までの領域で見積もられる熱抵抗は、４８０Ｋ／Ｗである。
なお、バッファ層１０３（バッファ層３０３）、第１ｎ型コンタクト層１０２（ｎ型コンタクト層３０２）、基板１０１（基板３０１）の厚さを、それぞれ２００ｎｍ、３０ｎｍ、１００μｍとし、ＩｎＰ、ＩｎＧａＡｓＰ、ＳｉＣの熱伝導率を、それぞれ６８、１．０、３７０Ｗ／ｍＫとし、非特許文献３に記載の方法で上述した熱抵抗を計算した。
以上のことより、２０Ｖ、１ｍＡでの動作時に見積もられる、図２に示すアバランシェフォトダイオードの増倍層３０５付近の温度の上昇は、６９℃であるが、実施の形態１のアバランシェフォトダイオードでは、増倍層３０５付近の温度の上昇は、９．６℃まで抑えられる。
第２ｎ型コンタクト層を用いない、図２を用いて説明したアバランシェフォトダイオードでは、ＳｉＣからなるｎ型コンタクト層３０２の上に直接、ｎ電極３１０を形成することになる。ＳｉＣでは、Ａｌ／Ｔｉ／ＡｕやＮｉ／Ａｕなどの材料を用いた電極構造が報告されているが、オーミックコンタクト形成のためには、金属を積層した後に８００℃以上の加熱処理を要する（非特許文献４）。アバランシェフォトダイオードは、基板上に各半導体層を積層させた後に電極形成のための加熱処理を行う必要があるが、ＩｎＰなどに含まれるドーパント（不純物）は６００～７００℃程度の温度下で隣接する層に拡散する（非特許文献５）。このため、上述したような高温処理では、電界制御層におけるドーピングプロファイルが制御できず、アバランシェフォトダイオードの動作電圧の設計性が低下する。
一方、実施の形態１によれば、低抵抗な第２ｎ型コンタクト層１０９を第１ｎ型コンタクト層１０２の上に形成し、この上にｎ電極１１１を形成している。このため、例えば、ＩｎＰの上に電極を形成することができる。ＩｎＰにおいては、Ｔｉ／Ｐｔ／Ａｕなどの材料を用いた電極構造が報告されているが、３００～４５０℃の加熱処理でオーミック電極を形成することができる（非特許文献６）。このため、第２ｎ型コンタクト層１０９を用いることで、電極形成のための加熱処理がより低温で実施でき、不純物の拡散が抑えられ、アバランシェフォトダイオードの動作電圧の設計が容易になると考えられる。
以上に説明したように、基板１０１に加え、第１ｎ型コンタクト層１０２を、ＩｎＰより高い熱伝導率を有する半導体から構成したので、実施の形態１によれば、ＩＩＩ－Ｖ族化合物半導体によるアバランシェフォトダイオードにおける放熱性を高くすることができ、光入力耐性の向上が実現できる。加えて、実施の形態１によれば、第２ｎ型コンタクト層１０９の上にｎ電極１１１を形成する構成としたので、より低い温度条件で電極形成処理が実施できる。この結果、実施の形態１によれば、アバランシェフォトダイオードの動作電圧の設計が容易になる。
次に、本発明の実施の形態１に係るアバランシェフォトダイオードの製造方法について、図３Ａ～図３Ｄを参照して説明する。
まず、図３Ａに示すように、基板１０１の上に、ｎ型の半導体からなる第１ｎ型コンタクト層１０２を形成する（第１工程）。例えば、基板１０１の上に、公知の化学的気相成長（Chemical Vapor Deposition：ＣＶＤ）法などにより、ＳｉＣを堆積することで第１ｎ型コンタクト層１０２が形成できる。
また、図３Ｂに示すように、他基板１５１の上に、第１半導体層１２８、第２半導体層１２７、第３半導体層１２６、第４半導体層１２５を、これらの順に形成する（第２工程）。また、実施の形態１では、第４半導体層１２５の上に、第５半導体層１２３を形成する。
他基板１５１は、面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体から構成する。他基板１５１は、例えば、高抵抗ＩｎＰから構成する。第１半導体層１２８は、ｐ型コンタクト層１０８とする層であり、面方向の格子定数がＩｎＰに整合するｐ型のＩＩＩ－Ｖ族化合物半導体から構成する。第１半導体層１２８は、例えば、ｎ型不純物を比較的高濃度に導入したＩｎＧａＡｓＰから構成する。
第２半導体層１２７は、吸収層１０７とする層であり、面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体から構成する。第２半導体層１２７は、例えば、ＩｎＧａＡｓから構成する。第３半導体層１２６は、電界制御層１０６とする層であり、面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体から構成する。第３半導体層１２６は、例えば、ｐ型とされたＩｎＰから構成する。
第４半導体層１２５は、増倍層１０５とする層であり、面方向の格子定数がＩｎＰに整合するノンドープのＩＩＩ－Ｖ族化合物半導体から構成する。第４半導体層１２５は、例えば、ノンドープのＩｎＰから構成する。第５半導体層１２３は、バッファ層１０３および第２ｎ型コンタクト層１０９とする層であり、面方向の格子定数がＩｎＰに整合するノンドープのＩＩＩ－Ｖ族化合物半導体から構成する。第５半導体層１２３は、例えば、ＩｎＰから構成する。
上述した第１半導体層１２８、第２半導体層１２７、第３半導体層１２６、第４半導体層１２５、および第５半導体層１２３は、例えば、有機金属気相成長法により、他基板１５１の上に、順次にエピタキシャル成長することで形成する。
次に、図３Ｃに示すように、第５半導体層１２３の面方向中央部に、ｎ型の導電性を有する導電層１０４を形成する。加えて、導電層１０４の周囲の第５半導体層１２３に、ｎ型の導電性を有する第２ｎ型コンタクト層１０９とする部分を形成する。例えば、選択的なイオン注入により、第５半導体層１２３の導電層１０４とする領域および第２ｎ型コンタクト層１０９とする領域に、Ｓｉなどのｎ型不純物を導入することで、導電層１０４および第２ｎ型コンタクト層１０９とする領域を形成する。
次に、図３Ｄに示すように、第１ｎ型コンタクト層１０２が形成されている側と、第４半導体層１２５（増倍層１０５）が形成されている側とを向かい合わせ、基板１０１と他基板１５１とを貼り合わせる（第３工程）。実施の形態１では、第１ｎ型コンタクト層１０２と第５半導体層１２３（バッファ層１０３）とを接合することで、基板１０１と他基板１５１とを貼り合わせる（第３工程）。例えば、第１ｎ型コンタクト層１０２の接合面と、第５半導体層１２３の接合面とに、Ａｒビームを用いた表面活性化処理を実施し、これらの接合を行う（非特許文献７参照）。
次に、他基板１５１を除去し、基板１０１の上に、第１ｎ型コンタクト層１０２、第５半導体層１２３、第４半導体層１２５、第３半導体層１２６、第２半導体層１２７、第１半導体層１２８が、これらの順に積層された状態とする（第４工程）。例えば、研磨やエッチングなどにより他基板１５１を剥離除去する。
この後、公知のリソグラフィー技術、およびエッチング技術により、第５半導体層１２３、第４半導体層１２５、第３半導体層１２６、第２半導体層１２７、第１半導体層１２８をパターニングしてメサとすることで、第１ｎ型コンタクト層１０２の上に、バッファ層１０３、増倍層１０５、電界制御層１０６、吸収層１０７、ｐ型コンタクト層１０８を形成する。また、バッファ層１０３の形成とともに、第２ｎ型コンタクト層１０９を形成する（第５工程）。メサの平面視の径は、導電層１０４より大きいものとする。また、メサの平面視の径は、第２ｎ型コンタクト層１０９が形成されている領域にかからない大きさとする。
また、ｐ型コンタクト層１０８の上に、ｐ電極１１０を形成し（第６工程）、第２ｎ型コンタクト層１０９の上に、ｎ電極１１１を形成する（第７工程）。例えば、電極形成領域に開口を有するリフトオフマスクを形成し、この上に、蒸着法などにより所定の電極材料を堆積し、この後、リフトオフマスクを除去（リフトオフ）することで、ｐ電極１１０、ｎ電極１１１を形成する。
上述した実施の形態１の製造方法によれば、ＳｉＣなどのＩｎＰより高い熱伝導率を有する半導体から構成した基板１０１、第１ｎ型コンタクト層１０２の上に形成した、ＩＩＩ－Ｖ族化合物半導体からなるバッファ層１０３（導電層１０４）、増倍層１０５、電界制御層１０６、吸収層１０７、およびｐ型コンタクト層１０８により、アバランシェフォトダイオードが構成できる。また、ｎ電極１１１は、第１ｎ型コンタクト層１０２の上に第２ｎ型コンタクト層１０９を介して形成される。
［実施の形態２］
次に、本発明の実施の形態２に係るアバランシェフォトダイオードについて、図４を参照して説明する。
このアバランシェフォトダイオードは、基板１０１、第１ｎ型コンタクト層１０２、増倍層１０５、電界制御層１０６、吸収層１０７、およびｐ型コンタクト層１０８を備える。また、実施の形態２のアバランシェフォトダイオードは、バッファ層２０３および導電層２０４を備える。また、バッファ層２０３、増倍層１０５、電界制御層１０６、吸収層１０７、およびｐ型コンタクト層１０８は、所定のメサ形状に形成されている。
基板１０１、第１ｎ型コンタクト層１０２、増倍層１０５、電界制御層１０６、吸収層１０７、およびｐ型コンタクト層１０８は、前述した実施の形態１と同様である。実施の形態２では、バッファ層２０３が、基板１０１（第１ｎ型コンタクト層１０２）と同一の半導体から構成されている。例えば、バッファ層２０３は、ＳｉＣから構成されている。なお、導電層２０４は、平面視で（面方向において）、バッファ層２０３の中央部に、選択的にｎ型不純物を導入することで形成した導電領域である。バッファ層２０３は、第１ｎ型コンタクト層１０２および増倍層１０５の両者に接触して形成されている。また、導電層２０４は、バッファ層２０３を厚さ方向に貫通して形成されている。導電層２０４は、第１ｎ型コンタクト層１０２および増倍層１０５の両者に接触している。
また、実施の形態２におけるアバランシェフォトダイオードでは、積層する方向に接して配置されている、基板１０１を構成する半導体からなるバッファ層２０３と、ＩＩＩ－Ｖ族化合物半導体からなる増倍層１０５とが、互いに接合して形成されている。増倍層１０５は、バッファ層２０３の上に結晶（エピタキシャル）成長により形成されているのではなく、後述するように、異種材料間の接合によりバッファ層２０３の上に形成されている。
また、実施の形態２におけるアバランシェフォトダイオードは、第２ｎ型コンタクト層２０９は、増倍層１０５（バッファ層２０３）の周囲の第１ｎ型コンタクト層１０２の上に形成された、第２ｎ型コンタクト層２０９を備える。第２ｎ型コンタクト層２０９は、面方向の格子定数がＩｎＰに整合するｎ型のＩＩＩ－Ｖ族化合物半導体から構成されている。第２ｎ型コンタクト層２０９は、例えば、増倍層１０５と同一の半導体から構成されている。第２ｎ型コンタクト層２０９は、例えば、ｎ型のＩｎＰから構成されている。第２ｎ型コンタクト層２０９は、前述した実施の形態１に係るアバランシェフォトダイオードの第２ｎ型コンタクト層１０９に相当する。
上述した構成に加え、実施の形態２では、第１ｎ型コンタクト層１０２と第２ｎ型コンタクト層２０９との間に形成された第３ｎ型コンタクト層２１０を備える。第３ｎ型コンタクト層２１０は、バッファ層２０３の周囲の第１ｎ型コンタクト層１０２の上に形成されている。第３ｎ型コンタクト層２１０は、バッファ層２０３と同一の半導体から構成され、ｎ型とされている。実施の形態２において、まず、第３ｎ型コンタクト層２１０は、第１ｎ型コンタクト層１０２の上に接して形成されている。また、第２ｎ型コンタクト層１０９は、第３ｎ型コンタクト層２１０の上に接して形成されている。
なお、ｐ型コンタクト層１０８の上には、ｐ電極１１０が形成され、第２ｎ型コンタクト層２０９の上には、ｎ電極１１１が形成されている。
実施の形態２のアバランシェフォトダイオードでは、増倍層１０５で発生した熱は、導電層２０４（バッファ層２０３）および第１ｎ型コンタクト層１０２を介して基板１０１に伝わる。実施の形態２のアバランシェフォトダイオードでは、第１ｎ型コンタクト層１０２、基板１０１に加え、バッファ層２０３を、熱伝導率の良い半導体から構成しているので、基板１０１にヒートシンクを接続することで、従来技術よりも効率よく放熱することができる。実施の形態２では、バッファ層２０３も、熱伝導率の良い半導体から構成しているので、実施の形態１よりさらに効率よく放熱することができる。
例えば、メサの平面視の径（素子径）が５μｍとした、実施の形態２のアバランシェフォトダイオードにおいて、バッファ層２０３から基板１０１までの領域で見積もられる熱抵抗は、３６０Ｋ／Ｗとなる。これは、実施の形態２のアバランシェフォトダイオードの、２０Ｖ、１ｍＡでの動作時に見積もられる増倍層１０５付近の温度上昇が７．２℃まで抑えられることを示す。
実施の形態２では、第１ｎ型コンタクト層１０２の上に、低抵抗な第３ｎ型コンタクト層２１０を設け、この上にさらに低抵抗な第２ｎ型コンタクト層２０９を設けており、例えば、ＩｎＰなどのＩＩＩ－Ｖ族化合物半導体の上に電極を形成することができる。このため、実施の形態１と同様に、低い加熱処理温度でアバランシェフォトダイオードのｎ電極１１１をオーミック接続させることができ、不純物が導入されている層における不純物の拡散が抑えられ、アバランシェフォトダイオードの動作電圧の設計が容易になると考えられる。
以上に説明したように、基板１０１、第１ｎ型コンタクト層１０２に加え、バッファ層２０３を、ＩｎＰより高い熱伝導率を有する半導体から構成したので、実施の形態２によれば、ＩＩＩ－Ｖ族化合物半導体によるアバランシェフォトダイオードにおける放熱性を高くすることができ、光入力耐性の向上が実現できる。また、第１ｎ型コンタクト層１０２の上に第３ｎ型コンタクト層２１０および第２ｎ型コンタクト層２０９を設けることで、より低い加熱処理温度でアバランシェフォトダイオードを作製することができる。この結果、アバランシェフォトダイオードの動作電圧の設計が容易になる。
ところで、ＩｎＰからなる増倍層１０５と、ｎ型のＳｉＣからなる導電層２０４との間のバンドラインナップには、伝導帯に約０．５ｅＶのオフセットが存在する。しかしながら、増倍層１０５と導電層２０４との間のポテンシャル障壁の幅は薄く、電子は増倍層１０５と導電層２０４との間をトンネルすることで通過可能であり、上記オフセットによる感度に対する影響は無視できると考えられる。例えば、増倍層１０５のドーピング濃度を１×１０16ｃｍ-3、導電層２０４とのドーピング濃度を１×１０19ｃｍ-3と仮定すると、これらの間の障壁の幅は１ｎｍ以下と見積もられる。
次に、本発明の実施の形態２に係るアバランシェフォトダイオードの製造方法について、図５Ａ～図５Ｄを参照して説明する。
まず、図５Ａに示すように、基板１０１の上に、ｎ型の半導体からなる第１ｎ型コンタクト層１０２、第５半導体層２２３を形成する（第１工程）。第５半導体層２２３は、バッファ層２０３とする層である。例えば、基板１０１の上に、公知の化学的気相成長法などにより、ＳｉＣを堆積することで第１ｎ型コンタクト層１０２、第５半導体層２２３が形成できる。
次に、図５Ｂに示すように、第５半導体層２２３の面方向中央部に、ｎ型の導電性を有する導電層２０４とする領域を形成し、また、この周囲に、ｎ型の導電性を有する第３ｎ型コンタクト層２１０とする領域を形成する。例えば、選択的なイオン注入により、第５半導体層２２３の導電層２０４とする領域および第３ｎ型コンタクト層２１０とする領域に、Ｐなどのｎ型の不純物を導入することで、導電層２０４とする領域および第３ｎ型コンタクト層２１０とする領域を形成する。
また、図５Ｃに示すように、他基板１５１の上に、第１半導体層１２８、第２半導体層１２７、第３半導体層１２６、第４半導体層１２５を、これらの順に形成する（第２工程）。第１半導体層１２８、第２半導体層１２７、第３半導体層１２６、第４半導体層１２５の形成は、前述した実施の形態２と同様である。また、第４半導体層１２５に、第２ｎ型コンタクト層２０９とする領域を形成する。例えば、選択的なイオン注入により、第４半導体層１２５の、第２ｎ型コンタクト層２０９とする領域にＳｉなどのｎ型不純物を導入することで、第２ｎ型コンタクト層２０９とする領域を形成する。ここで、後述する第５半導体層２２３と第４半導体層１２５との接合において、第３ｎ型コンタクト層２１０と第２ｎ型コンタクト層２０９とが、面方向に同じ位置となり重なるように、第２ｎ型コンタクト層２０９を位置合わせして形成しておく。
次に、図５Ｄに示すように、第１ｎ型コンタクト層１０２が形成されている側と、第４半導体層１２５（増倍層１０５）が形成されている側とを向かい合わせ、基板１０１と他基板１５１とを貼り合わせる（第３工程）。実施の形態２では、第５半導体層２２３（バッファ層２０３）と第４半導体層１２５とを接合することで、基板１０１と他基板１５１とを貼り合わせる（第３工程）。例えば、第５半導体層２２３の接合面と、第４半導体層１２５の接合面とに、Ａｒビームを用いた表面活性化処理を実施し、これらの接合を行う（非特許文献４参照）。
実施の形態２では、バッファ層２０３とする第５半導体層２２３を用いて形成する第３ｎ型コンタクト層２１０を、第１ｎ型コンタクト層１０２と第２ｎ型コンタクト層２０９との間に設けている。この結果、増倍層１０５とする第４半導体層１２５とバッファ層２０３とする第５半導体層２２３とを、互いの接合面が平坦な状態で、これらの接合が実施できる。
次に、他基板１５１を除去し、基板１０１の上に、第１ｎ型コンタクト層１０２、第５半導体層２２３、第４半導体層１２５、第３半導体層１２６、第２半導体層１２７、第１半導体層１２８が、これらの順に積層された状態とする（第４工程）。例えば、研磨やエッチングなどにより他基板１５１を剥離除去する。
この後、公知のリソグラフィー技術、およびエッチング技術により、第５半導体層２２３、第４半導体層１２５、第３半導体層１２６、第２半導体層１２７、第１半導体層１２８をパターニングしてメサとすることで、第１ｎ型コンタクト層１０２の上に、バッファ層２０３、増倍層１０５、電界制御層１０６、吸収層１０７、ｐ型コンタクト層１０８を形成する。また、バッファ層２０３の形成とともに、第３ｎ型コンタクト層２１０を形成する。また、増倍層１０５の形成ともに第２ｎ型コンタクト層１０９を形成する（第５工程）。メサの平面視の径は、導電層２０４より大きいものとする。また、メサの平面視の径は、第２ｎ型コンタクト層２０９，第３ｎ型コンタクト層２１０が形成されている領域にかからない大きさとする。
また、実施の形態１と同様に、ｐ型コンタクト層１０８の上に、ｐ電極１１０を形成し（第６工程）、第２ｎ型コンタクト層２０９の上に、ｎ電極１１１を形成する（第７工程）。
上述した実施の形態２の製造方法によれば、ＳｉＣなどのＩｎＰより高い熱伝導率を有する半導体から構成した基板１０１、第１ｎ型コンタクト層１０２，バッファ層２０３（導電層２０４）の上に形成した、ＩＩＩ－Ｖ族化合物半導体からなる増倍層１０５、電界制御層１０６、吸収層１０７、およびｐ型コンタクト層１０８により、アバランシェフォトダイオードが構成できる。
以上に説明したように、本発明によれば、基板および第１ｎ型コンタクト層を、ＩｎＰより高い熱伝導率を有する半導体から構成したので、ＩＩＩ－Ｖ族化合物半導体によるアバランシェフォトダイオードにおける放熱性を高くすることができるようになる。また、第１ｎ型コンタクト層の上に第２ｎ型コンタクト層を設けるようにしたので、電極形成のための加熱処理がより低温で実施でき、アバランシェフォトダイオードの動作電圧の設計がより容易になる。
ところで、光路に配置されるｎ型のコンタクト層に入射光のエネルギーよりも小さいバンドギャップの材料を用いると、ｎ型のコンタクト層で光吸収が生じ、励起されたホールがｎ型のコンタクト層内で再結合するため受光感度の損失につながる。このため、一般には、ｎ型のコンタクト層にはバンドギャップの大きいＩｎＧａＡｓＰなどが用いられている。しかしながら、四元半導体であるＩｎＧａＡｓＰのエピタキシャル成長は組成の制御が難しく、アバランシェフォトダイオードの歩留まりや製造コストに課題が生じる。これに対し、本発明によれば、光路に配置されるｎ型のコンタクト層をバンドギャップの大きいＳｉＣなどから構成するので、上述した製造上の問題も解決できるようになる。
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
１０１…基板、１０２…第１ｎ型コンタクト層、１０３…バッファ層、１０４…導電層、１０５…増倍層、１０６…電界制御層、１０７…吸収層、１０８…ｐ型コンタクト層、１０９…第２ｎ型コンタクト層、１１０…ｐ電極、１１１…ｎ電極。

Claims (8)

  1. ＩｎＰより高い熱伝導率を有する半導体から構成された基板と、
    前記基板の上に形成され、ｎ型の前記半導体からなる第１ｎ型コンタクト層と、
    前記第１ｎ型コンタクト層の上に形成され、面方向の格子定数がＩｎＰに整合するノンドープのＩＩＩ－Ｖ族化合物半導体からなる増倍層と、
    前記増倍層の上に形成され、面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体からなる電界制御層と、
    前記電界制御層の上に形成され、面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体からなる吸収層と、
    前記吸収層の上に形成され、面方向の格子定数がＩｎＰに整合するｐ型のＩＩＩ－Ｖ族化合物半導体からなるｐ型コンタクト層と、
    前記第１ｎ型コンタクト層と前記増倍層との間に形成され、面方向の格子定数がＩｎＰに整合するノンドープのＩＩＩ－Ｖ族化合物半導体からなるバッファ層と、
    平面視で前記バッファ層の中央部に形成されたｎ型の導電層と、
    前記増倍層の周囲の前記第１ｎ型コンタクト層の上に形成され、面方向の格子定数がＩｎＰに整合するｎ型のＩＩＩ－Ｖ族化合物半導体からなる第２ｎ型コンタクト層と、
    前記ｐ型コンタクト層の上に形成されたｐ電極と、
    前記第２ｎ型コンタクト層の上に形成されたｎ電極と
    を備えるアバランシェフォトダイオード。
  2. 請求項１記載のアバランシェフォトダイオードにおいて、
    前記バッファ層は、面方向の格子定数がＩｎＰに整合するノンドープのＩＩＩ－Ｖ族化合物半導体から構成されていることを特徴とするアバランシェフォトダイオード。
  3. 請求項２記載のアバランシェフォトダイオードにおいて、
    前記第１ｎ型コンタクト層と、前記第１ｎ型コンタクト層の上に形成されるＩＩＩ－Ｖ族化合物半導体からなる層とは、互いに接合して形成されていることを特徴とするアバランシェフォトダイオード。
  4. 請求項１記載のアバランシェフォトダイオードにおいて、
    前記バッファ層は、ノンドープの前記半導体から構成され、
    前記第１ｎ型コンタクト層と前記第２ｎ型コンタクト層との間に形成されたｎ型の前記半導体からなる第３ｎ型コンタクト層
    をさらに備えることを特徴とするアバランシェフォトダイオード。
  5. 請求項４記載のアバランシェフォトダイオードにおいて、
    前記バッファ層および前記ｎ型の導電層と、前記第１ｎ型コンタクト層とは、互いに接合して形成されていることを特徴とするアバランシェフォトダイオード。
  6. ＩｎＰより高い熱伝導率を有する半導体から構成された基板の上に、ｎ型の前記半導体からなる第１ｎ型コンタクト層を形成する第１工程と、
    面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体からなる他基板の上に、
    面方向の格子定数がＩｎＰに整合するｐ型のＩＩＩ－Ｖ族化合物半導体からなるｐ型コンタクト層、
    面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体からなる吸収層、
    面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体からなる電界制御層、
    面方向の格子定数がＩｎＰに整合するノンドープのＩＩＩ－Ｖ族化合物半導体からなる増倍層を
    これらの順に形成する第２工程と、
    前記第１ｎ型コンタクト層が形成されている側と、前記増倍層が形成されている側とを向かい合わせて前記基板と前記他基板とを貼り合わせる第３工程と、
    前記基板と前記他基板とを貼り合わせた後で前記他基板を除去し、前記基板の上に、前記第１ｎ型コンタクト層、前記増倍層、前記電界制御層、前記吸収層、前記ｐ型コンタクト層が、これらの順に積層された状態とする第４工程と、
    前記増倍層の周囲の前記第１ｎ型コンタクト層の上に、面方向の格子定数がＩｎＰに整合するｎ型のＩＩＩ－Ｖ族化合物半導体からなる第２ｎ型コンタクト層を形成する第５工程と、
    前記ｐ型コンタクト層の上にｐ電極を形成する第６工程と、
    前記第２ｎ型コンタクト層の上にｎ電極を形成する第７工程と
    を備えるアバランシェフォトダイオードの製造方法。
  7. 請求項６記載のアバランシェフォトダイオードの製造方法において、
    前記第２工程は、前記増倍層の上に、面方向の格子定数がＩｎＰに整合するノンドープのＩＩＩ－Ｖ族化合物半導体からなり、平面視で中央部にｎ型の導電層を備えるバッファ層を形成する工程をさらに備え、
    前記第３工程は、前記第１ｎ型コンタクト層と前記バッファ層とを接合することで、前記基板と前記他基板とを貼り合わせる
    ことを特徴とするアバランシェフォトダイオードの製造方法。
  8. 請求項６記載のアバランシェフォトダイオードの製造方法において、
    前記第１工程は、
    前記第１ｎ型コンタクト層の上に、ノンドープの前記半導体からなり、中央部にｎ型の導電層を備えるバッファ層を形成する工程と、
    前記第１ｎ型コンタクト層と前記第２ｎ型コンタクト層との間に、ｎ型の前記半導体からなる第３ｎ型コンタクト層を形成する工程と
    をさらに備え、
    前記第３工程は、前記バッファ層と前記増倍層とを接合することで、前記基板と前記他基板とを貼り合わせる
    ことを特徴とするアバランシェフォトダイオードの製造方法。
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