JP7044048B2 - アバランシェフォトダイオードおよびその製造方法 - Google Patents

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Description

本発明は、アバランシェフォトダイオードおよびその製造方法に関する。
受光素子は、光通信において光ファイバを伝搬する光信号を電気信号へと変換する役割を担う素子である。近年のデータセンタなどにおける通信容量の増大に伴い、光ファイバ通信システムの伝送容量の増大が求められており、光ファイバ通信システムに用いられる受光素子には、高速性が要求されている。高速な半導体受光素子としては、主にＰＩＮフォトダイオード（ＰＩＮ－ＰＤ）やアバランシェフォトダイオード（ＡＰＤ）が存在する。なかでも、アバランシェフォトダイオードは、素子自体が信号増幅機能を有し、ＰＩＮフォトダイオードよりも高感度な受光素子として広く用いられている。
光通信用のアバランシェフォトダイオードにおいては、ＩｎＰ基板の上に、ｎ型のコンタクト層、増倍層、電界制御層、吸収層、ｐ型のコンタクト層を順に積層した素子が提案されている（非特許文献１）。この素子では、吸収層を、通信波長帯（１．５５μｍや１．３μｍ）における光吸収係数の大きいＩｎＧａＡｓから構成している。また、この素子では、高電界の生じる増倍層を、ＩｎＧａＡｓよりもバンドギャップの大きいＩｎＰから構成している。さらに、この素子では、吸収層よりも増倍層に高強度の電界が生じるよう、ｐ型にドーピングされた電界制御層を用いている。
ところで、アバランシェフォトダイオードは、ＰＩＮフォトダイオードよりも動作電圧が高いため、動作時にリーク電流が生じやすい。このリーク電流の発生は、アバランシェフォトダイオードの信頼性低下やＳＮ比の劣化につながる。特に、アバランシェフォトダイオードの素子側面に生じる電界は、表面リーク電流につながる。このため、アバランシェフォトダイオードの使用目的に応じ、側面の電界強度を抑制するように設計している。
上述したアバランシェフォトダイオードの素子側面に生じる電界を抑制する技術として、イオン注入技術などにより、平面視で素子の中央部に導電層を形成し、電界を素子内部に閉じ込める技術が提案されている（非特許文献１参照）。
このアバランシェフォトダイオードについて、図５を参照して説明する。このアバランシェフォトダイオードは、高抵抗なＩｎからなる基板３０１の上に、ｎ型コンタクト層３０２、バッファ層３０３、増倍層３０５、電界制御層３０６、吸収層３０７、ｐ型コンタクト層３０８を備えている。また、バッファ層３０３には、平面視で中央部にｎ型領域３０４を備える。
ｎ型コンタクト層３０２は、例えば、より高濃度にｎ型不純物を導入したＩｎＧａＡｓＰから構成し、バッファ層３０３は、ＩｎＰから構成している。また増倍層３０５はＩｎＰから構成し、電界制御層３０６は、ｐ型不純物を導入したＩｎＰから構成している。また、吸収層３０７は、ＩｎＧａＡｓから構成し、ｐ型コンタクト層３０８は、より高濃度にｐ型不純物を導入したＩｎＧａＡｓＰから構成している。また、ｎ型領域３０４は、バッファ層３０３に対するＳｉ（ｎ型不純物）の選択的なイオン注入により形成している。
また、ｐ型コンタクト層３０８の上には、ｐ電極３０９が形成され、ｎ型コンタクト層３０２には、ｎ電極３１０が形成されている。ｐ電極３０９は、例えば、Ｐｔ／Ｔｉ／Ａｕなどの電極材料から構成され、ｎ電極３１０は、Ｔｉ／Ａｕなどの電極材料から構成されている。
非特許文献１のアバランシェフォトダイオードの、動作電圧条件下における各層の積層方向の電界強度プロファイルについて、図６を用いて説明する。図６において、素子中央部を通る図５の（ａ）の線における電界強度プロファイルを実線で示している。また図６において、素子側面側の（ｂ）の線における電界強度プロファイルを破線で示している。
実線で示すように、素子中央部では、電圧印加により、まず増倍層３０５および電界制御層３０６から電界が生じ、電界制御層３０６が空乏した後に、吸収層３０７に電界が生じる。これに対し、素子側面側では、増倍層３０５と電界制御層３０６だけでなく、バッファ層３０３（ｎ型領域３０４）にも一定の電界が生じる。このため、同一印加電圧下における、素子側面側の増倍層３０５中および吸収層３０７中の電界強度は、素子中央部よりも小さく、素子側面に露出する吸収層３０７および増倍層３０５における電界強度が低い。これらのことにより、素子側面における表面リーク電流が抑制できる。
ところで、アバランシェフォトダイオードの応答速度は、素子容量、素子抵抗、吸収層から各コンタクト層までのキャリアの走行時間によって決定される。このため、アバランシェフォトダイオードを高速化するための方法の１つとして、平面視の素子径を小さくして素子容量を低減することが考えられる。
Y. Hirota et al., "Reliable non-Zn-diffused InP/InGaAs avalanche photodiode with buried n-InP layer operated by electron injection mode", Electronics Letters, vol. 40, no. 21, 2004. H. Liu et al., "4H-SiC PIN Recessed-Window Avalanche Photodiode With High Quantum Efficiency", IEEE Photonics Technology Letters, vol. 20, no. 18, pp. 1551-1553, 2008. F. N. Masana, "Thermal characterisation of power modules", Microelectronics Reliability, vol. 40, pp. 155-161, 2000. H. Takagi et al., "Surface activated bonding of silicon wafers at room temperature", Applied Physics Letters, vol. 68, no. 16, pp. 2222-2224, 1996.
前述のように、高速化のために素子径を小さくすることは、動作時の電流密度が増加することにつながるため、増倍層での発熱量が増加する。非通信用途のアバランシェフォトダイオードは、非特許文献２のように、ＳｉＣなどの高い熱伝導率の半導体材料で構成することができるが、光通信用途のアバランシェフォトダイオードは、非特許文献１のようにＩｎＰ基板上に形成されたＩｎＧａＡｓやＩｎＰなどの材料で構成される。発生した熱は、主に基板を通して素子の外に放熱されるため、基板にＳｉＣなどの熱伝導率の高い材料を用いる非通信用途の場合に比べて、光通信用途の場合、光入力時に増倍層で発生する熱が素子外に伝わりにくく、素子温度が上昇して素子が故障するなど、光入力に対する耐久性（光入力耐性）に改善の余地があった。
この改善を行うためには、放熱性に優れるＳｉＣなどの基板上に、ＩｎＧａＡｓやＩｎＰなどの材料による各層を結晶成長させることでアバランシェフォトダイオードを作製することが考えられる。しかしながら、ＳｉＣなどの高放熱性基板は、ＩｎＧａＡｓなどの光通信用に用いられる波長帯に適合したバンドギャップをもつＩＩＩ－Ｖ族化合物半導体と格子整合しないため、素子の作製が極めて困難であるという問題があった。このように、従来では、ＩＩＩ－Ｖ族化合物半導体によるアバランシェフォトダイオードにおける放熱性を高くすることが容易ではないという問題があった。
本発明は、以上のような問題点を解消するためになされたものであり、ＩＩＩ－Ｖ族化合物半導体によるアバランシェフォトダイオードにおける放熱性を高くすることを目的とする。
本発明に係るアバランシェフォトダイオードは、ＩｎＰより高い熱伝導率を有する半導体から構成された基板と、基板の上に形成され、ｎ型の半導体からなるｎ型コンタクト層と、ｎ型コンタクト層の上に形成され、面方向の格子定数がＩｎＰに整合するノンドープのＩＩＩ－Ｖ族化合物半導体からなる増倍層と、増倍層の上に形成され、面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体からなる電界制御層と、電界制御層の上に形成され、面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体からなる吸収層と、吸収層の上に形成され、面方向の格子定数がＩｎＰに整合するｐ型のＩＩＩ－Ｖ族化合物半導体からなるｐ型コンタクト層とを備える。
上記アバランシェフォトダイオードの一構成例において、ｎ型コンタクト層と増倍層との間に形成され、面方向の格子定数がＩｎＰに整合するノンドープのＩＩＩ－Ｖ族化合物半導体からなるバッファ層と、バッファ層の中央部に形成されたｎ型の導電層とをさらに備える。
上記アバランシェフォトダイオードの一構成例において、ｎ型コンタクト層と、ｎ型コンタクト層の上に形成されるＩＩＩ－Ｖ族化合物半導体からなる層とは、互いに接合して形成されている。
上記アバランシェフォトダイオードの一構成例において、ｎ型コンタクト層と増倍層との間に形成されたノンドープの半導体からなるバッファ層と、バッファ層の中央部に形成されたｎ型の導電層とをさらに備える。
上記アバランシェフォトダイオードの一構成例において、バッファ層およびｎ型の導電層と、ｎ型コンタクト層とは、互いに接合して形成されている。
本発明に係るアバランシェフォトダイオードの製造方法は、ＩｎＰより高い熱伝導率を有する半導体から構成された基板の上に、ｎ型の半導体からなるｎ型コンタクト層を形成する第１工程と、面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体からなる他基板の上に、面方向の格子定数がＩｎＰに整合するｐ型のＩＩＩ－Ｖ族化合物半導体からなるｐ型コンタクト層、面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体からなる吸収層、面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体からなる電界制御層、面方向の格子定数がＩｎＰに整合するノンドープのＩＩＩ－Ｖ族化合物半導体からなる増倍層をこれらの順に形成する第２工程と、ｎ型コンタクト層が形成されている側と、増倍層が形成されている側とを向かい合わせて基板と他基板とを貼り合わせる第３工程と、基板と他基板とを貼り合わせた後で他基板を除去し、基板の上に、ｎ型コンタクト層、増倍層、電界制御層、吸収層、ｐ型コンタクト層が、これらの順に積層された状態とする第４工程とを備える。
上記アバランシェフォトダイオードの製造方法の一構成例において、第２工程は、増倍層の上に、面方向の格子定数がＩｎＰに整合するノンドープのＩＩＩ－Ｖ族化合物半導体からなり、平面視で中央部にｎ型の導電層を備えるバッファ層を形成する工程をさらに備え、第３工程は、ｎ型コンタクト層とバッファ層とを接合することで、基板と他基板とを貼り合わせる。
上記アバランシェフォトダイオードの製造方法の一構成例において、第１工程は、ｎ型コンタクト層の上に、ノンドープの半導体からなり、平面視で中央部にｎ型の導電層を備えるバッファ層を形成する工程をさらに備え、第３工程は、バッファ層と増倍層とを接合することで、基板と他基板とを貼り合わせる。
以上説明したように、本発明によれば、基板およびｎ型コンタクト層を、ＩｎＰより高い熱伝導率を有する半導体から構成したので、ＩＩＩ－Ｖ族化合物半導体によるアバランシェフォトダイオードにおける放熱性を高くすることができる。
図１は、本発明の実施の形態１におけるアバランシェフォトダイオードの構成を示す断面図である。 図２Ａは、本発明の実施の形態１におけるアバランシェフォトダイオードの製造方法を説明する素子断面を示す断面図である。 図２Ｂは、本発明の実施の形態１におけるアバランシェフォトダイオードの製造方法を説明する素子断面を示す断面図である。 図２Ｃは、本発明の実施の形態１におけるアバランシェフォトダイオードの製造方法を説明する素子断面を示す断面図である。 図２Ｄは、本発明の実施の形態１におけるアバランシェフォトダイオードの製造方法を説明する素子断面を示す断面図である。 図３は、本発明の実施の形態２におけるアバランシェフォトダイオードの構成を示す断面図である。 図４Ａは、本発明の実施の形態２におけるアバランシェフォトダイオードの製造方法を説明する素子断面を示す断面図である。 図４Ｂは、本発明の実施の形態２におけるアバランシェフォトダイオードの製造方法を説明する素子断面を示す断面図である。 図４Ｃは、本発明の実施の形態２におけるアバランシェフォトダイオードの製造方法を説明する素子断面を示す断面図である。 図４Ｄは、本発明の実施の形態２におけるアバランシェフォトダイオードの製造方法を説明する素子断面を示す断面図である。 図５は、アバランシェフォトダイオードの構成を示す断面図である。 図６は、図５に示したアバランシェフォトダイオードの各層の積層方向の電界強度プロファイルを示す特性図である。構成を示す断面図である。
以下、本発明の実施の形態に係るアバランシェフォトダイオードについて説明する。
［実施の形態１］
はじめに、本発明の実施の形態１に係るアバランシェフォトダイオードについて、図１を参照して説明する。
このアバランシェフォトダイオードは、基板１０１、ｎ型コンタクト層１０２、増倍層１０５、電界制御層１０６、吸収層１０７、およびｐ型コンタクト層１０８を備える。また、実施の形態１のアバランシェフォトダイオードは、バッファ層１０３および導電層１０４を備える。また、バッファ層１０３、増倍層１０５、電界制御層１０６、吸収層１０７、およびｐ型コンタクト層１０８は、所定のメサ形状に形成されている。
基板１０１は、ＩｎＰより高い熱伝導率を有する半導体から構成されている。基板１０１は、例えば、ＳｉＣから構成されている。また、基板１０１は、ダイヤモンド、ＡｌＮなどから構成することもできる。ｎ型コンタクト層１０２は、基板１０１の上に形成され、基板１０１と同一の半導体から構成され、ｎ型とされている。ｎ型コンタクト層１０２は、例えば、ｎ型不純物を比較的高濃度に導入されたＳｉＣから構成されている。
増倍層１０５は、ｎ型コンタクト層１０２の上に形成され、面方向の格子定数がＩｎＰに整合するノンドープのＩＩＩ－Ｖ族化合物半導体から構成されている。増倍層１０５は、例えば、ノンドープのＩｎＰから構成されている。なお、増倍層１０５は、ＩｎＡｌＡｓから構成することもできる。
バッファ層１０３は、ｎ型コンタクト層１０２と増倍層１０５との間に形成され、面方向の格子定数がＩｎＰに整合するノンドープのＩＩＩ－Ｖ族化合物半導体から構成されている。バッファ層１０３は、例えば、ＩｎＰから構成されている。導電層１０４は、平面視で（面方向において）、バッファ層１０３の中央部に形成されている。導電層１０４は、平面視で、中心軸がバッファ層１０３と一致する必要は無く、バッファ層１０３の側面から離れて形成されていればよい。導電層１０４は、平面視でバッファ層１０３の中央部に、選択的にｎ型不純物を導入することで形成できる。バッファ層１０３は、ｎ型コンタクト層１０２および増倍層１０５の両者に接触して形成されている。また、導電層１０４は、バッファ層１０３を厚さ方向に貫通して形成されている。導電層１０４は、ｎ型コンタクト層１０２および増倍層１０５の両者に接触している。
電界制御層１０６は、増倍層１０５の上に形成され、面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体から構成されている。電界制御層１０６は、例えば、ｐ型の不純物が導入されてｐ型とされたＩｎＰから構成されている。
吸収層１０７は、電界制御層１０６の上に形成され、面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体から構成されている。吸収層１０７は、例えば、ＩｎＧａＡｓから構成されている。ｐ型コンタクト層１０８は、吸収層１０７の上に形成され、面方向の格子定数がＩｎＰに整合するｐ型のＩＩＩ－Ｖ族化合物半導体から構成されている。ｐ型コンタクト層１０８は、例えば、ｎ型不純物を比較的高濃度に導入されたＩｎＧａＡｓＰから構成されている。なお、ｐ型コンタクト層１０８は、ＩｎＡｌＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓなどから構成することもできる。
また、実施の形態１におけるアバランシェフォトダイオードでは、積層する方向に接して配置されている、基板１０１を構成する半導体からなるｎ型コンタクト層１０２と、ＩＩＩ－Ｖ族化合物半導体からなるバッファ層１０３とは、互いに接合して形成されている。バッファ層１０３は、ｎ型コンタクト層１０２の上に結晶（エピタキシャル）成長により形成されてるのではなく、後述するように、異種材料間の接合によりｎ型コンタクト層１０２の上に形成されている。
また、ｐ型コンタクト層１０８の上には、ｐ電極１０９が形成されている。また、メサ形状とされているバッファ層１０３の周囲のｎ型コンタクト層１０２の上には、ｎ電極１１０が形成されている。ｐ電極３０９は、例えば、Ｐｔ／Ｔｉ／Ａｕなどの電極材料から構成され、ｎ電極１１０は、Ｎｉ／Ａｕなどの電極材料から構成されている。
実施の形態１のアバランシェフォトダイオードでは、増倍層１０５で発生した熱は、導電層１０４（バッファ層１０３）およびｎ型コンタクト層１０２を介して基板１０１に伝わる。従来技術では、ｎ型コンタクト層をＩｎＧａＡｓＰから構成し、基板をＩｎＰから構成する必要があったため、基板にヒートシンクを接続しても効率よく放熱することができなかった。実施の形態１のアバランシェフォトダイオードでは、ｎ型コンタクト層１０２と基板１０１を、熱伝導率の良い半導体から構成しているので、基板１０１にヒートシンクを接続することで、従来技術よりも効率よく放熱することができる。
例えば、メサの平面視の径（素子径）が５μｍとした、実施の形態１のアバランシェフォトダイオードにおいて、バッファ層１０３から基板１０１までの領域で見積もられる熱抵抗は、４８０Ｋ／Ｗである。一方、メサの平面視の径（素子径）が５μｍとした、従来のアバランシェフォトダイオードにおいて、バッファ層から基板までの領域で見積もられる熱抵抗は、３５００Ｋ／Ｗである。なお、バッファ層１０３、ｎ型コンタクト層１０２、基板１０１の厚さを、それぞれ２００ｎｍ、３０ｎｍ、１００μｍとし、ＩｎＰ、ＩｎＧａＡｓＰ、ＳｉＣの熱伝導率を、それぞれ６８、１．０、３７０Ｗ／ｍＫとし、非特許文献３に記載の方法で上述した熱抵抗を計算した。
以上のことより、従来のアバランシェフォトダイオードの２０Ｖ、１ｍＡでの動作時に見積もられる、増倍層１０５の付近の温度上昇は、６９℃であるが、実施の形態１におけるアバランシェフォトダイオードでは、９．６℃まで抑えられる。
以上に説明したように、基板１０１に加え、ｎ型コンタクト層１０２を、ＩｎＰより高い熱伝導率を有する半導体から構成したので、実施の形態１によれば、ＩＩＩ－Ｖ族化合物半導体によるアバランシェフォトダイオードにおける放熱性を高くすることができ、光入力耐性の向上が実現できる。
次に、本発明の実施の形態１に係るアバランシェフォトダイオードの製造方法について、図２Ａ～図２Ｄを参照して説明する。
まず、図２Ａに示すように、基板１０１の上に、ｎ型の半導体からなるｎ型コンタクト層１０２を形成する（第１工程）。例えば、基板１０１の上に、公知の化学的気相成長（Chemical Vapor Deposition：ＣＶＤ）法などにより、ＳｉＣを堆積することでｎ型コンタクト層１０２が形成できる。
また、図２Ｂに示すように、他基板１５１の上に、第１半導体層１２８、第２半導体層１２７、第３半導体層１２６、第４半導体層１２５を、これらの順に形成する（第２工程）。また、実施の形態１では、第４半導体層１２５の上に、第５半導体層１２３を形成する。
他基板１５１は、面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体から構成する。他基板１５１は、例えば、高抵抗ＩｎＰから構成する。第１半導体層１２８は、ｐ型コンタクト層１０８とする層であり、面方向の格子定数がＩｎＰに整合するｐ型のＩＩＩ－Ｖ族化合物半導体から構成する。第１半導体層１２８は、例えば、ｎ型不純物を比較的高濃度に導入したＩｎＧａＡｓＰから構成する。
第２半導体層１２７は、吸収層１０７とする層であり、面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体から構成する。第２半導体層１２７は、例えば、ＩｎＧａＡｓから構成する。第３半導体層１２６は、電界制御層１０６とする層であり、面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体から構成する。第３半導体層１２６は、例えば、ｐ型とされたＩｎＰから構成する。
第４半導体層１２５は、増倍層１０５とする層であり、面方向の格子定数がＩｎＰに整合するノンドープのＩＩＩ－Ｖ族化合物半導体から構成する。第４半導体層１２５は、例えば、ノンドープのＩｎＰから構成する。第５半導体層１２３は、バッファ層１０３とする層であり、面方向の格子定数がＩｎＰに整合するノンドープのＩＩＩ－Ｖ族化合物半導体から構成する。第５半導体層１２３は、例えば、ＩｎＰから構成する。
上述した第１半導体層１２８、第２半導体層１２７、第３半導体層１２６、第４半導体層１２５、および第５半導体層１２３は、例えば、有機金属気相成長法により、他基板１５１の上に、順次にエピタキシャル成長することで形成する。
次に、図２Ｃに示すように、第５半導体層１２３の面方向中央部に、ｎ型の導電性を有する導電層１０４を形成する。例えば、選択的なイオン注入により、第５半導体層１２３の導電層１０４とする領域に、Ｓｉなどのｎ型不純物を導入することで、導電層１０４を形成する。
次に、図２Ｄに示すように、ｎ型コンタクト層１０２が形成されている側と、第４半導体層１２５（増倍層１０５）が形成されている側とを向かい合わせ、基板１０１と他基板１５１とを貼り合わせる（第３工程）。実施の形態１では、ｎ型コンタクト層１０２と第５半導体層１２３（バッファ層１０３）とを接合することで、基板１０１と他基板１５１とを貼り合わせる（第３工程）。例えば、ｎ型コンタクト層１０２の接合面と、第５半導体層１２３の接合面とに、Ａｒビームを用いた表面活性化処理を実施し、これらの接合を行う（非特許文献４参照）。
次に、他基板１５１を除去し、基板１０１の上に、ｎ型コンタクト層１０２、第５半導体層１２３、第４半導体層１２５、第３半導体層１２６、第２半導体層１２７、第１半導体層１２８が、これらの順に積層された状態とする（第４工程）。例えば、研磨やエッチングなどにより他基板１５１を剥離除去する。
この後、公知のリソグラフィー技術、およびエッチング技術により、第５半導体層１２３、第４半導体層１２５、第３半導体層１２６、第２半導体層１２７、第１半導体層１２８をパターニングしてメサとすることで、ｎ型コンタクト層１０２の上に、バッファ層１０３、増倍層１０５、電界制御層１０６、吸収層１０７、ｐ型コンタクト層１０８を形成する。メサの平面視の径は、導電層１０４より大きいものとする。
また、ｐ型コンタクト層１０８の上に、ｐ電極１０９を形成し、メサ形状としたバッファ層１０３の周囲のｎ型コンタクト層１０２の上に、ｎ電極１１０を形成する。例えば、電極形成領域に開口を有するリフトオフマスクを形成し、この上に、蒸着法などにより所定の電極材料を堆積し、この後、リフトオフマスクを除去（リフトオフ）することで、ｐ電極１０９、ｎ電極１１０を形成する。
上述した実施の形態１の製造方法によれば、ＳｉＣなどのＩｎＰより高い熱伝導率を有する半導体から構成した基板１０１、ｎ型コンタクト層１０２の上に形成した、ＩＩＩ－Ｖ族化合物半導体からなるバッファ層１０３（導電層１０４）、増倍層１０５、電界制御層１０６、吸収層１０７、およびｐ型コンタクト層１０８により、アバランシェフォトダイオードが構成できる。
［実施の形態２］
次に、本発明の実施の形態２に係るアバランシェフォトダイオードについて、図３を参照して説明する。
このアバランシェフォトダイオードは、基板１０１、ｎ型コンタクト層１０２、増倍層１０５、電界制御層１０６、吸収層１０７、およびｐ型コンタクト層１０８を備える。また、実施の形態２のアバランシェフォトダイオードは、バッファ層２０３および導電層２０４を備える。また、バッファ層２０３、増倍層１０５、電界制御層１０６、吸収層１０７、およびｐ型コンタクト層１０８は、所定のメサ形状に形成されている。
基板１０１、ｎ型コンタクト層１０２、増倍層１０５、電界制御層１０６、吸収層１０７、およびｐ型コンタクト層１０８は、前述した実施の形態１と同様である。実施の形態２では、バッファ層２０３が、基板１０１（ｎ型コンタクト層１０２）と同一の半導体から構成されている。例えば、バッファ層２０３は、ＳｉＣから構成されている。なお、導電層２０４は、平面視で（面方向において）、バッファ層２０３の中央部に、選択的にｎ型不純物を導入することで形成した導電領域である。バッファ層２０３は、ｎ型コンタクト層１０２および増倍層１０５の両者に接触して形成されている。また、導電層２０４は、バッファ層１０３を厚さ方向に貫通して形成されている。導電層２０４は、ｎ型コンタクト層１０２および増倍層１０５の両者に接触している。
また、実施の形態２におけるアバランシェフォトダイオードでは、積層する方向に接して配置されている、基板１０１を構成する半導体からなるバッファ層２０３と、ＩＩＩ－Ｖ族化合物半導体からなる増倍層１０５とが、互いに接合して形成されている。増倍層１０５は、バッファ層２０３の上に結晶（エピタキシャル）成長により形成されてるのではなく、後述するように、異種材料間の接合によりバッファ層２０３の上に形成されている。
なお、ｐ型コンタクト層１０８の上には、ｐ電極１０９が形成され、バッファ層２０３の周囲のｎ型コンタクト層１０２の上には、ｎ電極１１０が形成されている。
実施の形態２のアバランシェフォトダイオードでは、増倍層１０５で発生した熱は、導電層２０４（バッファ層２０３）およびｎ型コンタクト層１０２を介して基板１０１に伝わる。従来技術では、バッファ層をＩｎＰから構成し、ｎ型コンタクト層をＩｎＧａＡｓＰから構成し、基板をＩｎＰから構成する必要があったため、基板にヒートシンクを接続しても効率よく放熱することができなかった。実施の形態２のアバランシェフォトダイオードでは、ｎ型コンタクト層１０２、基板１０１に加え、バッファ層２０３を、熱伝導率の良い半導体から構成しているので、基板１０１にヒートシンクを接続することで、従来技術よりも効率よく放熱することができる。実施の形態２では、バッファ層２０３も、熱伝導率の良い半導体から構成しているので、実施の形態１よりさらに効率よく放熱することができる。
例えば、メサの平面視の径（素子径）が５μｍとした、実施の形態２のアバランシェフォトダイオードにおいて、バッファ層２０３から基板１０１までの領域で見積もられる熱抵抗は、３６０Ｋ／Ｗとなる。これは、実施の形態２におけるアバランシェフォトダイオードの、２０Ｖ、１ｍＡでの動作時に見積もられる増倍層１０５付近の温度上昇が７．２℃まで抑えられることを示す。
以上に説明したように、基板１０１、ｎ型コンタクト層１０２に加え、バッファ層２０３を、ＩｎＰより高い熱伝導率を有する半導体から構成したので、実施の形態２によれば、ＩＩＩ－Ｖ族化合物半導体によるアバランシェフォトダイオードにおける放熱性を高くすることができ、光入力耐性の向上が実現できる。
ところで、ＩｎＰからなる増倍層１０５と、ｎ型のＳｉＣからなる導電層２０４との間のバンドラインナップには、伝導帯に約０．５ｅＶのオフセットが存在する。しかしながら、増倍層１０５と導電層２０４との間のポテンシャル障壁の幅は薄く、電子は増倍層１０５と導電層２０４との間をトンネルすることで通過可能であり、上記オフセットによる感度に対する影響は無視できると考えられる。例えば、増倍層１０５のドーピング濃度を１×１０16ｃｍ-3、導電層２０４とのドーピング濃度を１×１０19ｃｍ-3と仮定すると、これらの間の障壁の幅は１ｎｍ以下と見積もられる。
次に、本発明の実施の形態２に係るアバランシェフォトダイオードの製造方法について、図４Ａ～図４Ｄを参照して説明する。
まず、図４Ａに示すように、基板１０１の上に、ｎ型の半導体からなるｎ型コンタクト層１０２、第５半導体層２２３を形成する（第１工程）。第５半導体層２２３は、バッファ層２０３とするそうである。例えば、基板１０１の上に、公知の化学的気相成長法などにより、ＳｉＣを堆積することでｎ型コンタクト層１０２、第５半導体層２２３が形成できる。
次に、図４Ｂに示すように、第５半導体層２２３の面方向中央部に、ｎ型の導電性を有する導電層２０４を形成する。例えば、選択的なイオン注入により、第５半導体層２２３の導電層２０４とする領域に、Ｐなどのｎ型の不純物を導入することで、導電層２０４を形成する。
また、図４Ｃに示すように、他基板１５１の上に、第１半導体層１２８、第２半導体層１２７、第３半導体層１２６、第４半導体層１２５を、これらの順に形成する（第２工程）。第１半導体層１２８、第２半導体層１２７、第３半導体層１２６、第４半導体層１２５の形成は、前述した実施の形態１と同様である。
次に、図４Ｄに示すように、ｎ型コンタクト層１０２が形成されている側と、第４半導体層１２５（増倍層１０５）が形成されている側とを向かい合わせ、基板１０１と他基板１５１とを貼り合わせる（第３工程）。実施の形態２では、第５半導体層２２３（バッファ層２０３）と第４半導体層１２５とを接合することで、基板１０１と他基板１５１とを貼り合わせる（第３工程）。例えば、第５半導体層２２３の接合面と、第４半導体層１２５の接合面とに、Ａｒビームを用いた表面活性化処理を実施し、これらの接合を行う（非特許文献４参照）。
次に、他基板１５１を除去し、基板１０１の上に、ｎ型コンタクト層１０２、第５半導体層２２３、第４半導体層１２５、第３半導体層１２６、第２半導体層１２７、第１半導体層１２８が、これらの順に積層された状態とする（第４工程）。例えば、研磨やエッチングなどにより他基板１５１を剥離除去する。
この後、公知のリソグラフィー技術、およびエッチング技術により、第５半導体層２２３、第４半導体層１２５、第３半導体層１２６、第２半導体層１２７、第１半導体層１２８をパターニングしてメサとすることで、ｎ型コンタクト層１０２の上に、バッファ層２０３、増倍層１０５、電界制御層１０６、吸収層１０７、ｐ型コンタクト層１０８を形成する。メサの平面視の径は、導電層２０４より大きいものとする。
また、実施の形態１と同様に、ｐ型コンタクト層１０８の上に、ｐ電極１０９を形成し、メサ形状としたバッファ層２０３の周囲のｎ型コンタクト層１０２の上に、ｎ電極１１０を形成する。
上述した実施の形態２の製造方法によれば、ＳｉＣなどのＩｎＰより高い熱伝導率を有する半導体から構成した基板１０１、ｎ型コンタクト層１０２，バッファ層２０３（導電層２０４）の上に形成した、ＩＩＩ－Ｖ族化合物半導体からなる増倍層１０５、電界制御層１０６、吸収層１０７、およびｐ型コンタクト層１０８により、アバランシェフォトダイオードが構成できる。
以上に説明したように、本発明によれば、基板およびｎ型コンタクト層を、ＩｎＰより高い熱伝導率を有する半導体から構成したので、ＩＩＩ－Ｖ族化合物半導体によるアバランシェフォトダイオードにおける放熱性を高くすることができるようになる。
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
１０１…基板、１０２…ｎ型コンタクト層、１０３…バッファ層、１０４…導電層、１０５…増倍層、１０６…電界制御層、１０７…吸収層、１０８…ｐ型コンタクト層、１０９…ｐ電極、１１０…ｎ電極。

Claims (8)

  1. ＩｎＰより高い熱伝導率を有する半導体から構成された基板と、
    前記基板の上に形成され、ｎ型の前記半導体からなるｎ型コンタクト層と、
    前記ｎ型コンタクト層の上に形成され、面方向の格子定数がＩｎＰに整合するノンドープのＩＩＩ－Ｖ族化合物半導体からなる増倍層と、
    前記増倍層の上に形成され、面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体からなる電界制御層と、
    前記電界制御層の上に形成され、面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体からなる吸収層と、
    前記吸収層の上に形成され、面方向の格子定数がＩｎＰに整合するｐ型のＩＩＩ－Ｖ族化合物半導体からなるｐ型コンタクト層と
    を備えるアバランシェフォトダイオード。
  2. 請求項１記載のアバランシェフォトダイオードにおいて、
    前記ｎ型コンタクト層と前記増倍層との間に形成され、面方向の格子定数がＩｎＰに整合するノンドープのＩＩＩ－Ｖ族化合物半導体からなるバッファ層と、
    平面視で前記バッファ層の中央部に形成されたｎ型の導電層と
    をさらに備えることを特徴とするアバランシェフォトダイオード。
  3. 請求項１または２記載のアバランシェフォトダイオードにおいて、
    前記ｎ型コンタクト層と、前記ｎ型コンタクト層の上に形成されるＩＩＩ－Ｖ族化合物半導体からなる層とは、互いに接合して形成されていることを特徴とするアバランシェフォトダイオード。
  4. 請求項１記載のアバランシェフォトダイオードにおいて、
    前記ｎ型コンタクト層と前記増倍層との間に形成されたノンドープの前記半導体からなるバッファ層と、
    平面視で前記バッファ層の中央部に形成されたｎ型の導電層と
    をさらに備えることを特徴とするアバランシェフォトダイオード。
  5. 請求項４記載のアバランシェフォトダイオードにおいて、
    前記バッファ層および前記ｎ型の導電層と、前記ｎ型コンタクト層とは、互いに接合して形成されていることを特徴とするアバランシェフォトダイオード。
  6. ＩｎＰより高い熱伝導率を有する半導体から構成された基板の上に、ｎ型の前記半導体からなるｎ型コンタクト層を形成する第１工程と、
    面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体からなる他基板の上に、
    面方向の格子定数がＩｎＰに整合するｐ型のＩＩＩ－Ｖ族化合物半導体からなるｐ型コンタクト層、
    面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体からなる吸収層、
    面方向の格子定数がＩｎＰに整合するＩＩＩ－Ｖ族化合物半導体からなる電界制御層、
    面方向の格子定数がＩｎＰに整合するノンドープのＩＩＩ－Ｖ族化合物半導体からなる増倍層を
    これらの順に形成する第２工程と、
    前記ｎ型コンタクト層が形成されている側と、前記増倍層が形成されている側とを向かい合わせて前記基板と前記他基板とを貼り合わせる第３工程と、
    前記基板と前記他基板とを貼り合わせた後で前記他基板を除去し、前記基板の上に、前記ｎ型コンタクト層、前記増倍層、前記電界制御層、前記吸収層、前記ｐ型コンタクト層が、これらの順に積層された状態とする第４工程と
    を備えるアバランシェフォトダイオードの製造方法。
  7. 請求項６記載のアバランシェフォトダイオードの製造方法において、
    前記第２工程は、前記増倍層の上に、面方向の格子定数がＩｎＰに整合するノンドープのＩＩＩ－Ｖ族化合物半導体からなり、平面視で中央部にｎ型の導電層を備えるバッファ層を形成する工程をさらに備え、
    前記第３工程は、前記ｎ型コンタクト層と前記バッファ層とを接合することで、前記基板と前記他基板とを貼り合わせる
    ことを特徴とするアバランシェフォトダイオードの製造方法。
  8. 請求項６記載のアバランシェフォトダイオードの製造方法において、
    前記第１工程は、前記ｎ型コンタクト層の上に、ノンドープの前記半導体からなり、中央部にｎ型の導電層を備えるバッファ層を形成する工程をさらに備え、
    前記第３工程は、前記バッファ層と前記増倍層とを接合することで、前記基板と前記他基板とを貼り合わせる
    ことを特徴とするアバランシェフォトダイオードの製造方法。
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