JP7068797B2

JP7068797B2 - 電子部品

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Publication number: JP7068797B2
Application number: JP2017203950A
Authority: JP
Inventors: 利之齋藤; 伸也長壁
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2017-10-20
Filing date: 2017-10-20
Publication date: 2022-05-17
Anticipated expiration: 2037-10-20
Also published as: JP2019079865A

Description

本発明は、電子部品に関し、例えば複数の誘電体層が積層された電子部品に関する。

スマートホンや携帯電話等の無線通信端末には、不要な妨害波を除去するフィルタが用いられている。フィルタとして、誘電体層を積層した積層体を用いることが知られている。電子部品の小型化のため、積層体の下面にランド電極を有するＬＧＡ（Land Grid Array）を用いることが知られている。

積層体の内部の導電体パターンまたは積層体の外部の端子が金属材料と絶縁体材料を含むことが知られている（例えば特許文献１から３）。積層体内のビア配線を太くすることが知られている（例えば特許文献４および５）。積層体内の導電体パターンと積層体の外部の端子とを接続する配線を複数設けることが知られている（例えば特許文献６および７）。

特開２００９－１７０８４８号公報特開２００４－５５５５４号公報特開２０１４－１７０８７４号公報特開２００７－１２９０４８号公報特開２０１５－４１７７６号公報特開２０１７－５９７４９号公報特開２０１５－７６５６７号公報

端子とビア配線との接触抵抗を低くするためビア配線を太くすると、小型化が難しくなる。

本発明は、上記課題に鑑みなされたものであり、端子とビア配線との間を低抵抗化しかつ小型化することを目的とする。

本発明は、セラミック材料からなり積層された複数の誘電体層と、各々前記複数の誘電体層のうち１つの誘電体層の表面に形成され回路素子の少なくとも一部を構成する複数の導電体パターンと、前記複数の誘電体層のうち最も外側の誘電体層の外側の面に設けられ、１または複数の導電体層を含み、前記１または複数の導電体層のうち前記外側の面に接する導電体層は金属材料と絶縁体材料とを含み、高周波信号が入力する入力端子と、グランド端子と、を含む複数の端子と、前記複数の誘電体層のうち前記最も外側の誘電体層以外の少なくとも１つの誘電体層を貫通し、前記複数の導電体パターンのうち少なくとも２つの導電体パターン間を電気的に接続する第１ビア配線と、前記最も外側の誘電体層を貫通し、前記入力端子と前記複数の導電体パターンのうち少なくとも１つの導電体パターンとを電気的に接続する第２ビア配線と、前記最も外側の誘電体層を貫通し、前記グランド端子と前記複数の導電体パターンのうち少なくとも１つとを電気的に接続する第３ビア配線と、を備え、前記第２ビア配線の１つと前記入力端子とが接触する第１接触面積は、前記第１ビア配線の１つにおける前記外側の面に平行な断面積より大きく、前記第３ビア配線の１つと前記グランド端子とが接触する第２接触面積は前記第１接触面積より小さい電子部品である。

上記構成において、前記複数の端子は高周波信号が出力される出力端子を含み、前記電子部品は、前記最も外側の誘電体層を貫通し、前記出力端子と前記複数の導電体パターンのうち少なくとも１つとを電気的に接続する第４ビア配線を備え、前記第４ビア配線の１つと前記出力端子とが接触する第３接触面積は前記第１接触面積より小さい構成とすることができる。

本発明は、セラミック材料からなり積層された複数の誘電体層と、各々前記複数の誘電体層のうち１つの誘電体層の表面に形成され回路素子の少なくとも一部を構成する複数の導電体パターンと、前記複数の誘電体層のうち最も外側の誘電体層の外側の面に設けられ、１または複数の導電体層を含み、前記１または複数の導電体層のうち前記外側の面に接する導電体層は金属材料と絶縁体材料とを含み、高周波信号が入力する入力端子と、高周波信号が出力する出力端子と、を含む複数の端子と、前記複数の誘電体層のうち前記最も外側の誘電体層以外の少なくとも１つの誘電体層を貫通し、前記複数の導電体パターンのうち少なくとも２つの導電体パターン間を電気的に接続する第１ビア配線と、前記最も外側の誘電体層を貫通し、前記入力端子と前記複数の導電体パターンのうち第１キャパシタを形成する１つの第１導電体パターンとを互いに並列に接続する複数の第２ビア配線と、前記最も外側の誘電体層を貫通し、前記出力端子と前記複数の導電体パターンのうち第２キャパシタを形成する１つの第２導電体パターンとを互いに接続する１または複数の第４ビア配線と、を備え、前記１または複数の第４ビア配線が複数のとき、前記複数の第４ビア配線は、前記出力端子と前記１つの第２導電体パターンとの間に並列に接続され、前記複数の第４ビア配線の個数は前記複数の第２ビア配線の個数より少ない電子部品である。

上記構成において、前記複数の第２ビア配線の１つと前記入力端子とが接触する第１接触面積は前記１または複数の第４ビア配線の１つと前記出力端子とが接触する第３接触面積と略等しい構成とすることができる。

本発明は、セラミック材料からなり積層された複数の誘電体層と、各々前記複数の誘電体層のうち１つの誘電体層の表面に形成され回路素子の少なくとも一部を構成する複数の導電体パターンと、前記複数の誘電体層のうち最も外側の誘電体層の外側の面に設けられ、１または複数の導電体層を含み、前記１または複数の導電体層のうち前記外側の面に接する導電体層は金属材料と絶縁体材料とを含む１または複数の端子と、前記複数の誘電体層のうち前記最も外側の誘電体層以外の少なくとも１つの誘電体層を貫通し、前記複数の導電体パターンのうち少なくとも２つの導電体パターン間を電気的に接続する第１ビア配線と、前記最も外側の誘電体層を貫通し、前記１または複数の端子のうち高周波信号が入力する入力端子と前記複数の導電体パターンのうちキャパシタを形成する１つの導電体パターンとを互いに並列に接続する複数の第２ビア配線と、を備え、前記複数の第２ビア配線の１つと前記入力端子とが接触する第１接触面積は前記第１ビア配線の１つにおける前記外側の面に平行な断面積と略等しい電子部品である。

上記構成において、前記１または複数の端子は、グランド端子を含み、前記電子部品は、前記最も外側の誘電体層を貫通し、前記グランド端子と前記複数の導電体パターンのうち少なくとも１つの導電体パターンとを電気的に接続する第３ビア配線を備え、前記第３ビア配線の１つと前記グランド端子とが接触する第２接触面積は、前記第１接触面積と略等しい構成とすることができる。

上記構成において、前記絶縁体材料は前記最も外側の誘電体層に含まれる材料と同じ材料を含む構成とすることができる。

上記構成において、前記絶縁体材料は、酸化チタン、酸化ジルコニウムおよび酸化アルミニウムの少なくとも１つである構成とすることができる。

上記構成において、前記回路素子は、インダクタおよび／またはキャパシタを含む構成とすることができる。

上記構成において、前記１または複数の端子は、高周波信号が入力する入力端子と高周波信号が出力する出力端子とを含み、前記回路素子は前記入力端子と前記出力端子との間に接続されたフィルタを含む、前記入力端子は、パワーアンプの出力に接続され、前記出力端子はアンテナに接続される構成とすることができる。

本発明によれば、端子とビア配線との間を低抵抗化しかつ小型化することができる。

図１は、実施例１に係る電子部品の回路図である。図２は、実施例１に係る電子部品の斜視図である。図３（ａ）および図３（ｂ）は、実施例１に係る電子部品の断面図である。図４は、実施例１に係る電子部品の解体斜視図である。図５（ａ）および図５（ｂ）は、比較例１に係る電子部品の断面図である。図６は、実施例１および比較例１におけるＤ２／Ｄ１に対する抵抗値および寿命を示す図である。図７は、実施例１および比較例１において入力電力に対する寿命を示す図である。図８（ａ）および図８（ｂ）は、実施例１の変形例１に係る電子部品の断面図である。図９は、実施例１の変形例２に係る電子部品の断面図である。図１０（ａ）および図１０（ｂ）は、実施例２に係る電子部品の断面図である。図１１は、実施例２の変形例１に係る電子部品の断面図である。図１２は、実施例３に係るフロントエンド回路の回路図である。

以下、図面を参照し本発明の実施例について説明する。

実施例１として、バンドパスフィルタ（ＢＰＦ）を例に説明する。図１は、実施例１に係る電子部品の回路図である。図１に示すように、ＢＰＦ１０８は、入力端子Ｔｉｎ、出力端子Ｔｏｕｔ、グランド端子Ｔｇｎｄ、キャパシタＣ１からＣ９、およびストリップ線路Ｌ１からＬ５を有する。キャパシタＣ５からＣ７は、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間に直列に接続されている。

キャパシタＣ８およびＣ９は、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間に直列に接続され、かつキャパシタＣ５からＣ７と並列に接続されている。キャパシタＣ１からＣ４は、それぞれ入力端子Ｔ１、ノードＮ１、Ｎ２および出力端子Ｔｏｕｔとグランド端子Ｔｇｎｄとの間に接続されている。ストリップ線路Ｌ１およびＬ４は、それぞれ入力端子Ｔｉｎおよび出力端子Ｔｏｕｔとグランド端子Ｔｇｎｄとの間に接続されている。ストリップ線路Ｌ２およびＬ３は、それぞれノードＮ１およびＮ２とノードＮ３との間に接続されている。ストリップ線路Ｌ５は、ノードＮ３とグランド端子Ｔｇｎｄとの間に接続されている。

ＢＰＦ１０８は、入力端子Ｔｉｎに入力した高周波信号のうち通過帯域の信号を出力端子Ｔｏｕｔに通過させ、他の周波数帯域の信号を抑圧する。

図２は、実施例１に係る電子部品の斜視図、図３（ａ）および図３（ｂ）は、断面図である。図２に示すように、電子部品１００は、積層体１０を有している。積層体１０の下面に端子１４が設けられている。端子１４としては、例えば入力端子Ｔｉｎ、出力端子Ｔｏｕｔおよびグランド端子Ｔｇｎｄである。

図３（ａ）および図３（ｂ）に示すように、積層体１０においてセラミック材料からなる複数の誘電体層１１ａから１１ｅが積層されている。誘電体層１１ｂから１１ｅの上面にそれぞれ導電体パターン１２ｂから１２ｅが設けられている。誘電体層１１ｅの下面に端子１４が設けられている。端子１４は、例えばＬＧＡであり、誘電体層１１ｅの下面内にのみ設けられている。端子１４は、誘電体層１１ｅの下面に接する導電体層１４ａと、導電体層１４ａの下に設けられた導電体層１４ｂと、を有する。誘電体層１１ｂから１１ｅを貫通するようにそれぞれビア配線１３ｂから１３ｄおよび１５が設けられている。ビア配線１３ｂから１３ｄおよび１５は、例えば円柱状形状である。ビア配線１３ｂから１３ｄは、導電体パターン１２ｂから１２ｅの少なくとも１つと接続する。ビア配線１５は導電体パターン１２ｂから１２ｅの少なくとも１つと端子１４とを接続する。ビア配線１５の径Ｄ２は、ビア配線１３ｂから１３ｄの径Ｄ１より大きい。

図４は、実施例１に係る電子部品の解体斜視図である。図３（ａ）および図３（ｂ）は、図４におけるそれぞれＡ－Ａ断面およびＢ－Ｂ断面に相当する。図４では、ビア配線１３ｂから１３ｄおよび１５の接続を破線で示す。図４に示すように、導電体パターン１２ａは方向識別マークとなる。ストリップ線路Ｌ１からＬ４は、導電体パターン１２ｂにより形成される。ストリップ線路Ｌ５は、ビア配線１３ｂから１３ｄにより形成される。キャパシタＣ５からＣ９は、誘電体層１１ｃを挟む導電体パターン１２ｃと１２ｄとにより形成される。キャパシタＣ１からＣ４は、誘電体層１１ｄを挟む導電体パターン１２ｄと１２ｅとにより形成される。

誘電体層１１ａから１１ｅは、セラミック材料からなり、主成分として例えばＳｉ、ＣａおよびＭｇの酸化物（例えばディオプサイド結晶であるＣａＭｇＳｉ_２Ｏ_６）を含む。誘電体層１１ａから１１ｅの主成分は、Ｓｉ、Ｃａおよび／またはＭｇ以外の酸化物でもよい。さらに、誘電体層１１ａから１１ｅは、絶縁体材料としてＴｉ、ＺｒおよびＡｌの少なくとも１つの酸化物を含んでもよい。

導電体パターン１２ａから１２ｅ、ビア配線１３ｂから１３ｄおよび１５、並びに導電体層１４ａは、例えばＡｇ、Ｐｄ、Ｐｔ、Ｃｕ、Ｎｉ、Ａｕ、Ａｕ－Ｐｄ合金またはＡｇ－Ｐｔ合金を含む金属層である。導電体層１４ａは、上記金属材料に加え絶縁体材料を含む。絶縁体材料は、例えば、酸化チタン、酸化ジルコニウムおよび／または酸化アルミニウムであり、例えば誘電体層１１ａから１１ｅが含む材料の少なくとも一部と同じ材料である。導電体層１４ｂは、例えばＮｉ膜およびＳｎ膜である。Ｓｎ膜は、電子部品１００をマザーボード等に実装するための半田層であり、Ｎｉ膜は、半田層と導電体層１４ａとの間の相互拡散を抑制するためのバリア層である。

積層体１０は、例えば以下のようにして製造される。誘電体層１１ａから１１ｅは例えばドクターブレード法を用い作製する。誘電体層１１ｂから１１ｅを貫通するビア配線１３ｂから１３ｄおよび１５を形成する。例えば誘電体層１１ａから１１ｅを貫通するビアホールをレーザ光照射により形成する。スキージ法等を用いビアホール内にビア配線１３ｂから１３ｄおよび１５を形成する。誘電体層１１ａから１１ｅの表面に導電体パターン１２ａから１２ｅおよび導電体層１４ａを形成する。導電体パターン１２ａから１２ｅおよび導電体層１４ａは例えばスクリーン印刷法または転写法を用い形成する。誘電体層１１ａから１１ｅを積層して積層体１０を形成する。誘電体層１１ａから１１ｅの積層には例えば熱加圧または接着剤を用いる。積層体１０を例えば７００℃以上で焼成する。これにより、誘電体層１１ａから１１ｅが焼結体となる。導電体層１４ａ下に導電体層１４ｂを形成する。導電体層１４ｂの形成には、例えばバレルメッキ法等のメッキ法を用いる。

特許文献１に記載されているように、導電体層１４ａが絶縁体材料を含まない場合、導電体層１４ａと誘電体層１１ｅとの接合強度が低くなる。このため、積層体１０の焼結時に端子１４が誘電体層１１ｅから剥離しやすくなる。また、端子１４および／または誘電体層１１ｅにクラックが発生する。導電体層１４ａが金属材料と絶縁体材料とを含むことにより、端子１４の剥離および／またはクラックを抑制できる。特に、導電体層１４ａが含む絶縁体材料が誘電体層１１ａから１１ｅが含む材料の少なくとも一部と同じ場合、導電体層１４ａと誘電体層１１ｅとの接合強度を高くできる。絶縁体材料としては、酸化チタン、酸化ジルコニウムおよび／または酸化アルミニウムが好ましい。

［比較例１］
図５（ａ）および図５（ｂ）は、比較例１に係る電子部品の断面図である。図５（ａ）および図５（ｂ）に示すように、電子部品１１０において、誘電体層１１ｅを貫通するビア配線１３ｅの径Ｄ２はビア配線１３ｂから１３ｄの径Ｄ１と実質的に同じである。その他の構成は、実施例１と同じであり説明を省略する。

比較例１では、導電体層１４ａは絶縁体材料を含むため、導電体層１４ａとビア配線１３ｅとの間の電気的接合が阻害される。これにより、ビア配線１３ｅと端子１４との接触抵抗値が上昇する。例えば入力端子Ｔｉｎに高電力の高周波信号が入力した場合、ビア配線１３ｅと端子１４との接触抵抗が高いと発熱し、ビア配線１３ｅと端子１４との接合部分付近が溶断してしまう可能性がある。一方、ビア配線１３ｂから１３ｅの径を大きくすると、電子部品が大型化してしまう。このように、電子部品を小型化しかつ端子１４とビア配線１３ｅとの間の接触抵抗を低抵抗化することが難しい。

［実施例１と比較例１の比較］
実施例１では、誘電体層１１ｅを貫通するビア配線１５と導電体層１４ａとの接触面積を、他のビア配線１３ｂから１３ｄの径より大きくする。これにより、電子部品の小型化が可能となり、かつ端子１４とビア配線１３ｅとの間の接触抵抗の低抵抗化が可能となる。

実施例１および比較例１において、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間の抵抗を測定した。測定した抵抗値を用いＤ２／Ｄ１に対する抵抗値を算出した。抵抗値は、ビア配線１３ｂから１３ｄおよび１５ならびにストリップ線路Ｌ１を介した抵抗となる。また、入力端子Ｔｉｎに高周波信号を入力したときの電子部品の寿命を測定した。寿命は、環境温度を１７５℃として、高電力の高周波信号を入力端子Ｔｉｎに印加し、電子部品が破壊されるまでの時間とした。

各条件は以下である。
誘電体層１１ａから１１ｅの材料：Ｓｉ、ＣａおよびＭｇの酸化物を主成分とし、ＴｉＯ_２を３重量％（酸化物換算）含む。
誘電体層１１ａから１１ｅの厚さ：それぞれ３０μｍ、４００μｍ、１０μｍ、１０μｍおよび３０μｍ
導電体パターン１２ｂの材料：Ａｇを主成分とし、ＴｉＯ_２を１３重量％（酸化物換算）含む。
ストリップ線路Ｌ１の導電体パターン１２ｂの寸法：長さ：１４００μｍ、幅：１００μｍ、厚さ：２０μｍ
ビア配線１３ｂから１３ｄおよび１５の材料：Ａｇを主成分とする。
ビア配線１３ｂから１３ｄの径Ｄ１：６５μｍ
ビア配線１５または１３ｅの径Ｄ２：実施例１：１２０μｍ、比較例１：６５μｍ
導電体層１４ａの材料：Ａｇを主成分とし、ＴｉＯ_２を１３重量％（酸化物換算）含む。
導電体層１４ａの厚さ：１０μｍ
高周波信号の周波数：３８００ＭＨｚ
高周波信号の電力：３９．９８ｄＢｍ

図６は、実施例１および比較例１におけるＤ２／Ｄ１に対する抵抗値および寿命を示す図である。図６において、実線は算出した抵抗値を示し、ドットは寿命の測定結果を示す。図６に示すように、Ｄ２／Ｄ１が大きくなると抵抗値が低くなる。これは、導電体層１４ａとビア配線１５との間の接触抵抗が低くなったためと考えられる。比較例１の寿命は約２時間であるが、実施例１では約１６時間である。

図７は、実施例１および比較例１において入力電力に対する寿命を示す図である。ドットは測定点であり、直線は近似線である。図７に示すように、実施例１では比較例１より寿命が長い。実用的な電力である入力電力が３５ｄＢｍでは、実施例１は比較例１より２桁寿命が長い。このように、導電体層１４ａとビア配線１５との接触抵抗を低くすることにより、入力端子Ｔｉｎに高電力の高周波信号が入力したときの寿命が長くなる。

［実施例１の変形例１］
図８（ａ）および図８（ｂ）は、実施例１の変形例１に係る電子部品の断面図である。図８（ａ）に示すように、電子部品１０１において、ビア配線１５は入力端子Ｔｉｎおよび出力端子Ｔｏｕｔに接触し、ビア配線１３ｅはグランド端子Ｔｇｎｄに接触する。ビア配線１３ｅの径Ｄ３は、ビア配線１５の径Ｄ２より小さく、ビア配線１３ｂから１３ｄの径Ｄ１と同程度である。低抵抗化が求められるのは、主に高周波信号が通過する端子である。よって、入力端子Ｔｉｎおよび出力端子Ｔｏｕｔに接触するビア配線１５の径Ｄ２をＤ１およびＤ３より大きくしてもよい。その他の構成は実施例１と同じであり説明を省略する。

図８（ｂ）に示すように、電子部品１０２において、ビア配線１５は入力端子Ｔｉｎに接触し、ビア配線１３ｅは出力端子Ｔｏｕｔおよびグランド端子Ｔｇｎｄに接触する。高電力の高周波信号により破壊されるのは、入力端子Ｔｉｎの近傍である。よって、入力端子Ｔｉｎに接触するビア配線１５の径Ｄ２をビア配線１３ｂから１３ｄの径Ｄ１およびグランド端子Ｔｇｎｄおよび出力端子Ｔｏｕｔと接触するビア配線１３ｅの径Ｄ３より大きくしてもよい。その他の構成は実施例１と同じであり説明を省略する。

［実施例１の変形例２］
図９は、実施例１の変形例２に係る電子部品の断面図である。図９に示すように、電子部品１０３において、ビア配線１５は、端子１４側の径が大きくなるような円錐台形状である。このように、導電体層１４ａとビア配線１５の接触面積が大きくなれば、ビア配線１５の形状は任意に選択できる。

実施例１およびその変形例によれば、導電体パターン１２ｂから１２ｅの各々は、複数の誘電体層１１ｂから１１ｅのうち１つの誘電体層の表面に形成され積層体１０内に設けられ回路素子（例えばキャパシタおよび／またはインダクタ）の少なくとも一部を構成する。１または複数の端子１４は、誘電体層１１ｅ（最も外側の誘電体層、すなわち誘電体層１１ａから１１ｅの積層方向において最も外側に位置する誘電体層）の下面（外側の面、すなわち他の誘電体層１１ｄと接する面とは反対側の面）に設けられ、１または複数の導電体層１４ａおよび１４ｂを含む。誘電体層１１ｅの下面に接する導電体層１４ａは、金属材料と絶縁体材料とを含む。ビア配線１３ｂから１３ｄ（第１ビア配線）は、誘電体層１１ｅ以外の誘電体層１１ｂから１１ｄの少なくとも１つの誘電体層を貫通し、複数の導電体パターン１２ｂから１２ｅのうち少なくとも２つの導電体パターン間を電気的に接続する。

ビア配線１５（第２ビア配線）は、誘電体層１１ｅを貫通し、端子１４と導電体パターン１２ｂから１２ｅのうち少なくとも１つの導電体パターンとを電気的に接続する。ビア配線１５が端子１４と接触する第１接触面積は、ビア配線１３ｂから１３ｄの断面積（誘電体層１１ｅの下面に平行な面における断面積）より大きい。

これにより、端子１４とビア配線１５との接触抵抗を低くできる。また、ビア配線１３ｂから１３ｄを小さくできるため、電子部品を小型化できる。

ビア配線１５は、１または複数の端子１４のうち少なくとも１つの端子１４と複数の導電体パターンのうち少なくとも１つの導電体パターンとを電気的に接続すればよい。これにより、ビア配線１５と端子１４との接触抵抗を抑制できる。

実施例１のように、ビア配線１５はすべての端子１４に接続されていてもよい。これにより、全ての端子１４と回路素子との間の抵抗を低減できる。ビア配線１５と端子１４との第１接触面積は、ビア配線１３ｂから１３ｄの断面積の１．５倍以上が好ましく２倍以上がより好ましく、４倍以上がさらに好ましい。

実施例１およびその変形例１のように、ビア配線１５が接触する端子１４は、高周波信号が入力する入力端子Ｔｉｎを含む。これにより、電子部品の破壊を抑制できる。

ビア配線１３ｂから１３ｄの断面積およびビア配線１５の接触面積がばらついている場合、入力端子Ｔｉｎに接触するビア配線１５の接触面積のうち最も小さな接触面積がビア配線１３ｂから１３ｄの断面積のうち最も大きな断面積より大きければよい。最も小さな接触面積は最も大きな断面積の１．５倍以上が好ましく、２倍以上が好ましく、４倍以上がさらに好ましい。

実施例１の変形例１のように、ビア配線１３ｅ（第３ビア配線）は、誘電体層１１ｅを貫通し、グランド端子Ｔｇｎｄと複数の導電体パターン１２ｂから１２ｅのうち少なくとも１つの導電体パターンとを電気的に接続する。ビア配線１３ｅがグランド端子Ｔｇｎｄと接触する第２接触面積はビア配線１５が入力端子Ｔｉｎに接触する第１接触面積より小さい。グランド端子Ｔｇｎｄは大電力が加わりにくい端子１４である。よって、グランド端子Ｔｇｎｄに接するビア配線１３ｅの接触面積を小さくする。これにより、電子部品の小型化が可能となる。

ビア配線１３ｅの端子１４との接触面積は、ビア配線１３ｂから１３ｄの断面積と製造誤差程度に略同じである。入力端子Ｔｉｎに接触するビア配線１５の第１接触面積のうち最も小さな第１接触面積は、端子１４（グランド端子Ｔｇｎｄおよび／または出力端子Ｔｏｕｔ）に接触するビア配線１３ｅの第２接触面積のうち最も大きな第２接触面積より大きければよい。最も小さな第１接触面積は最も大きな第２接触面積の１．５倍以上が好ましく、２倍以上が好ましく、４倍以上がさらに好ましい。

図１０（ａ）および図１０（ｂ）は、実施例２に係る電子部品の断面図である。図１０（ａ）および図１０（ｂ）に示すように、電子部品１０４において、誘電体層１１ｅを貫通し、入力端子Ｔｉｎおよび出力端子Ｔｏｕｔと接続するビア配線１３ｅの径Ｄ２は、ビア配線１３ｂから１３ｄの径Ｄ１と製造誤差程度に略同じである。また、径Ｄ２は、誘電体層１１ｅを貫通し、グランド端子Ｔｇｎｄと接続するビア配線１３ｅの径Ｄ３と製造誤差程度に略同じである。

複数のビア配線１５ａ（ビア配線１３ｄと１３ｅがつながったビア配線）は、入力端子Ｔｉｎと、導電体パターン１２ｄにより形成されたキャパシタＣ５の電極１６ａと、を電気的接続する。複数のビア配線１５ａは、出力端子Ｔｏｕｔと、導電体パターン１２ｄにより形成されたキャパシタＣ７の電極１６ｂと、を電気的接続する。複数のビア配線１５ａは、例えば平面形状が矩形である入力端子Ｔｉｎおよび出力端子Ｔｏｕｔのそれぞれ矩形の４頂点付近に接続される。その他の構成は実施例１と同じであり説明を省略する。

実施例２では、入力端子Ｔｉｎと電極１６ａとを接続するビア配線１５ａを複数設ける。出力端子Ｔｏｕｔと電極１６ｂとを接続するビア配線１５ａを複数設ける。これにより、ビア配線１５ａと入力端子Ｔｉｎおよび出力端子Ｔｏｕｔとの接触抵抗を比較例１より低くできる。よって、入力端子Ｔｉｎに大電力の高周波信号が入力しても入力端子Ｔｉｎ付近が破壊されることを抑制できる。

［実施例２の変形例１］
図１１は、実施例２の変形例１に係る電子部品の断面図である。図１１に示すように、電子部品１０５において、出力端子Ｔｏｕｔに接続されるビア配線１３ｅは１つである。その他の構成は実施例１と同じであり説明書省略する。実施例２の変形例１のように、出力端子Ｔｏｕｔに接続されるビア配線１３ｅの個数は入力端子Ｔｉｎに接続されるビア配線１３ｅの個数より少なくともよい。

実施例１およびその変形例によれば、複数のビア配線１３ｅは、誘電体層１１ｅを貫通し、入力端子Ｔｉｎと複数の導電体パターン１２ｂから１２ｅのうちキャパシタを形成する１つの導電体パターン１２ｄ（電極１６ａ）とを互いに並列に接続する。このように、複数のビア配線１３ｅが入力端子Ｔｉｎに接続されていてもよい。

複数のビア配線１５ａと入力端子Ｔｉｎとがそれぞれ接触する第１接触面積はビア配線１３ｂから１３ｄの断面積と製造誤差程度に略等しい。これにより、ビア配線１５ａの径をビア配線１３ｂから１３ｄの径とほぼ同じとできる。よって、製造工程を簡略化することができる。また、電子部品の小型化が可能となる。

グランド端子Ｔｇｎｄと導電体パターン１２ｂから１２ｅのうち少なくとも１つの導電体パターンとを電気的に接続するビア配線１３ｅがグランド端子Ｔｇｎｄと接触する第２接触面積はビア配線１５ａが入力端子Ｔｉｎと接触する第１接触面積と製造誤差程度に略等しい。これにより、ビア配線１５ａの径をビア配線１３ｅの径とほぼ同じとできる。よって、製造工程を簡略化することができる。また、電子部品の小型化が可能となる。

実施例１、２およびそれらの変形例において、導電体層１４ａに含まれる絶縁体材料は誘電体層１１ｅに含まれる材料と同じ材料を含む。これにより、端子１４と誘電体層１１ｅとの接合強度を高くできる。

導電体層１４ａに含まれる絶縁体材料は、酸化チタン、酸化ジルコニウムおよび酸化アルミニウムの少なくとも１つであることが好ましい。これにより、端子１４と誘電体層１１ｅとの接合強度をより高くできる。

誘電体層１１ａから１１ｅに含まれる絶縁体材料は、酸化物換算で０．１重量％以上５０重量％以下が好ましく、１重量％以上１０重量％以下が好ましい。導電体層１４ａに含まれる絶縁体材料は、酸化物換算で０．１重量％以上６６重量％以下が好ましく、１重量％以上２０重量％以下がより好ましい。

導電体層１４ｂは、例えば導電体層１４ａと同じ金属材料を含んでもよい。この場合、導電体層１４ｂは絶縁体材料を含まない、または、導電体層１４ｂの絶縁体材料の濃度は導電体層１４ａの絶縁体材料の濃度より低い。これにより、端子１４の抵抗を低くできる。

また、導電体層１４ｂは、Ｎｉ膜およびＳｎ膜のように半田層を含んでもよい。

誘電体層１１ａから１１ｅが５層の例を説明したが、誘電体層１１ａから１１ｅの層数は任意に設定できる。積層体１０に含まれる回路素子としてキャパシタおよびストリップ線路（またはインダクタ）を例に説明したが、回路素子はキャパシタのみでもよいし、インダクタのみでもよい。電子部品として、バンドパスフィルタを例に説明したが、電子部品は、ハイパスフィルタ、ローパスフィルタ等のフィルタでもよい。電子部品は、ダイプレクサ、デュプレクサ、トリプレクサまたはクワッドプレクサ等のマルチプレクサでもよい。

実施例３は、実施例１、２およびそれらの変形例が用いられる回路の例である。図１２は、実施例３に係るフロントエンド回路の回路図である。図１２に示すように、フロントエンド回路１０６は、ハイパスフィルタ（ＨＰＦ）３１、バンドパスフィルタ（ＢＰＦ）３２、ローパスフィルタ（ＬＰＦ）３３、スイッチ３４、デュプレクサ３７、パワーアンプ（ＰＡ）３８およびローノイズアンプ（ＬＮＡ）３９を備えている。

アンテナ端子Ｔａにアンテナ３０が接続される。アンテナ端子Ｔａには、ＨＰＦ３１、ＢＰＦ３２およびＬＰＦ３３の一端が共通に接続されている。ＨＰＦ３１、ＢＰＦ３２およびＬＰＦ３３の他端には各々スイッチ３４が接続されている。ＨＰＦ３１はハイバンドの高周波信号を通過させ他の周波数の信号を抑圧する。ＢＰＦ３２はハイバンドより周波数の低いミドルバンドの高周波信号を通過させ他の周波数の信号を抑圧する。ＬＰＦ３３はミドルバンドより周波数の低いローバンドの高周波信号を通過させ他の周波数の信号を抑圧する。

スイッチ３４には複数のデュプレクサ３７の共通端子Ｎａが接続されている。スイッチ３４は、複数のデュプレクサ３７から１つを選択し、ＨＰＦ３１、ＢＰＦ３２およびＬＰＦ３３の他端に接続する。デュプレクサ３７はＢＰＦである送信フィルタ３５とＢＰＦである受信フィルタ３６を有している。送信フィルタ３５および受信フィルタ３６はそれぞれＰＡ３８およびＬＮＡ３９に接続されている。

送信端子Ｔｘに入力された送信信号はＰＡ３８により増幅される。送信フィルタ３５は増幅された信号のうち送信帯域の高周波信号を共通端子Ｎａに出力し他の周波数の信号を抑圧する。濾過された送信信号がスイッチ３４と、ＨＰＦ３１、ＢＰＦ３２またはＬＰＦ３３と、を通過しアンテナ３０から出力される。

アンテナ３０に入力された受信信号は、ＨＰＦ３１、ＢＰＦ３２またはＬＰＦ３３と、スイッチ３４と、を通過する。受信フィルタ３６は、共通端子Ｎａに入力した高周波信号のうち受信帯域の信号を通過させ他の周波数の信号を抑圧する。濾過された受信信号は、ＬＮＡ３９により増幅され受信端子Ｒｘに出力される。

実施例１、２およびそれらの変形例は、例えばＢＰＦ３２、送信フィルタ３５および受信フィルタ３６の少なくとも１つに用いられる。特に、ＢＰＦ３２および送信フィルタ３５には、３０ｄＢｍ以上の高電力の高周波信号が印加される。そこで、入力端子Ｔｉｎがパワーアンプの出力に接続され、出力端子Ｔｏｕｔがアンテナ３０に接続されるフィルタを、実施例１、２およびそれらの変形例とする。これにより、大電力の高周波信号により電子部品が破壊されることまたは寿命が短くなることを抑制できる。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０積層体
１１ａ－１１ｅ誘電体層
１２ａ－１２ｅ導電体パターン
１３ｂ－１３ｅ、１５、１５ａビア配線
１４端子
１４ａ、１４ｂ導電体層
１６電極

Claims

セラミック材料からなり積層された複数の誘電体層と、
各々前記複数の誘電体層のうち１つの誘電体層の表面に形成され回路素子の少なくとも一部を構成する複数の導電体パターンと、
前記複数の誘電体層のうち最も外側の誘電体層の外側の面に設けられ、１または複数の導電体層を含み、前記１または複数の導電体層のうち前記外側の面に接する導電体層は金属材料と絶縁体材料とを含み、高周波信号が入力する入力端子と、グランド端子と、を含む複数の端子と、
前記複数の誘電体層のうち前記最も外側の誘電体層以外の少なくとも１つの誘電体層を貫通し、前記複数の導電体パターンのうち少なくとも２つの導電体パターン間を電気的に接続する第１ビア配線と、
前記最も外側の誘電体層を貫通し、前記入力端子と前記複数の導電体パターンのうち少なくとも１つの導電体パターンとを電気的に接続する第２ビア配線と、
前記最も外側の誘電体層を貫通し、前記グランド端子と前記複数の導電体パターンのうち少なくとも１つとを電気的に接続する第３ビア配線と、
を備え、
前記第２ビア配線の１つと前記入力端子とが接触する第１接触面積は、前記第１ビア配線の１つにおける前記外側の面に平行な断面積より大きく、
前記第３ビア配線の１つと前記グランド端子とが接触する第２接触面積は前記第１接触面積より小さい電子部品。
前記複数の端子は高周波信号が出力される出力端子を含み、
前記電子部品は、前記最も外側の誘電体層を貫通し、前記出力端子と前記複数の導電体パターンのうち少なくとも１つとを電気的に接続する第４ビア配線を備え、
前記第４ビア配線の１つと前記出力端子とが接触する第３接触面積は前記第１接触面積より小さい請求項１に記載の電子部品。
セラミック材料からなり積層された複数の誘電体層と、
各々前記複数の誘電体層のうち１つの誘電体層の表面に形成され回路素子の少なくとも一部を構成する複数の導電体パターンと、
前記複数の誘電体層のうち最も外側の誘電体層の外側の面に設けられ、１または複数の導電体層を含み、前記１または複数の導電体層のうち前記外側の面に接する導電体層は金属材料と絶縁体材料とを含み、高周波信号が入力する入力端子と、高周波信号が出力する出力端子と、を含む複数の端子と、
前記複数の誘電体層のうち前記最も外側の誘電体層以外の少なくとも１つの誘電体層を貫通し、前記複数の導電体パターンのうち少なくとも２つの導電体パターン間を電気的に接続する第１ビア配線と、
前記最も外側の誘電体層を貫通し、前記入力端子と前記複数の導電体パターンのうち第１キャパシタを形成する１つの第１導電体パターンとを互いに並列に接続する複数の第２ビア配線と、
前記最も外側の誘電体層を貫通し、前記出力端子と前記複数の導電体パターンのうち第２キャパシタを形成する１つの第２導電体パターンとを互いに接続する１または複数の第４ビア配線と、
を備え、
前記１または複数の第４ビア配線が複数のとき、前記１または複数の第４ビア配線は、前記出力端子と前記１つの第２導電体パターンとの間に並列に接続され、
前記１または複数の第４ビア配線の個数は前記複数の第２ビア配線の個数より少ない電子部品。
前記複数の第２ビア配線の１つと前記入力端子とが接触する第１接触面積は前記１または複数の第４ビア配線の１つと前記出力端子とが接触する第３接触面積と略等しい請求項３に記載の電子部品。
セラミック材料からなり積層された複数の誘電体層と、
各々前記複数の誘電体層のうち１つの誘電体層の表面に形成され回路素子の少なくとも一部を構成する複数の導電体パターンと、
前記複数の誘電体層のうち最も外側の誘電体層の外側の面に設けられ、１または複数の導電体層を含み、前記１または複数の導電体層のうち前記外側の面に接する導電体層は金属材料と絶縁体材料とを含む１または複数の端子と、
前記複数の誘電体層のうち前記最も外側の誘電体層以外の少なくとも１つの誘電体層を貫通し、前記複数の導電体パターンのうち少なくとも２つの導電体パターン間を電気的に接続する第１ビア配線と、
前記最も外側の誘電体層を貫通し、前記１または複数の端子のうち高周波信号が入力する入力端子と前記複数の導電体パターンのうちキャパシタを形成する１つの導電体パターンとを互いに並列に接続する複数の第２ビア配線と、
を備え、
前記複数の第２ビア配線の１つと前記入力端子とが接触する第１接触面積は前記第１ビア配線の１つにおける前記外側の面に平行な断面積と略等しい電子部品。
前記１または複数の端子は、グランド端子を含み、
前記電子部品は、前記最も外側の誘電体層を貫通し、前記グランド端子と前記複数の導電体パターンのうち少なくとも１つの導電体パターンとを電気的に接続する第３ビア配線を備え、
前記第３ビア配線の１つと前記グランド端子とが接触する第２接触面積は、前記第１接触面積と略等しい請求項５に記載の電子部品。
前記絶縁体材料は前記最も外側の誘電体層に含まれる材料と同じ材料を含む請求項１から６のいずれか一項に記載の電子部品。
前記絶縁体材料は、酸化チタン、酸化ジルコニウムおよび酸化アルミニウムの少なくとも１つである請求項７に記載の電子部品。
前記回路素子は、インダクタおよび／またはキャパシタを含む請求項１から８のいずれか一項に記載の電子部品。
前記回路素子は前記入力端子と前記出力端子との間に接続されたフィルタを含み、
前記入力端子は、パワーアンプの出力に接続され、
前記出力端子はアンテナに接続される請求項２から４のいずれか一項に記載の電子部品。