JP2022014982A - セラミック電子部品 - Google Patents

Abstract

【課題】積層体の反りを抑制するセラミック電子部品を提供する。【解決手段】セラミック電子部品１００は、セラミック材料と非導電性材料を含み、積層方向に積層された複数のセラミック層１１を備え、平面形状が略矩形であり、積層方向における第１表面側の第１領域２２ｘと第１表面に対向する第２表面側の第２領域２２ｙとを有する積層体１０と、積層体１０内の第１領域２２ｘに設けられ、金属材料を主成分とし、非導電性材料を含む第１導電体層１２ｘと、積層体１０内の第２領域２２ｙに設けられ、金属材料を主成分とし、非導電性材料を含まないまたは非導電性材料の濃度が第１導電体層１２ｘの非導電性材料の濃度より低く、積層方向の積層体１０の厚さをＴ、積層体１０の略矩形の長辺方向の幅をＷｙ、積層方向の厚さをｔａ、長辺方向における幅をｗａとしたとき、（Ｗｙ／Ｔ）×（ｗａ／ｔａ）≦１６．５である第２導電体層１２ｙとを備える。【選択図】図１

Description

本発明はセラミック電子部品に関し、セラミック層が積層されたセラミック電子部品に関する。

スマートホンや携帯電話等の無線通信端末には、不要な妨害波を除去するフィルタやマルチプレクサが用いられている。フィルタやマルチプレクサとして、セラミック層を積層した積層体を有するセラミック電子部品を用いることが知られている。セラミック電子部品において、導電体層とセラミック層とに酸化ジルコニウム等の共通の材料（共材）を添加することが知られている（例えば特許文献１）。

特開２００９－１７０８４８号公報

導電体層とセラミック層に共材を添加することで、セラミック層と導電体層との界面接合強度が高くなり、積層体におけるデラミネーションやクラック等の構造欠陥の発生を抑制できる。しかし、一部の導電体層に共材を添加しないまたは共材の濃度を低くすることがある。例えば、セラミック電子部品がインダクタを含む場合、インダクタ導体中の共材の濃度が高くなると、インダクタ導体の抵抗率が高くなり、インダクタのＱ値が低下する。一方、コンデンサ電極の抵抗率はコンデンサの特性にあまり影響しない。そこで、コンデンサ電極に共材を添加し、インダクタ導体に共材を添加しない。これにより、積層体の構造欠陥を抑制しかつインダクタのＱ値を向上できる。しかしながら、一部の導電体層に共材を添加しないまたは共材の濃度を低くすると、積層体が反ってしまう。

本発明は、上記課題に鑑みなされたものであり、積層体の反りを抑制することを目的とする。

本発明は、セラミック材料と非導電性材料を含み、積層方向に積層された複数のセラミック層を備え、平面形状が略矩形であり、前記積層方向における第１表面側の第１領域と前記第１表面に対向する第２表面側の第２領域とを有する積層体と、前記積層体内の前記第１領域に設けられ、金属材料を主成分とし、前記非導電性材料を含む第１導電体層と、前記積層体内の前記第２領域に設けられ、前記金属材料を主成分とし、前記非導電性材料を含まないまたは前記非導電性材料の濃度が前記第１導電体層の前記非導電性材料の濃度より低く、前記積層方向の前記積層体の厚さをＴ、前記積層体の前記略矩形の長辺方向の幅をＷｙ、前記積層方向の厚さをｔａ、前記長辺方向における幅をｗａとしたとき、（Ｗｙ／Ｔ）×（ｗａ／ｔａ）≦１６．５である第２導電体層と、を備えるセラミック電子部品である。

上記構成において、前記セラミック材料はディオプサイドを含む構成とすることができる。

上記構成において、前記金属材料は銀を主成分とし、前記非導電性材料は酸化ジルコニウムを主成分とする構成とすることができる。

上記構成において、ｔａ／ｗａ≧０．４４である構成とすることができる。

上記構成において、Ｗｙ／Ｔ≧２である構成とすることができる。

上記構成において、前記第１導電体層は前記第１領域にのみ設けられ、前記第２導電体層は前記第２領域にのみ設けられている構成とすることができる。

上記構成において、前記第１導電体層はコンデンサの電極の少なくとも一部であり、前記第２導電体層はインダクタの少なくとも一部である構成とすることができる。

上記構成において、前記コンデンサと前記インダクタを含むフィルタを備える構成とすることができる。

上記構成において、前記フィルタを含むマルチプレクサを備える構成とすることができる。

本発明によれば、積層体の反りを抑制できる。

図１は、実施例１に係るセラミック電子部品の断面図である。 図２は、積層体の反りを示す断面図である。 図３は、実施例２に係るフィルタの回路図である。 図４は、実施例２に係るフィルタの斜視図である。 図５は、実施例２に係るフィルタの解体斜視図である。 図６（ａ）および図６（ｂ）は、それぞれサンプルＡおよびＥにおけるセラミック層１１ｂおよびインダクタ導体の斜視図である。 図７は、実験における各サンプルの反り量を示す図である。 図８は、サンプルＡの周波数に対する減衰量を示す図である。 図９は、各サンプルの通過帯域における挿入損失を示す図である。 図１０（ａ）から図１０（ｇ）は、実施例２におけるインダクタ導体の断面図である。 図１１は、実施例３に係るセラミック電子部品の断面図である。 図１２は、実施例４に係るトリプレクサの回路図である。 図１３は、実施例４の変形例１に係る通信用モジュールの回路図である。

以下、図面を参照し本発明の実施例について説明する。

図１は、実施例１に係るセラミック電子部品の断面図である。セラミック層１１の積層方向をＺ方向、積層体１０の平面形状の略矩形の短辺方向および長辺方向をそれぞれＸ方向およびＹ方向とする。図１はＹＺ平面の断面図に相当する。図１に示すように、セラミック電子部品１００は積層体１０を有している。積層体１０の－Ｚ側の表面は下面１８ａであり、＋Ｚ方向の表面は上面１８ｂである。積層体１０は積層された複数のセラミック層１１を有している。セラミック層１１の間には導電体層１２ｘおよび１２ｙが設けられている。導電体層１２ｘはコンデンサＣを形成するコンデンサ電極１７であり、導電体層１２ｙはインダクタＬを形成するインダクタ導体１６である。積層体１０のＺ方向の厚さをＴ、Ｙ方向の幅をＷｙとする。インダクタ導体１６のＺ方向の厚さをｔａ、Ｙ方向の幅をｗａとする。

コンデンサＣは積層体１０内の－Ｚ側（下面１８ａ側）の領域２２ｘに設けられ、インダクタＬは積層体１０内の＋Ｚ側（上面１８ｂ側）の領域２２ｙに設けられている。例えば、コンデンサＣは積層体１０のＺ方向の中間面２０より－Ｚ側に設けられ、インダクタＬは中間面２０の＋Ｚ側に設けられている。このように、インダクタＬを領域２２ｙに設けるのは、積層体１０の下面１８ａを実装基板等の実装したときに、インダクタＬを実装基板から遠ざけることにより、実装基板内の導電体に起因した渦電流損等を抑制するためである。

セラミック層１１は、例えば１０００℃以下（例えば８５０℃～９６０℃の温度において焼結可能な低温焼成セラミックスであり、例えばディオプサイド（ＣａＭｇＳｉ_２Ｏ_６）を主成分とする。積層体１０の焼結時にディオプサイド結晶を析出させるため、セラミック層１１のＳｉＯ_２、ＭｇＯおよびＣａＯの配合割合は、例えばそれぞれ５３．５～６２．０質量％（好ましくは５６．０～５９．５質量％）、１２．０～２２．０質量％（好ましくは１５．０～１９．０質量％）、および２１．０～３２．０質量％（好ましくは２３．５～２９．５質量％）である。セラミック層１１の焼結温度を低くするため、セラミック層１１は、ビスマス、リチウム、ナトリウム、カリウムおよびホウ素の少なくとも１つの元素を含んでもよい。セラミック層１１におけるディオプサイド結晶を１００質量部としたとき、これらの元素は酸化物換算で０．１～２０質量部（好ましくは３．０～８．０質量部）含有することが好ましい。

導電体層１２ｘおよび１２ｙは、金属材料を主成分とし、例えば銀または銅を主成分とする。

積層体１０を焼成する前は、セラミック層１１はグリーンシートであり、導電体層１２ｘおよび１２ｙは導電ペーストである。積層体１０を焼成すると、グリーンシートが焼結しセラミック層１１が形成され、導電ペーストが焼結され導電体層１２ｘおよび１２ｙが形成される。このとき、一般的に導電ペーストの焼結が開始される温度はグリーンシートの焼結が開始される温度より低い。このような、焼結開始温度の違いにより、セラミック層１１と導電体層１２ｘと１２ｙとの間の界面にストレスが生じやすく、デラミネーションまたはクラック等の構造欠陥が生じる。

そこで、セラミック層１１と導電体層１２ｘに共通の材料として共材２４を添加する。共材２４は、非導電性材料であり、例えば金属酸化物であり、例えばジルコニウム、チタンおよびアルミニウムの少なくとも１つの元素の化合物であり、例えばジルコニウム、チタンおよびアルミニウムの少なくとも１つの元素の酸化物である。導電体層１２ｘ内では共材２４が連結し連結体２５を形成する。連結体２５の少なくとも一部はセラミック層１１に結合する。これにより、デラミネーションまたはクラック等を抑制できる。セラミック層１１内の共材２４の濃度は酸化物換算で例えば０．１～６５．４質量％（好ましくは０．６～１７．４質量％）であり、５～３０体積％である。導電体層１２ｘ内の共材２４の濃度は酸化物換算で例えば０．４～４６．４質量％（好ましくは、６．２～２７．８質量％）であり、５～３０体積％である。連結体２５の少なくとも１つのＺ方向の幅は導電体層１２ｘのＺ方向の厚さの１／１０以上（好ましくは１／５以上）である。

導電体層１２ｙに非導電性の共材２４を添加すると、導電体層１２ｙの抵抗率が高くなり、インダクタＬのＱ値が劣化する。そこで、導電体層１２ｙには共材２４を添加しない、または導電体層１２ｘ内の共材２４より導電体層１２ｙ内の共材２４の酸化物換算での濃度を低くする。例えば導電体層１２ｙ内の共材２４の酸化物換算での濃度は導電体層１２ｘの共材２４の酸化物換算での濃度の１／１０以下である。これにより、インダクタＬのＱ値の劣化を抑制できる。

コンデンサＣに用いる導電体層１２ｘの面積は大きいため、ストレスに起因する構造欠陥が生じやすい。コンデンサ電極１７の抵抗率はコンデンサ特性に影響しにくい。そこで、コンデンサ電極１７の導電体層１２ｘには共材２４を添加する。一方、インダクタＬに用いる導電体層１２ｙの面積は小さいため、ストレスに起因する構造欠陥が生じにくい。インダクタ導体１６の抵抗率はインダクタ特性に影響しやすい。そこで、インダクタ導体１６の導電体層１２ｙには共材２４を添加しない。以上により、ストレスによる構造欠陥を抑制し、インダクタ特性の劣化を抑制できる。

しかしながら、積層体１０を焼結すると積層体１０が反ることがわかった。図２は、積層体の反りを示す断面図である。図２に示すように、積層体１０は中央部が－Ｚ方向に膨らみように反る。積層体１０の下面１８ａの外周を含む平面１９ａを基準に積層体１０の下面１８ａが平面１９ａから最も離れる距離を反り量Ｓａとし、上面１８ｂの外周を含む平面１９ｂを基準に積層体１０の上面１８ｂが平面１９ｂから最も離れる距離を反り量Ｓｂとする。反り量ＳａとＳｂはほぼ同じである。反り量ＳａおよびＳｂが大きくなると、積層体１０にクラック等が生じる。また、積層体１０の実装基板への実装が難しくなる。

積層体１０を焼結するときに、セラミック層１１、導電体層１２ｘおよび１２ｙはバインダを介し原料粒子が結合するため収縮する。セラミック層１１、導電体層１２ｘおよび１２ｙが一様に収縮すると、積層体１０はほとんど反らない。セラミック層１１、導電体層１２ｘおよび１２ｙの収縮率が異なると積層体１０が反りやすくなると考えられる。積層体１０が反る具体的な原因は明確ではないが、例えば導電体層１２ｘと１２ｙとの組成が異なるため、積層体１０を焼結したときに領域２２ｘと２２ｙとでは収縮率が異なる。このため、積層体１０が反るのではないかと考えられる。

積層体１０の反り量ＳａおよびＳｂは、積層体１０の厚さＴが大きくなると小さくなり、幅Ｗｙが小さくなると小さくなると考えられる。発明者等の実験によると、反り量ＳａおよびＳｂは、インダクタ導体１６の厚さｔａが大きいと小さく、幅ｗａが小さいと小さくなることがわかった。そこで、実施例１では、（Ｗｙ／Ｔ）×（ｗａ／ｔａ）を指標とし、（Ｗｙ／Ｔ）×（ｗａ／ｔａ）を所定値（１６．５）より小さくする。これにより、反り量ＳａおよびＳｂを小さくすることができる。

実施例２は、バンドパスフィルタの例である。図３は、実施例２に係るフィルタの回路図である。図３に示すように、フィルタ１０２は、端子Ｔ１、Ｔ２およびＴｇを備えている。端子Ｔ１は高周波信号が入力する入力端子、端子Ｔ２は高周波信号が出力する出力端子、端子Ｔｇはグランド電位が供給されるグランド端子である。

端子Ｔ１とＴ２との間にノードＮ１～Ｎ４が設けられている。ノードＮ１と端子Ｔｇとの間にコンデンサＣ１とインダクタＬ１が並列に接続され、ノードＮ２と端子Ｔｇとの間にコンデンサＣ３とインダクタＬ２が並列に接続され、ノードＮ３と端子Ｔｇとの間にコンデンサＣ４とインダクタＬ３が並列に接続され、ノードＮ４と端子Ｔｇとの間にコンデンサＣ６とインダクタＬ４が並列に接続されている。ノードＮ１とＮ２との間にコンデンサＣ２、ノードＮ３とＮ４との間にコンデンサＣ５、ノードＮ１とＮ４との間にコンデンサＣ７が接続されている。インダクタＬ２とＬ３との間に線路Ｌ５が接続されている。

図４は、実施例２に係るフィルタの斜視図である。図４に示すように、フィルタ１０２は、積層体１０を有している。積層体１０の下面１８ａに端子１４が設けられている。端子１４は、例えば端子Ｔ１、Ｔ２および端子Ｔｇである。積層体１０のＸ方向およびＹ方向の幅をそれぞれＷｘおよびＷｙとする。積層体１０の平面形状は略矩形であり、幅Ｗｙは幅Ｗｘより大きい。

図５は、実施例２に係るフィルタの解体斜視図である。図５では、ビア配線１３ｂから１３ｆの接続を破線で示す。図５に示すように、積層体１０においてセラミック層１１ａから１１ｇが積層されている。セラミック層１１ａから１１ｇの上面にそれぞれ導電体層１２ａから１２ｇが設けられている。セラミック層１１ｇの下面に端子１４が設けられている。セラミック層１１ｂから１１ｇを貫通するようにそれぞれビア配線１３ｂから１３ｇが設けられている。ビア配線１３ｂから１３ｇは、導電体層１２ｂから１２ｇの少なくとも１つと接続する。ビア配線１３ｇは導電体層１２ｇと端子１４とを接続する。

導電体層１２ａは方向識別マークとなる。インダクタＬ１からＬ４は、導電体層１２ｂにより形成される。コンデンサＣ７は、セラミック層１１ｃを挟む導電体層１２ｃと１２ｄとにより形成される。コンデンサＣ２およびＣ５は、セラミック層１１ｄを挟む導電体層１２ｄと１２ｅと、セラミック層１１ｅを挟む導電体層１２ｅと１２ｆと、とにより形成される。コンデンサＣ１、Ｃ３、Ｃ４およびＣ６は、セラミック層１１ｆを挟む導電体層１２ｆと１２ｇとにより形成される。導電体層１２ｇは端子Ｔｇと接続されグランド電位が供給されたグランドパターンＧである。

［実験］
実施例２を含むサンプルを作製し、積層体１０の反り量を測定した。
積層体１０の寸法：Ｗｘ＝０．８ｍｍ、Ｗｙ＝１．６ｍｍ、Ｔ＝０．２２ｍｍ
セラミック層１１ａ～１１ｇの主成分：ディオプサイド
セラミック層１１ａ～１１ｇの厚さ：セラミック層１１ａおよび１１ｂの合計の厚さはほぼ０．５Ｔ、セラミック層１１ｃ～１１ｇの合計の厚さはほぼ０．５Ｔ
導電体層１２ｂ～１２ｇの主成分：銀
導電体層１２ｃ～１２ｇの厚さ：３～４μｍ
共材２４の主成分：ジルコニア（ＺｒＯ_２）
セラミック層１１の共材２４濃度：５～３０体積％
導電体層１２ｂの共材２４濃度：ほぼ０％
導電体層１２ｃ～１２ｇの共材２４濃度：５～３０体積％

以下の５つのサンプルを作製した。表１は、各サンプルにおけるインダクタ導体１６の幅ｗａ、厚さｔａ、アスペクト比ｔａ/ｗａおよび（Ｗｙ／Ｔ）×（ｗａ／ｔａ）を示す表である。

表１に示すように、サンプルＡからＥにいくにしたがい（Ｗｙ／Ｔ）×（ｗａ／ｔａ）が大きくなる。サンプルＡおよびＢは実施例２に相当し、サンプルＣ～Ｅは比較例に相当する。

図６（ａ）および図６（ｂ）は、それぞれサンプルＡおよびＥにおけるセラミック層１１ｂおよびインダクタ導体１６の斜視図である。図６（ａ）および図６（ｂ）に示すように、サンプルＡでは、サンプルＥに比べインダクタ導体１６の幅が小さく、厚さが大きい。サンプルＡのインダクタ導体１６の断面形状は略四角形であり、サンプルＥのインダクタ導体１６の断面形状は略楕円形状である。サンプルＡとＥとの１本のインダクタ導体１６の断面積はほぼ同じであり約３００μｍ^２であった。

図７は、実験における各サンプルの反り量を示す図である。ドットは測定点を示し、直線はドットをつなぐ直線である。図７に示すように、（Ｗｙ／Ｔ）×（ｗａ／ｔａ）が小さくなると反り量ＳａおよびＳｂが小さくなる。サンプルＡ～Ｄのように、幅ｗａが同じの場合厚さｔａが大きくなると反り量ＳａおよびＳｂが小さくなる。サンプルＤとＥを比較すると、サンプルＥの厚さｔａはサンプルＤの厚さｔａより厚い。よって、厚さｔａにより反り量ＳａおよびＳｂが決まるのであれば、サンプルＥはサンプルＤより反り量ＳａおよびＳｂが小さいはずである。実際は、サンプルＥはサンプルＤより反り量ＳａおよびＳｂが大きい。これは、幅ｗａが大きくなると反り量ＳａおよびＳｂが大きくなることを示している。さらに、サンプルＡとＥはインダクタ導体１６の断面積がほぼ同じであるが、サンプルＡの反り量ＳａおよびＳｂはサンプルＥの反り量ＳａおよびＳｂの１／３程度である。このように、インダクタ導体１６の断面積は同じでもアスペクト比を大きくすると、反り量ＳａおよびＳｂが小さくなる。

図８は、サンプルＡの周波数に対する減衰量を示す図である。図８に示すように、サンプルＡに係るフィルタはバンドパスフィルタ特性を示す。通過帯域の挿入損失は約１ｄＢであり、減衰域の減衰量は３０ｄＢ以上である。このように、サンプルＡは、良好なバンドパスフィルタ特性を有する。

図９は、各サンプルの通過帯域における挿入損失を示す図である。挿入損失は通過帯域において最も小さな挿入損失を示している。ドットは測定点であり、サンプルＡ～Ｄ間の直線はドットをつなぐ直線である。図９に示すように、サンプルＡ～Ｄでは（Ｗｙ／Ｔ）×（ｗａ／ｔａ）が小さくなると挿入損失が小さくなる。これは、厚さｔａが大きくなると、インダクタＬの抵抗が低くなるためである。サンプルＥでは、挿入損失が大きい。これは、サンプルＥでは幅ｗａが大きくなり、インダクタンス値が設計の値からずれたためである。

図１０（ａ）から図１０（ｇ）は、実施例２におけるインダクタ導体１６の断面図である。図１０（ａ）に示すように、インダクタ導体１６の断面形状は略長方形状でもよい。図１０（ｂ）に示すように、インダクタ導体１６の断面形状は楕円状でもよい、この場合、Ｚ方向に最も厚い厚さをｔａとし、平面方向に最も広い幅をｗａとする。図１０（ｃ）および図１０（ｄ）のように、インダクタ導体１６の断面形状は台形状でもよい。この場合、台形の底辺のうち長い方の長さがｗａとなる。図１０（ｅ）および図１０（ｆ）のように、インダクタ導体１６の断面形状は一辺が直線で他辺が曲線状のカマボコ形状でもよい。この場合、直線の辺の長さが幅ｗａとなる。図１０（ｇ）のように、インダクタ導体１６は、角が曲線の長円形状でもよい。この場合、Ｚ方向に最も厚い厚さをｔａとし、平面方向に最も広い幅をｗａとする。以上のように、インダクタ導体１６の断面形状は矩形状または楕円形状以外の形状でもよく、Ｚ方向に最も厚い厚さをｔａとし、平面方向に最も広い幅をｗａとする。

サンプルＡおよびＢはＷｘ＝０．８ｍｍ，Ｗｙ＝１．６ｍｍ、Ｔ＝０．２２ｍｍの例であるが、積層体１０の大きさは任意である。例えば、Ｗｘ＝０．５ｍｍ、Ｗｙ＝１．０ｍｍおよびＴ＝０．２２ｍｍのとき、ｗａ＝２５μｍであり、ｔａ＝１３μｍ、１１μｍ、１０μｍまたは７μｍでもよい。これらの場合においても（Ｗｙ／Ｔ）×（ｗａ／ｔａ）≦１６．５となる。

実施例２では、バンドパスフィルタを例に説明したが、セラミック電子部品は、ローパスフィルタ、ハイパスフィルタでもよい。

図１１は、実施例３に係るセラミック電子部品の断面図である。図１１に示すように、実施例３に係るセラミック電子部品１０４では、導電体層１２ｙが複数層設けられ、インダクタ導体１６は複数積層されている。実施例３にように、インダクタ導体１６は積層された複数の導電体層１２ｙでもよい。その他の構成は実施例１と同じであり説明を省略する。

実施例１から３によれば、積層体１０は、セラミック材料と非導電性材料の共材２４を含み、Ｚ方向（積層方向）に積層された複数のセラミック層１１を備える。導電体層１２ｃ～１２ｇおよび１２ｘ（第１導電体層）は、積層体１０内の下面１８ａ（第１表面）側の領域２２ｘ（第１領域）に設けられ、金属材料を主成分とし共材２４とを含む。導電体層１２ｂおよび１２ｙ（第２導電体層）は、上面１８ｂ（第１表面に対向する第２表面）側の領域２２ｙ（第２領域）に設けられ、金属材料を主成分とし、共材２４を含まないまたは共材２４の濃度が導電体層１２ｂおよび１２ｙの共材２４の濃度より低くする。このようなセラミック電子部品では、領域２２ｘにおける導電体層１２ｘの組成と、領域２２ｙにおける導電体層１２ｙの組成が異なるため、積層体１０を焼結したときに積層体１０が反りやすくなる。

そこで、積層体１０のＹ方向の幅をＷｙとしたとき、（Ｗｙ／Ｔ）×（ｗａ／ｔａ）≦１６．５とする。これにより、図７のように、積層体１０の反りを抑制できる。（Ｗｙ／Ｔ）×（ｗａ／ｔａ）≦１５が好ましく、（Ｗｙ／Ｔ）×（ｗａ／ｔａ）≦１４がより好ましい。（Ｗｙ／Ｔ）×（ｗａ／ｔａ）が小さくなると、ｔａが大きくなり導電体層１２ｂおよび１２ｙが形成しにくくなる。この観点から、（Ｗｙ／Ｔ）×（ｗａ／ｔａ）≧１が好ましく、（Ｗｙ／Ｔ）×（ｗａ／ｔａ）≧５がより好ましい。

積層体１０の平面形状が略矩形の場合、短辺のＸ方向より長辺のＹ方向が反りやすい。そこで、反り量ＳａおよびＳｂを小さくするため、積層体１０の幅としてＹ方向の幅Ｗｙを用いて、（Ｗｙ／Ｔ）×（ｗａ／ｔａ）を算出する。なお、積層体１０の平面形状が略矩形とは、製造誤差（例えば積層体１０の製造における辺の湾曲および歪み等）を許容する範囲で矩形という意味である。

ＹＺ断面内に幅ｗａおよび厚さｔａが異なるインダクタ導体１６が複数存在する場合には、（Ｗｙ／Ｔ）×（ｗａ／ｔａ）が最も大きくなるように、最も大きい（ｗａ／ｔａ）を用いることが好ましい。

導電体層１２ｂおよび１２ｙが共材２４を含まないとは、意図的に共材２４を含まないことであり、意図せず共材２４と同じ材料が含まれてもよい。導電体層１２ｂおよび１２ｙに共材２４が含まれる場合、導電体層１２ｂおよび１２ｙの共材２４の質量濃度は導電体層１２ｃ～１２ｇおよび１２ｘの共材２４の質量濃度の１／１０以下が好ましく、１／１００以下がより好ましい。導電体層１２ｃ～１２ｇおよび１２ｘ並びに導電体層１２ｂおよび１２ｙが金属材料を主成分とするとは、導電体層１２ｃ～１２ｇおよび１２ｘ、導電体層１２ｂおよび１２ｙが導電体として機能する程度に金属材料を含む意味であり、導電体層１２ｃ～１２ｇおよび１２ｘ、並びに導電体層１２ａおよび１２ｙの金属材料の質量濃度は例えば５０質量％以上であり、８０質量％以上である。

セラミック層１１が含むセラミック材料は、ディオプサイド以外でもよいが、ディオプサイドを含むことが好ましい。また、金属材料は銀および銅を主成とすることが好ましい。これにより、導電体層１２ａ～１２ｇ、１２ｘおよび１２ｙの比抵抗を低くできる。また、共材２４は酸化ジルコニウム（例えばＺｒＯ_２）、酸化チタン（例えばＴｉＯ_２）および酸化アルミニウム（例えばＡｌ_２Ｏ_３）の少なくとも１つを主成分とすることが好ましい。これにより、構造欠陥を抑制できる。なお主成分とするとは、例えばある材料が５０質量％以上含むことであり、例えば８０質量％以上含むことである。

ｔａ／ｗａ≧０．４４が好ましく、ｔａ／ｗａ≧０．５がより好ましい。これにより、反り量ＳａおよびＳｂを小さくできる。ｔａ／ｗａが大きすぎると、導電体層１２ｂおよび１２ｙが形成しにくくなる。この観点から、ｔａ／ｗａ≦５が好ましい。導電体層１２ｂおよび１２ｙの厚さｔａは導電体層１２ｃ～１２ｇおよび１２ｘの厚さより厚いことが好ましく、１．５倍以上がより好ましく、２倍以上がさらに好ましい。導電体層１２ｂおよび１２ｙの厚さｔａは１１μｍ以上が好ましい。導電体層１２ｙの厚さは例えば３μｍ～８μｍである。

導電体層１２ｃ～１２ｇおよび１２ｘは領域２２ｘに設けられ、導電体層１２ｂおよび１２ｙは領域２２ｙに設けられている。すなわち、導電体層１２ｃ～１２ｇおよび１２ｘは領域２２ｙに設けられておらず、導電体層１２ｂおよび１２ｙは領域２２ｘに設けられていない。この場合、領域２２ｘと２２ｙとで積層体１０を焼結したときの収縮率が異なり積層体１０が反りやすい。領域２２ｘの厚さが積層体１０の厚さＴの０．２～０．８倍であり、領域２２ｙの厚さが厚さＴの０．２～０．８倍のとき、積層体１０が反りやすい。よって、（Ｗｙ／Ｔ）×（ｗａ／ｔａ）≦１６．５とすることが好ましい。

Ｗｙ／Ｔが大きいときに、積層体１０は反り易くなる。よって、Ｗｙ／Ｔ≧２のときに、（Ｗｙ／Ｔ）×（ｗａ／ｔａ）≦１６．５とすることが好ましい。特にＷｙ／Ｔ≧３のとき、（Ｗｙ／Ｔ）×（ｗａ／ｔａ）≦１６．５とすることが好ましい。Ｗｙ／Ｔが小さすぎると、積層体１０は割れやすくなる。この観点からＷｙ／Ｔ≦１０が好ましい。積層体１０のＹ方向の幅Ｗｙは例えば０．５ｍｍ～２．０ｍｍであり、Ｘ方向の幅Ｗｘは例えば０．５ｍｍ～１．５ｍｍであり、厚さＴは例えば０．１ｍｍ～０．４ｍｍである。

実施例１から３では、導電体層１２ｃ～１２ｇおよび１２ｘがコンデンサ電極１７の少なくとも一部である。この場合、導電体層１２ｃ～１２ｇおよび１２ｘの平面面積が大きいため、導電体層１２ｃ～１２ｇおよび１２ｘとセラミック層１１とのストレスが大きくなりやすく、構造欠陥が生じやすい。また、コンデンサ電極１７の抵抗が高くなってもコンデンサＣの特性に影響しにくい。そこで、導電体層１２ｃ～１２ｇおよび１２ｘに共材２４を添加する。これにより、コンデンサＣの特性を劣化させずに構造欠陥を抑制できる。

導電体層１２ｂおよび１２ｙがインダクタＬの少なくとも一部である。この場合、導電体層１２ｂおよび１２ｙの抵抗率が高いとインダクタのＱ値が低下する。そこで、導電体層１２ｂおよび１２ｙに共材２４を添加しない（または導電体層１２ｃ～１２ｇおよび１２ｘより共材２４の濃度を低くする）。しかし、積層体１０が反りやすくなる。そこで、（Ｗｙ／Ｔ）×（ｗａ／ｔａ）≦１６．５とすることが好ましい。

なお、導電体層１２ｃ～１２ｇおよび１２ｘは、例えば積層体１０内に設けられたシールド電極等のようにコンデンサ電極１７以外でもよい。導電体層１２ｂおよび１２ｙは、例えば積層体１０内に設けられたアンテナ等のようにインダクタ導体１６以外でもよい。

実施例３のように、導電体層１２ｙは複数積層されていてもよい。これにより、各導電体層１２ｙの厚さｔａおよび幅ｗａを適宜設定することで、積層体１０の反り量ＳａおよびＳｂをより抑制できる。

実施例４は、実施例２のフィルタを用いたトリプレクサの例である。図１２は、実施例４に係るトリプレクサの回路図である。図１２に示すように、トリプレクサ５０はフィルタ５２、５４および５６を備えている。共通端子Ａｎｔと端子ＬＢ、ＭＢおよびＨＢとの間にそれぞれフィルタ５２、５４および５６が接続されている。共通端子Ａｎｔにはアンテナ５８が接続されている。フィルタ５２は例えばローパスフィルタＬＰＦであり、ローバンドの高周波信号を通過させ、他の周波数の信号を抑圧する。フィルタ５４は例えばバンドパスフィルタＢＰＦであり、ローバンドより高い周波数のミドルバンドの高周波信号を通過させ、他の周波数の信号を抑圧する。フィルタ５６は例えばハイパスフィルタＨＰＦであり、ミドルバンドより高い周波数のハイバンドの高周波信号を通過させ、他の周波数の信号を抑圧する。

フィルタ５２、５４および５６の少なくとも１つのフィルタを実施例１から３のフィルタとすることができる。マルチプレクサの例としてトリプレクサの例を説明したが、マルチプレクサはダイプレクサ、デュプレクサまたはクワッドプレクサでもよい。１つの積層体１０の中にマルチプレクサが設けられていてもよい。

［実施例４の変形例１］
実施例４の変形例１は、実施例２のフィルタを用いた通信用モジュールの例である。図１３は、実施例４の変形例１に係る通信用モジュールの回路図である。図１３に示すように、モジュール６０は、フィルタ６１、スイッチ６２、ローノイズアンプＬＮＡ６３およびパワーアンプＰＡ６４を備えている。

アンテナ端子ＴＡにアンテナ５８が接続される。アンテナ端子ＴＡには、フィルタ６１の一端が接続されている。フィルタ６１の他端にはスイッチ６２が接続されている。スイッチ６２にはＬＮＡ６３の入力端子およびＰＡ６４の出力端子が接続されている。ＬＮＡ６３の出力端子は受信端子ＴＲに接続されている。ＰＡ６４の入力端子は送信端子ＴＴに接続されている。受信端子ＴＲおよび送信端子ＴＴにはＲＦＩＣ（Radio Frequency Integrated Circuit）６５が接続されている。

モジュール６０は、例えばＴＤＤ（Time Division Duplex）通信方式の通信用モジュールである。ＴＤＤ通信方式では送信帯域と受信帯域とは同じ帯域である。フィルタ６１は例えばバンドパスフィルタであり、送信帯域と受信帯域を含む通過帯域の高周波信号を通過させ他の周波数の信号を抑圧する。

受信信号を受信するとき、スイッチ６２はフィルタ６１とＬＮＡ６３とを接続する。これにより、アンテナ５８に受信された高周波信号はフィルタ６１により受信帯域の信号に濾波され、ＬＮＡ６３により増幅されＲＦＩＣ６５に出力される。送信信号を送信するとき、スイッチ６２はフィルタ６１とＰＡ６４とを接続する。これにより、ＲＦＩＣ６５から出力された高周波信号は、ＰＡにより増幅され、フィルタ６１により送信帯域の信号に濾波され、アンテナ５８から出力される。

実施例４の変形例１の通信用モジュール内のフィルタ６１を実施例１のフィルタとすることができる。モジュールとしては、他の回路形式の通信用モジュールでもよい。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ 積層体
１１、１１ａ～１１ｇ セラミック層
１２ａ～１２ｇ、１２ｘ、１２ｙ 導電体層
１３ｂ～１３ｇ ビア配線
１４ 端子
１６ インダクタ導体
１７ コンデンサ電極
１８ａ 積層体の下面
１８ｂ 積層体の上面

Claims (9)

1. セラミック材料と非導電性材料を含み、積層方向に積層された複数のセラミック層を備え、平面形状が略矩形であり、前記積層方向における第１表面側の第１領域と前記第１表面に対向する第２表面側の第２領域とを有する積層体と、
   前記積層体内の前記第１領域に設けられ、金属材料を主成分とし、前記非導電性材料を含む第１導電体層と、
   前記積層体内の前記第２領域に設けられ、前記金属材料を主成分とし、前記非導電性材料を含まないまたは前記非導電性材料の濃度が前記第１導電体層の前記非導電性材料の濃度より低く、前記積層方向の前記積層体の厚さをＴ、前記積層体の前記略矩形の長辺方向の幅をＷｙ、前記積層方向の厚さをｔａ、前記長辺方向における幅をｗａとしたとき、（Ｗｙ／Ｔ）×（ｗａ／ｔａ）≦１６．５である第２導電体層と、
   を備えるセラミック電子部品。
2. 前記セラミック材料はディオプサイドを含む請求項１に記載のセラミック電子部品。
3. 前記金属材料は銀を主成分とし、前記非導電性材料は酸化ジルコニウムを主成分とする請求項２に記載のセラミック電子部品。
4. ｔａ／ｗａ≧０．４４である請求項１から３のいずれか一項に記載のセラミック電子部品。
5. Ｗｙ／Ｔ≧２である請求項１から４のいずれか一項に記載のセラミック電子部品。
6. 前記第１導電体層は前記第１領域にのみ設けられ、前記第２導電体層は前記第２領域にのみ設けられている請求項１から５のいずれか一項に記載のセラミック電子部品。
7. 前記第１導電体層はコンデンサの電極の少なくとも一部であり、
   前記第２導電体層はインダクタの少なくとも一部である請求項１から６のいずれか一項に記載のセラミック電子部品。
8. 前記コンデンサと前記インダクタを含むフィルタを備える請求項７に記載のセラミック電子部品。
9. 前記フィルタを含むマルチプレクサを備える請求項８に記載のセラミック電子部品。
   
   

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