JP2023048328A - 積層電子部品 - Google Patents

Abstract

【課題】検査を容易に行うことが可能な積層電子部品を提供する。【解決手段】積層電子部品は、複数の誘電体層１１ａ～１１ｉが積層方向に積層され、積層方向における両側に設けられた第１表面および第２表面を有する積層体１０と、積層体１０の側面に設けられた第１側面電極１４ｃと、積層体内に設けられたインダクタＬ１、Ｌ２と、インダクタＬ１、Ｌ２と第１表面との間に設けられたキャパシタＣと、インダクタＬ１、Ｌ２に接する第１誘電体層１１ｂからキャパシタＣの少なくとも一部より第１表面側に位置する第２誘電体層１１ｈまでの誘電体層を貫通し、インダクタＬ１、Ｌ２の一端と第１側面電極１４ｃとを導通するビア配線１５ａ、１５ｂと、インダクタＬ１、Ｌ２およびビア配線１５ａ、１５ｂを介し第１側面電極１４ｃと導通し、積層体１０の側面に設けられた第２側面電極１４ｃとを備える。【選択図】図６

Description

本発明は、積層電子部品に関し、例えば複数の誘電体層が積層された積層体を有する積層電子部品に関する。

スマートホンや携帯電話等の無線通信端末には、不要な妨害波を除去するフィルタおよびダイプレクサ等のマルチプレクサが用いられている。フィルタおよびマルチプレクサとして、誘電体層を積層した積層体を用いることが知られている。積層体の側面に外部と電気的に接続するための側面電極を設けることが知られている（例えば特許文献１、２）。

国際公開第２０１８／１４２６６７号 特開２０１７－２１２７１７号公報

側面電極を有する積層電子部品では、インダクタが形成された誘電体層の面においてインダクタを側面電極に接続することで、インダクタを側面電極に電気的に接続できる。インダクタが接続された側面電極間の導通を検査することでインダクタの検査を行うことができる。しかしながら、インダクタが設けられていない誘電体層の検査を行うことが難しい。

本発明は、上記課題に鑑みなされたものであり、検査を容易に行うことを目的とする。

本発明は、複数の誘電体層が積層方向に積層され、前記積層方向における両側に設けられた第１表面および第２表面を有する積層体と、前記積層体の側面に設けられた第１側面電極と、前記積層体内に設けられたインダクタと、前記インダクタと前記第１表面との間に設けられたキャパシタと、前記インダクタに接する第１誘電体層から前記キャパシタの少なくとも一部より前記第１表面側に位置する第２誘電体層までの誘電体層を貫通し、前記インダクタの一端と前記第１側面電極とを導通するビア配線と、前記インダクタおよび前記ビア配線を介し前記第１側面電極と導通し、前記積層体の側面に設けられた第２側面電極と、を備える積層電子部品である。

上記構成において、前記インダクタは前記キャパシタより前記第２表面側において前記第１側面電極と電気的に接続されていない構成とすることができる。

上記構成において、前記第１誘電体層から前記第２誘電体層までの誘電体層を貫通し、前記インダクタの他端と前記第２側面電極とを導通する別のビア配線を備える構成とすることができる。

上記構成において、前記キャパシタの少なくとも一部と前記第１表面との間において隣接する誘電体層の間に設けられ、前記ビア配線と前記第１側面電極とを接続する導電体パターンを備える構成とすることができる。

上記構成において、前記第１表面に設けられ、前記第１側面電極と接続された下面電極を備え、前記ビア配線は前記下面電極に接続される構成とすることができる。

上記構成において、前記第１側面電極と前記第２側面電極との間に電気的に接続されるビア配線以外に前記複数の誘電体層の少なくとも１つの誘電体層を貫通するビア配線の平面面積は前記第１側面電極と前記第２側面電極との間に電気的に接続されるビア配線の平面面積より大きい構成とすることができる。

上記構成において、前記キャパシタは、一端が前記第１側面電極と前記第２側面電極との間の経路に接続され、他端が前記積層体の表面に設けられたグランド電極に接続される構成とすることができる。

上記構成において、前記ビア配線の少なくとも一部は、前記第１側面電極の厚さ方向において前記第１側面電極と重ならない構成とすることができる。

上記構成において、前記ビア配線と前記第１側面電極との距離は５０μｍ以上である構成とすることができる。

上記構成において、前記インダクタおよび前記キャパシタを含むローパスフィルタを備える構成とすることができる。

上記構成において、前記ローパスフィルタを含むマルチプレクサを備える構成とすることができる。

本発明によれば、検査を容易に行うことができる。

図１は、実施例１におけるＬＰＦの回路図である。 図２（ａ）および図２（ｂ）は、実施例１に係る積層電子部品の斜視図および断面図である。 図３（ａ）から図３（ｆ）は、実施例１に係る積層電子部品の積層体内の各誘電体層を示す平面図である。 図４（ａ）から図４（ｄ）は、実施例１に係る積層電子部品の積層体内の各誘電体層を示す平面図である。 図５（ａ）および図５（ｂ）は、比較例１に係る積層電子部品の断面模式図である。 図６（ａ）および図６（ｂ）は、実施例１に係る積層電子部品の断面模式図である。 図７（ａ）から図７（ｃ）は、実施例１の変形例１に係る積層電子部品の積層体内の各誘電体層を示す平面図である。 図８（ａ）から図８（ｃ）は、実施例１の変形例２に係る積層電子部品の積層体内の各誘電体層を示す平面図である。 図９（ａ）から図９（ｆ）は、実施例１の変形例３に係る積層電子部品の積層体内の各誘電体層を示す平面図である。 図１０（ａ）から図１０（ｄ）は、実施例１の変形例３に係る積層電子部品の積層体内の各誘電体層を示す平面図である。 図１１（ａ）から図１１（ｃ）は、実施例１の変形例４に係る積層電子部品の積層体内の各誘電体層を示す平面図である。 図１２は、シミュレーションした構造の斜視図である。 図１３（ａ）はビア配線１５ｂ付近の側面図、図１３（ｂ）はビア配線１５ｂ付近の平面図である。 図１４（ａ）から図１４（ｃ）は、シミュレーションにおけるそれぞれＤ１からＤ３に対するインダクタのＱ値を示す図である。 図１５（ａ）から図１５（ｆ）は、実施例１の変形例５に係る積層電子部品の積層体内の各誘電体層を示す平面図である。 図１６（ａ）から図１６（ｄ）は、実施例１の変形例５に係る積層電子部品の積層体内の各誘電体層を示す平面図である。 図１７（ａ）から図１７（ｃ）は、実施例１の変形例６に係る積層電子部品の積層体内の各誘電体層を示す平面図である。 図１８（ａ）から図１８（ｃ）は、実施例１の変形例７に係る積層電子部品の積層体内の各誘電体層を示す平面図である。 図１９は、実施例２に係る通信用モジュールが用いられるフロントエンド回路の回路図である。

以下、図面を参照し本発明の実施例について説明する。

実施例１として、ローパスフィルタ（ＬＰＦ）を有する積層電子部品を例に説明する。図１は、実施例１におけるＬＰＦの回路図である。図１に示すように、入力端子Ｔｉｎと出力端子Ｔｏｕｔの間にＬＰＦ２０が接続されている。ＬＰＦ２０は入力端子Ｔｉｎに入力した高周波信号のうち遮断周波数より低い通過帯域の信号を出力端子Ｔｏｕｔに通過させ、遮断周波数より高い周波数帯域の信号を抑圧する。ＬＰＦ２０は、インダクタＬ１、Ｌ２およびキャパシタＣ１～Ｃ５を備えている。

入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間にインダクタＬ１およびＬ２が直列接続されている。入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間の経路にノードＮ１～Ｎ３が設けられている。入力端子ＴｉｎとインダクタＬ１との間のノードＮ１にキャパシタＣ１がシャント接続されている。インダクタＬ１とＬ２との間のノードＮ２にキャパシタＣ３がシャント接続されている。インダクタＬ２と出力端子Ｔｏｕｔとの間のノードＮ３にキャパシタＣ５がシャント接続されている。キャパシタＣ１、Ｃ３およびＣ５の一端は、ノードＮ１～Ｎ３にそれぞれ接続され、他端はグランド端子Ｔｇに接続されている。キャパシタＣ２はノードＮ１とＮ２との間においてインダクタＬ１に並列接続されている。キャパシタＣ４はノードＮ２とＮ３との間においてインダクタＬ２に並列接続されている。ＬＰＦ２０においては、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間は導通（すなわち直流的に接続）されている。

インダクタＬ１およびＬ２のインダクタンス並びにキャパシタＣ１～Ｃ５のキャパシタンスの例を表１に示す。

なお、インダクタおよびキャパシタの個数および素子値（すなわちインダクタンスおよびキャパシタンス）は適宜設定できる。

図２（ａ）および図２（ｂ）は、実施例１に係る積層電子部品の斜視図および断面図である。積層体１０の積層方向をＺ方向、長手方向をＸ方向、短手方向をＹ方向とする。図２（ａ）に示すように、積層体１０のＺ方向における両側の表面は上面１０ａ（＋Ｚ側の面）および下面１０ｂ（－Ｚ側の面）である。積層電子部品１００では、積層体１０のＹ方向における両側の表面は側面１０ｃ（＋Ｙ側の面）および側面１０ｄ（－Ｙ側の面）である。側面１０ｃおよび１０ｄに外部電極１４が設けられている。外部電極１４は外部回路または外部装置と電気的に接続するための電極である。外部電極１４は例えばはんだ等の導電性接合部材により外部の電極と接合される。外部電極１４は、入力端子Ｔｉｎ、出力端子Ｔｏｕｔおよびグランド端子Ｔｇとして機能する。外部電極１４は、上面１０ａに設けられた上面電極１４ａ、下面１０ｂに設けられた下面電極１４ｂ、並びに側面１０ｃおよび１０ｄに設けられた側面電極１４ｃを備えている。外部電極１４は、上面電極１４ａおよび下面電極１４ｂを備えず、側面電極１４ｃのみを備えていてもよい。側面電極１４ｃを設けることで、実装基板に積層電子部品１００を実装したときに、外部電極１４と実装基板とのはんだ等の接合材による接合状態を上方から観察することができる。

図２（ｂ）に示すように、積層体１０は、Ｚ方向に積層された複数の誘電体層１１ａ～１１ｉを備えている。誘電体層１１ａ～１１ｉの上面にはそれぞれ導電体パターン１２ａ～１２ｉが設けられている。なお、図２（ｂ）では、導電体パターン１２ｂ、１２ｇおよび１２ｈを図示している。誘電体層１１ｂ～１１ｈを貫通するビア配線１３ｂ～１３ｈが設けられている。ビア配線１５ａおよび１５ｂは、Ｚ方向につながるビア配線１３ｂ～１３ｈを各々備えている。誘電体層１１ａ～１１ｄの領域はインダクタＬ１およびＬ２が形成されるインダクタ形成領域１８ａである。誘電体層１１ｅ～１１ｉの領域はキャパシタＣ１～Ｃ５が形成されるキャパシタ形成領域１８ｂである。積層電子部品１００が実装基板上に実装されたときに、インダクタＬ１およびＬ２が実装基板に近いと、実装基板内の導電体パターンによりインダクタＬ１およびＬ２に渦電流損が生じ、Ｑ値が低下してしまう。そこで、インダクタ形成領域１８ａは積層体１０の上面１０ａ側に設けられ、キャパシタ形成領域１８ｂはインダクタ形成領域１８ａと積層体１０の下面１０ｂとの間に設けられる。これにより、インダクタＬ１およびＬ２と実装基板との距離が長くなり、インダクタＬ１およびＬ２のＱ値の低下を抑制できる。

図３（ａ）から図４（ｄ）は、実施例１に係る積層電子部品の積層体内の各誘電体層を示す平面図である。図３（ａ）から図４（ｃ）は、それぞれ誘電体層１１ａから１１ｉの平面図である。図４（ｄ）は、誘電体層１１ｉの下面を上から透視した平面図である。図４（ｃ）では、ビア配線１３ｈを破線で図示している。図２（ｂ）は、図３（ａ）から図４（ｄ）のＡ－Ａ断面に相当する。

図３（ａ）に示すように、誘電体層１１ａの上面１０ａには方向識別マークを含む導電体パターン１２ａと上面電極１４ａが設けられている。図３（ｂ）に示すように、誘電体層１１ｂの上面には、パターンＬ１ａおよびＬ２ａを含む導電体パターン１２ｂが設けられている。パターンＬ１ａの一端およびＬ２ａの一端は、ビア配線１５ａおよび１５ｂの一部となるビア配線１３ｂに接続されている。

図３（ｃ）に示すように、誘電体層１１ｃの上面には、パターンＬ１ｂおよびＬ２ｂを含む導電体パターン１２ｃが設けられている。図３（ｄ）に示すように、誘電体層１１ｄの上面には、パターンＬ１ｃおよびＬ２ｃを含む導電体パターン１２ｄが設けられている。パターンＬ１ａ～Ｌ１ｃはビア配線１３ｂおよび１３ｃにより電気的に接続されインダクタＬ１を形成する。パターンＬ２ａ～Ｌ２ｃはビア配線１３ｂおよび１３ｃにより電気的に接続されインダクタＬ２を形成する。

図３（ｅ）に示すように、誘電体層１１ｅの上面には、パターンＣ２ａおよびＣ４ａを含む導電体パターン１２ｅが設けられている。図３（ｆ）に示すように、誘電体層１１ｆの上面には、パターンＣ２ｂおよびＣ４ｂを含む導電体パターン１２ｆが設けられている。誘電体層１１ｅを挟むパターンＣ２ａとＣ２ｂとはキャパシタＣ２を形成する。誘電体層１１ｅを挟むパターンＣ４ａとＣ４ｂとはキャパシタＣ４を形成する。

図４（ａ）に示すように、誘電体層１１ｇの上面にはパターンＣ１ａ、Ｃ３ａおよびＣ５ａを含む導電体パターン１２ｇが設けられている。図４（ｂ）に示すように、誘電体層１１ｈの上面には、パターンＧを含む導電体パターン１２ｈが設けられている。誘電体層１１ｈの上面において、パターンＧはグランド端子Ｔｇを形成する側面電極１４ｃに接続されている。パターンＧはパターンＣ１ｂ、Ｃ３ｂおよびＣ５ｂを含む。誘電体層１１ｇを挟むパターンＣ１ａとＣ１ｂとはキャパシタＣ１を形成する。誘電体層１１ｇを挟むパターンＣ３ａとＣ３ｂとはキャパシタＣ３を形成する。誘電体層１１ｇを挟むパターンＣ５ａとＣ５ｂとはキャパシタＣ５を形成する。

図４（ｃ）に示すように、誘電体層１１ｉの上面にはパターン１６ａおよび１６ｂを含む導電体パターン１２ｉが設けられている。誘電体層１１ｉの上面においてパターン１６ａは入力端子Ｔｉｎを形成する側面電極１４ｃに接続されている。これにより、パターン１６ａはビア配線１５ａと入力端子Ｔｉｎとを電気的に接続する。誘電体層１１ｇの上面においてパターン１６ｂは出力端子Ｔｏｕｔを形成する側面電極１４ｃに接続されている。これにより、パターン１６ｂはビア配線１５ｂと出力端子Ｔｏｕｔとを電気的に接続する。図４（ｄ）に示すように、誘電体層１１ｉの下面１０ｂには下面電極１４ｂが設けられている。以上のように、誘電体層１１ｂの上面に設けられたパターンＬ１ａの一端は、ビア配線１５ａおよびパターン１６ａを介し入力端子Ｔｉｎに電気的に接続される。誘電体層１１ｂの上面に設けられたパターンＬ２ａの一端は、ビア配線１５ｂおよびパターン１６ｂを介し出力端子Ｔｏｕｔに電気的に接続される。

誘電体層１１ａ～１１ｉは、セラミックス材料からなり、主成分として例えばＳｉ、ＣａおよびＭｇの酸化物（例えばディオプサイド結晶であるＣａＭｇＳｉ_２Ｏ_６）を含む。誘電体層１１ａ～１１ｉの主成分は、Ｓｉ、Ｃａおよび／またはＭｇ以外の酸化物でもよい。さらに、誘電体層１１ａから１１ｉは、絶縁体材料としてＴｉ、ＺｒおよびＡｌの少なくとも１つの酸化物を含んでもよい。

導電体パターン１２ａ～１２ｉ、ビア配線１３ｂ～１３ｉおよび外部電極１４は、例えばＡｇ、Ｐｄ、Ｐｔ、Ｃｕ、Ｎｉ、Ａｕ、Ａｕ－Ｐｄ合金またはＡｇ－Ｐｔ合金を主成分とする非磁性金属層である。外部電極１４は、上記金属材料に加えＴｉＯ_２、ＺｒＯ_２またはＡｌ_２Ｏ_３等の非伝導性材料を含んでもよい。

積層体１０は、例えば以下のようにして製造される。誘電体層１１ａ～１１ｉは例えばドクターブレード法を用い作製する。誘電体層１１ｂ～１１ｉを貫通するビア配線１３ｂから１３ｉを形成する。例えば誘電体層１１ａ～１１ｉを貫通するビアホールをレーザ光照射により形成する。スキージ法等を用いビアホール内にビア配線１３ｂ～１３ｉを形成する。誘電体層１１ａ～１１ｉの表面に導電体パターン１２ａ～１２ｉを形成する。導電体パターン１２ａ～１２ｉは例えばスクリーン印刷法または転写法を用い形成する。誘電体層１１ａ～１１ｉを積層して積層体１０を形成する。誘電体層１１ａ～１１ｉの積層には例えば熱加圧または接着剤を用いる。積層体１０を例えば７００℃以上で焼成する。これにより、誘電体層１１ａから１１ｉが焼結体となる。積層体１０の側面に側面電極１４ｃを形成する。

図５（ａ）および図５（ｂ）は、比較例１に係る積層電子部品の断面模式図である。図５（ａ）に示すように、比較例１では、インダクタＬ１およびＬ２はインダクタ形成領域１８ａ内の導電体パターン１２ｂにより形成されている。インダクタＬ１の一端はインダクタ形成領域１８ａにおいて入力端子Ｔｉｎに接続され、インダクタＬ２の一端はインダクタ形成領域１８ａにおいて出力端子Ｔｏｕｔに接続される。キャパシタＣは、キャパシタ形成領域１８ｂ内の誘電体層１１ｅを挟むパターンＣａおよびＣｂにより形成されている。パターンＣａはビア配線１３ｂ～１３ｄを介しインダクタＬ１の他端およびインダクタＬ２の他端に電気的に接続される。パターンＣｂはビア配線１３ｆ～１３ｇを介しグランドパターンＧに電気的に接続される。これにより、インダクタＬ１およびＬ２は入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間に直列接続され、キャパシタＣはシャント接続される。

図５（ｂ）に示すように、積層体１０を形成するときに、誘電体層１１ａ～１１ｉの位置がずれることがある。例えば誘電体層１１ｇが＋Ｘ方向にずれている。これにより、破線５０のように、ビア配線１３ｆと１３ｇと位置がずれ、ビア配線１３ｆと１３ｇとが断線する。またはビア配線１３ｆと１３ｇとの接触抵抗が高くなってしまう。しかし、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間の導通を検査してもインダクタ形成領域１８ａより下の誘電体層１１ｃ～１１ｉの位置ずれについては検査できない。また、入力端子Ｔｉｎまたは出力端子Ｔｏｕｔとグランド端子Ｔｇとの間の導通検査は、キャパシタＣのため実施できない。

図６（ａ）および図６（ｂ）は、実施例１に係る積層電子部品の断面模式図である。図６（ａ）に示すように、実施例１では、インダクタＬ１の一端はビア配線１５ａおよびパターン１６ａを介し入力端子Ｔｉｎに電気的に接続され、インダクタＬ２の一端はビア配線１５ｂおよびパターン１６ｂを介し出力端子Ｔｏｕｔに電気的に接続されている。このように、インダクタＬ１およびＬ２はインダクタ形成領域１８ａにおいて入力端子Ｔｉｎおよび出力端子Ｔｏｕｔに接続されていない。インダクタＬ１およびＬ２はキャパシタ形成領域１８ｂより下のパターン１６ａおよび１６ｂを介し入力端子Ｔｉｎおよび出力端子Ｔｏｕｔに電気的に接続されている。

図６（ｂ）に示すように、誘電体層１１ｇが＋Ｘ方向にずれると、破線５０ａおよび５０ｂのように、ビア配線１５ａおよび１５ｂを形成するビア配線１３ｇが＋Ｘ方向にずれる。入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間の導通を検査すると、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間が断線または抵抗が高くなる。これにより、インダクタ形成領域１８ａおよびキャパシタ形成領域１８ｂにおける誘電体層１１ｂ～１１ｈの位置ずれを検査できる。また、ビア配線１３ｂ～１３ｈの不良を検査できる。導通検査としては、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間の導通を直流電流を用い検査してもよいし、交流電流を用いて検査してもよい。

［実施例１の変形例１］
図７（ａ）から図７（ｃ）は、実施例１の変形例１に係る積層電子部品の積層体内の各誘電体層を示す平面図である。誘電体層１１ａ～１１ｇは実施例１の図３（ａ）～図４（ａ）と同じである。図７（ａ）および図７（ｂ）は、それぞれ誘電体層１１ｈおよび１１ｉの平面図である。図７（ｃ）は、誘電体層１１ｉの下面を上から透視した平面図である。図７（ｃ）では、ビア配線１３ｉを破線で図示している。

図７（ａ）に示すように、誘電体層１１ｈ上の導電体パターン１２ｈおよびビア配線１３ｈの構成は図４（ｂ）と同じである。図７（ｂ）に示すように、誘電体層１１ｉ上に導電体パターン１２ｉは設けられていない。誘電体層１１ｉを貫通するビア配線１３ｉが設けられている。ビア配線１５ａおよび１５ｂは、各々ビア配線１３ｂ～１３ｉがつながって形成されている。

図７（ｃ）に示すように、誘電体層１１ｉの下面１０ｂに設けられた下面電極１４ｂは、パターン１７ａおよび１７ｂを含む。ビア配線１５ａはパターン１７ａを介し入力端子Ｔｉｎに電気的に接続される。ビア配線１５ｂはパターン１７ｂを介し出力端子Ｔｏｕｔに電気的に接続される。その他の構成は実施例１と同じであり説明を省略する。実施例１の変形例１では、誘電体層１１ｂ～１１ｈに加え誘電体層１１ｉの導通検査を行うことができる。

［実施例１の変形例２］
図８（ａ）から図８（ｃ）は、実施例１の変形例２に係る積層電子部品の積層体内の各誘電体層を示す平面図である。誘電体層１１ａ～１１ｇは実施例１の図３（ａ）～図４（ａ）と同じである。図８（ａ）および図８（ｂ）は、それぞれ誘電体層１１ｈおよび１１ｉの図示する平面図である。図８（ｃ）は、誘電体層１１ｉの下面を上から透視した平面図である。図８（ｃ）では、ビア配線１３ｉを破線で図示している。

図８（ａ）に示すように、誘電体層１１ｈ上の導電体パターン１２ｈおよびビア配線１３ｈの構成は図４（ｂ）と同じである。図８（ｂ）に示すように、誘電体層１１ｉ上にパターン１６ａおよび１６ｂを含む導電体パターン１２ｉが設けられている。ビア配線１５ａおよび１５ｂはパターン１６ａおよび１６ｂにそれぞれ接続されている。パターン１６ａおよび１６ｂは入力端子Ｔｉｎおよび出力端子Ｔｏｕｔにそれぞれ接続されている。

図８（ｃ）に示すように、ビア配線１５ａおよび１５ｂはパターン１７ａおよび１７ｂにそれぞれ接続されている。パターン１７ａおよび１７ｂは入力端子Ｔｉｎおよび出力端子Ｔｏｕｔにそれぞれ接続されている。その他の構成は実施例１と同じであり説明を省略する。実施例１の変形例２では、ビア配線１５ａと入力端子Ｔｉｎとの間にパターン１６ａと１７ａとが並列接続され、ビア配線１５ｂと出力端子Ｔｏｕｔとの間にパターン１６ｂと１７ｂとが並列接続される。これにより、ビア配線１５ａと入力端子Ｔｉｎとの間の寄生インダクタンスを小さくでき、ビア配線１５ｂと出力端子Ｔｏｕｔとの間の寄生インダクタンスを小さくできる。

［実施例１の変形例３］
図９（ａ）から図１０（ｄ）は、実施例１の変形例３に係る積層電子部品の積層体内の各誘電体層を示す平面図である。図９（ａ）から図１０（ｄ）は、それぞれ誘電体層１１ａから１１ｉの平面図である。図１０（ｄ）は、誘電体層１１ｉの下面を上から透視した平面図である。図１０（ｄ）では、ビア配線１３ｉを破線で図示している。

図９（ａ）に示すように、誘電体層１１ａは実施例１の図３（ａ）と同じである。図９（ｂ）に示すように、ビア配線１５ａが設けられておらず、パターンＬ１ａの一端は入力端子Ｔｉｎに接続されている。図９（ｃ）から図９（ｅ）に示すように、ビア配線１５ａが設けられていない以外は実施例１の図３（ｃ）および図３（ｅ）と同じである。図９（ｆ）に示すように、ビア配線１５ａが設けられておらず、誘電体層１１ｆの上面においてパターンＣ２ｂは入力端子Ｔｉｎに接続されている。図１０（ａ）に示すように、ビア配線１５ａが設けられておらず、誘電体層１１ｇの上面においてパターンＣ１ａは入力端子Ｔｉｎに接続されている。図１０（ｂ）および図１０（ｃ）に示すように、ビア配線１５ａが設けられていない以外は実施例１の変形例１の図７（ｂ）および図７（ｃ）と同じである。図１０（ｄ）に示すように、ビア配線１５ｂはパターン１７ｂに接続され、パターン１７ｂは出力端子Ｔｏｕｔに接続されている。その他の構成は実施例１の変形例１と同じであり説明を省略する。実施例１の変形例３のように、ビア配線１５ａおよび１５ｂのいずれか一方は設けられていなくてもよい。

［実施例１の変形例４］
図１１（ａ）から図１１（ｃ）は、実施例１の変形例４に係る積層電子部品の積層体内の各誘電体層を示す平面図である。図１１（ａ）から図１１（ｃ）は、それぞれ誘電体層１１ｄ～１１ｆの平面図である。誘電体層１１ａ～１１ｃおよび１１ｇ～１１ｉは実施例１または実施例１の変形例1と同じである。

図１１（ａ）に示すように、パターンＬ１ｃとＬ２ｃの間に電気的に接続するビア配線１３ｄ１の幅Ｗ３ａはビア配線１５ａおよび１５ｂ内のビア配線１３ｄの幅Ｗ３より大きい。図１１（ｂ）に示すように、パターンＣ２ａとＣ４ａの間に設けられるビア配線１３ｅ１の幅Ｗ３ａはビア配線１５ａおよび１５ｂ内のビア配線１３ｅの幅Ｗ３より大きい。図１１（ｃ）に示すように、ビア配線１３ｅ１に接続するビア配線１３ｆ１の幅Ｗ３ａはビア配線１５ａおよび１５ｂ内のビア配線１３ｆの幅Ｗ３より大きい。その他の構成は実施例１または実施例１の変形例１と同じであり説明を省略する。

入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間の導通を検査することで、誘電体層１１ｂ～１１ｉの位置合わせ不良を検出できる。また、位置合わせ不良以外の原因によるビア配線１５ａおよび１５ｂの導通不良を検査することができる。しかし、ビア配線１５ａおよび１５ｂ以外のビア配線１３ｄ１～１３ｆ１における位置合わせ不良以外の原因による導通不良を検査することは難しい。そこで、ビア配線１５ａおよび１５ｂ以外のビア配線１３ｄ１～１３ｆ１の幅Ｗ３ａをビア配線１５ａおよび１５ｂの幅Ｗ３より大きくする。これにより、ビア配線１３ｄ１～１３ｆ１は、断線または高抵抗化しにくくなる。よって、ビア配線１３ｄ１～１３ｆ１における位置合わせ不良以外の原因による導通不良を検査できなくても、ビア配線１３ｄ１～１３ｆ１が不良となることを抑制できる。

実施例１およびその変形例１～４によれば、積層体１０の側面１０ｃに入力端子Ｔｉｎに相当する側面電極１４ｃ（第２側面電極）と出力端子Ｔｏｕｔに相当する側面電極１４ｃ（第１側面電極）が設けられている。積層体１０内にインダクタＬ１およびＬ２が設けられている。インダクタＬ１およびＬ２と下面１０ｂ（第１表面）との間にキャパシタＣ１～Ｃ５が設けられている。ビア配線１５ｂは、誘電体層１１ｂから１１ｈ（または１１ｉ）までの間の誘電体層１１ｂ～１１ｈ（または１１ｉ）を貫通し、インダクタＬ２の一端と出力端子Ｔｏｕｔとを導通する。ここで、誘電体層１１ｂ（第１誘電体層）は、インダクタＬ１およびＬ２に接する。誘電体層１１ｈ（または１１ｉ）（第２誘電体層）は、キャパシタＣ１～Ｃ５の少なくとも一部より下面１０ｂ側に位置する。入力端子Ｔｉｎと出力端子ＴｏｕｔとはインダクタＬ２およびビア配線１５ｂを介し導通している。これにより、図６（ｂ）のように、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間の導通を検査することで、誘電体層１１ｂ～１１ｈの不良を検査できる。

インダクタＬ２はキャパシタＣ１～Ｃ５より上面１０ａ（第２表面）側において出力端子Ｔｏｕｔと電気的に接続されていない。これにより、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間の導通を検査することで、誘電体層１１ｂ～１１ｈの不良を検査できる。

実施例１およびその変形例１のように、別のビア配線１５ａは、誘電体層１１ｂ～１１ｈ（または１１ｂ～１１ｉ）を貫通し、インダクタＬ１の他端と入力端子Ｔｉｎとを導通する。これにより、実施例１の変形例２のようにビア配線１５ａが設けられていない場合に比べ、複数のビア配線１５ａおよび１５ｂにおける導通を検査できるため、誘電体層１１ｂ～１１ｈの不良を精度よく検査できる。

実施例１の変形例４の図１１（ａ）～図１１（ｃ）のように、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間に電気的に接続されるビア配線１５ａおよび１５ｂ以外に少なくとも１つの誘電体層１１ｄ～１１ｆを貫通するビア配線１３ｄ１～１３ｆ１の平面面積はビア配線１５ａおよび１５ｂの平面面積より大きい。これにより、誘電体層１１ｂ～１１ｈの位置合わせ不良以外の導通不良を検査できないビア配線１３ｄ１～１３ｆ１の不良を抑制できる。ビア配線１３ｄ１～１３ｆ１の平面面積はビア配線１５ａおよび１５ｂの平面面積の１．５倍以上が好ましく、２倍以上がより好ましい。

実施例１の図４（ｃ）のように、キャパシタＣ１～Ｃ５の少なくとも一部と下面１０ｂとの間において隣接する誘電体層１１ｈおよび１１ｉの間に設けられ、ビア配線１５ｂと出力端子Ｔｏｕｔとを電気的に接続するパターン１６ｂを備える。これにより、ビア配線１５ｂと出力端子Ｔｏｕｔとを電気的に接続できる。実施例1の変形例１のように、下面電極１４ｂを設けなくてもよい。

実施例１の変形例１の図７（ｃ）のように、下面電極１４ｂは下面１０ｂに設けられ、側面電極１４ｃに接続されている。ビア配線１５ｂは下面電極１４ｂのパターン１７ｂに接続される。これにより、ビア配線１５ｂと出力端子Ｔｏｕｔとを電気的に接続できる。

キャパシタＣ１、Ｃ３およびＣ５は、一端が入力端子Ｔｉｎと出力端子Ｔｏｕｔとの経路に接続され、他端が積層体１０の表面に設けられたグランド端子Ｔｇ（グランド電極）に接続される。キャパシタＣ１、Ｃ３およびＣ５をシャント接続することで、インダクタＬ１およびＬ２とキャパシタＣ１～Ｃ５を含むＬＰＦ２０を形成できる。

実施例１およびその変形例では、第１側面電極および第２側面電極が出力端子Ｔｏｕｔおよび入力端子Ｔｉｎの例を説明したが側面電極は出力端子Ｔｏｕｔおよび入力端子Ｔｉｎ以外の端子でもよい。第１側面電極および第２側面電極が同じ側面１０ｃに設けられている例を説明したが、第１側面電極は側面１０ｃに設けられ、第２側面電極は側面１０ｄに設けられていてもよい。ＬＰＦ２０の遮断周波数は例えば０．５ＧＨｚ～５ＧＨｚである。積層電子部品がＬＰＦ２０を含む例を説明したが、積層電子部品はローパスフィルタ以外でもよい。また、積層電子部品はローパスフィルタ以外のフィルタを含んでもよい。

［シミュレーション］
インダクタのＱ値を電磁界解析シミュレーションした。図１２は、シミュレーションした構造の斜視図である。図１３（ａ）は、ビア配線１５ｂ付近の側面図、図１３（ｂ）は、ビア配線１５ｂ付近の平面図である。図１２～図１３（ｂ）に示すように、積層体１０内にパターンＬａとＬｂとからなるインダクタＬが設けられている。積層体１０の上面１０ａから側面１０ｃを通り下面１０ｂにかけて外部電極１４が設けられている。外部電極１４は上面１０ａに設けられた上面電極１４ａと下面１０ｂに設けられた下面電極１４ｂと側面１０ｃに設けられた側面電極１４ｃを備えている。インダクタＬの一端はビア配線１５ｂを介し下面電極１４ｂに電気的に接続されている。インダクタＬの他端はビア配線１５ａに接続されている。

シミュレーション条件は以下である。
積層体１０
幅Ｗｘ１：２．５ｍｍ
幅Ｗｙ１：２．０ｍｍ
厚さＴ１：０．６ｍｍ
比誘電率：１０
インダクタＬ
内径Ｗｘ２：７００μｍ
内径Ｗｙ２：６００μｍ
幅Ｗ２：６０μｍ
厚さＴ２：１０μｍ
Ｑ値をシミュレーションした周波数：３．３ＧＨｚ
外部電極１４の幅Ｗ１：４００μｍ
ビア配線１５ｂの幅：５０μｍ
側面電極１４ｃのＸ方向の中心とビア配線１５ｂのＸ方向の中心はほぼ一致する。側面１０ｃとビア配線１５ａとの距離をＤ１、上面電極１４ａのＹ方向の幅をＤ２、上面１０ａとインダクタＬとの距離Ｄ３とした。

図１４（ａ）から図１４（ｃ）は、シミュレーションにおけるそれぞれＤ１からＤ３に対するインダクタのＱ値を示す図である。ドットはシミュレーションした値である。図１４（ａ）の直線はドットの近似直線である。図１４（ａ）では、Ｄ２を０ｍｍ（すなわち上面電極１４ａを設けない）、Ｄ３を０．０３５ｍｍに固定し、Ｄ１を変化させ、インダクタＬのＱ値をシミュレーションした。サンプルＡは側面１０ｃに側面電極１４ｃを設けたサンプルであり、サンプルＢは側面１０ｃに側面電極１４ｃを設けず、下面１０ｂのみに下面電極１４ｂを設けたサンプルである。サンプルＢでは、Ｄ１が短くなるとＱ値が向上する。これは、Ｄ１を短くすると、ビア配線１５ｂとインダクタＬの周巻部との距離が長くなるためである。サンプルＡでは、Ｄ１が０．０５ｍｍ以上では、Ｄ１が短くなるとＱ値が向上する。これは、サンプルＢと同様である。Ｄ１が０．０５ｍｍ以下では、Ｄ１が短くなるとＱ値が低下する。これは、ビア配線１５ｂが側面電極１４ｃに近づくためと考えられる。このように、ビア配線１５ｂと側面電極１４ｃとの距離Ｄ１は５０μｍ以上が好ましい。製造誤差を考慮すると、Ｄ１は７５μｍ以上がより好ましく、１００μｍ以上がさらに好ましい。

図１４（ｂ）では、Ｄ１を０．１ｍｍ、Ｄ３を０．０３５ｍｍに固定し、Ｄ２を変化させ、インダクタＬのＱ値をシミュレーションした。Ｄ２が０．１ｍｍ以下ではＱ値はほぼ一定である。Ｄ２が０．１ｍｍ以上ではＱ値が低下し、Ｑ値のばらつきが大きくなる。Ｄ２が０．１ｍｍ以上では、平面視において上面電極１４ａとインダクタＬおよびビア配線１５ｂとが重なる。これにより、Ｑ値が低下したと考えられ。平面視において上面電極１４ａとインダクタＬおよびビア配線１５ｂとは重ならないことが好ましい。

図１４（ｃ）では、Ｄ１を０．１ｍｍ、Ｄ２を０．２ｍｍに固定し、Ｄ３を変化させ、インダクタＬのＱ値をシミュレーションした。Ｄ３が０．０５ｍｍ以上ではＱ値はほぼ一定である。Ｄ３が０．０５ｍｍ以下ではＤ３が短くなるとＱ値が低下する。これは、インダクタＬが上面電極１４ａに近づくためである。

以上のように、平面視において上面電極１４ａはインダクタＬおよびビア配線１５ｂと重ならないことが好ましい。上面電極１４ａがインダクタＬおよびビア配線１５ｂと重なる場合には、インダクタＬと上面電極１４ａとの距離Ｄ３を５０μｍ以上とすることが好ましい。製造誤差を考慮すると、Ｄ３は７５μｍ以上がより好ましく、１００μｍ以上がさらに好ましい。

［実施例１の変形例５］
図１５（ａ）から図１６（ｄ）は、実施例１の変形例５に係る積層電子部品の積層体内の各誘電体層を示す平面図である。図１５（ａ）から図１６（ｃ）は、それぞれ誘電体層１１ａから１１ｉの平面図である。図１６（ｄ）は、誘電体層１１ｉの下面を上から透視した平面図である。図１６（ｄ）では、ビア配線１３ｉを破線で図示している。

図１５（ａ）に示すように、誘電体層１１ａは実施例１の図３（ａ）と同じである。図１５（ｂ）に示すように、ビア配線１５ａは、Ｘ方向における入力端子Ｔｉｎとグランド端子Ｔｇとの間に設けられ、ビア配線１５ｂは、Ｘ方向における出力端子Ｔｏｕｔとグランド端子Ｔｇとの間に設けられている。その他は図３（ｂ）と同じである。図１５（ｃ）～図１６（ｂ）では、ビア配線１５ａおよび１５ｂの位置に応じ導電体パターン１２ｃ～１２ｈの形状が図３（ｃ）～図４（ｂ）と異なっている。図１６（ｃ）に示すように、ビア配線１５ａおよび１５ｂの位置が図７（ｂ）と異なっている。図１６（ｄ）に示すように、パターン１７ａは入力端子Ｔｉｎより＋Ｘ側に延伸しビア配線１５ａに接続されている。パターン１７ｂは出力端子Ｔｏｕｔより－Ｘ側に延伸しビア配線１５ｂに接続されている。その他の構成は実施例１の変形例１と同じであり説明を省略する。

シミュレーションのように、ビア配線１５ａおよび１５ｂと入力端子Ｔｉｎおよび出力端子Ｔｏｕｔとの距離Ｄ３は長い方がインダクタのＱ値が向上する。しかし、Ｄ３が長くなると積層電子部品が大型化する。そこで、実施例１の変形例５では、Ｙ方向（側面電極の厚さ方向）からみてビア配線１５ａおよび１５ｂが入力端子Ｔｉｎおよび出力端子Ｔｏｕｔと重ならないようにする。これにより、図１６（ｃ）に示すように、ビア配線１５ａおよび１５ｂと側面１０ｃとの距離Ｄ３を短くしても、ビア配線１５ａおよび１５ｂと入力端子Ｔｉｎおよび出力端子Ｔｏｕｔとのそれぞれの距離Ｄ４を例えば５０μｍ以上に長くできる。よって、積層電子部品を小型化できかつインダクタＬ１およびＬ２のＱ値を向上できる。ビア配線１５ａおよび１５ｂがグランド端子Ｔｇに近づくと、渦電流損によりＱ値が低下する。ビア配線１５ａおよび１５ｂがグランド端子Ｔｇに近づくことによるＱ値の低下は、ビア配線１５ａおよび１５ｂが入力端子Ｔｉｎおよび出力端子Ｔｏｕｔに近づくことによるＱ値の低下より大きい。よって、距離Ｄ４は、ビア配線１５ａおよび１５ｂとグランド端子Ｔｇとの距離Ｄ５より短くすることが好ましい。距離Ｄ４は距離Ｄ５の１／２以下が好ましい。

［実施例１の変形例６］
図１７（ａ）から図１７（ｃ）は、実施例１の変形例６に係る積層電子部品の積層体内の各誘電体層を示す平面図である。誘電体層１１ａ～１１ｇは実施例１の変形例５の図１５（ａ）～図１６（ａ）と同じである。図１７（ａ）および図１７（ｂ）は、それぞれ誘電体層１１ｈおよび１１ｉの平面図である。図１７（ｃ）は、誘電体層１１ｉの下面を上から透視した平面図である。図１７（ｂ）では、ビア配線１３ｈを破線で図示している。

図１７（ａ）に示すように、誘電体層１１ｈ上の導電体パターン１２ｈおよびビア配線１３ｈの構成は図１６（ｂ）と同じである。図１７（ｂ）に示すように、誘電体層１１ｉ上にパターン１６ａおよび１６ｂを含む導電体パターン１２ｉが設けられている。パターン１６ａは入力端子Ｔｉｎより＋Ｘ側に延伸しビア配線１５ａに接続されている。パターン１６ｂは出力端子Ｔｏｕｔより－Ｘ側に延伸しビア配線１５ｂに接続されている。図１７（ｃ）に示すように、誘電体層１１ｉを貫通するビア配線１３ｉは設けられていない。その他の構成は実施例１の変形例５と同じであり、説明を省略する。実施例１の変形例６のように、ビア配線１５ａおよび１５ｂは誘電体層１１ｉに設けられていなくてもよい。

［実施例１の変形例７］
図１８（ａ）から図１８（ｃ）は、実施例１の変形例７に係る積層電子部品の積層体内の各誘電体層を示す平面図である。誘電体層１１ａ～１１ｇは実施例１の変形例５の図１５（ａ）～図１６（ａ）と同じである。図１８（ａ）および図１８（ｂ）は、それぞれ誘電体層１１ｈおよび１１ｉの平面図である。図１８（ｃ）は、誘電体層１１ｉの下面を上から透視した平面図である。図１８（ｂ）および図１８（ｃ）では、それぞれビア配線１３ｈおよびビア配線１３ｉを破線で図示している。

図１８（ａ）に示すように、誘電体層１１ｈ上の導電体パターン１２ｈおよびビア配線１３ｈの構成は図１６（ｂ）と同じである。図１８（ｂ）に示すように、Ｙ方向から見てビア配線１３ｈは入力端子Ｔｉｎおよび出力端子Ｔｏｕｔに重ならないように設けられ、ビア配線１３ｉは入力端子Ｔｉｎおよび出力端子Ｔｏｕｔに重なるように設けられている。パターン１６ａおよび１６ｂは入力端子Ｔｉｎおよび出力端子Ｔｏｕｔには接続されておらず、ビア配線１３ｈと１３ｉとを電気的に接続する。図１８（ｃ）に示すように、下面電極１４ｂおよびビア配線１３ｉの構成は実施例１の変形例１の図７（ｃ）と同じである。その他の構成は実施例１の変形例６と同じであり説明を省略する。実施例１の変形例７のように、ビア配線１５ａ（および１５ｂ）のうちビア配線１３ｈと１３ｉの平面位置が異なり、パターン１６ａ（および１６ｂ）がビア配線１３ｈと１３ｉとを電気的に接続してもよい。実施例１の変形例７のように、Ｙ方向からみてビア配線１５ａおよび１５ｂの少なくとも一部が入力端子Ｔｉｎおよび出力端子Ｔｏｕｔと重ならなければよい。これにより、積層電子部品を小型化できかつインダクタＬ１およびＬ２のＱ値を向上できる。

実施例２は、実施例１およびその変形例が用いられるマルチプレクサおよび通信用モジュールの例である。図１９は、実施例２に係る通信用モジュールが用いられるフロントエンド回路の回路図である。図１９に示すように、フロントエンド回路は、トリプレクサ３０、スイッチ３４、デュプレクサ３７、パワーアンプ（ＰＡ）３８およびローノイズアンプ（ＬＮＡ）３９を備えている。トリプレクサ３０は、ハイパスフィルタ（ＨＰＦ）３１、バンドパスフィルタ（ＢＰＦ）３２、ローパスフィルタ（ＬＰＦ）３３を備えている。

共通端子Ｔａにアンテナ４０が接続される。共通端子Ｔａには、ＨＰＦ３１、ＢＰＦ３２およびＬＰＦ３３の一端が共通に接続されている。ＨＰＦ３１、ＢＰＦ３２およびＬＰＦ３３の他端には各々スイッチ３４が接続されている。ＨＰＦ３１はハイバンドの高周波信号を通過させ他の周波数の信号を抑圧する。ＢＰＦ３２はハイバンドより周波数の低いミドルバンドの高周波信号を通過させ他の周波数の信号を抑圧する。ＬＰＦ３３はミドルバンドより周波数の低いローバンドの高周波信号を通過させ他の周波数の信号を抑圧する。

スイッチ３４には複数のデュプレクサ３７の共通ノードＮａが接続されている。スイッチ３４は、複数のデュプレクサ３７から１つを選択し、ＨＰＦ３１、ＢＰＦ３２およびＬＰＦ３３の他端に接続する。デュプレクサ３７はＢＰＦである送信フィルタ３５とＢＰＦである受信フィルタ３６を有している。送信フィルタ３５および受信フィルタ３６はそれぞれＰＡ３８およびＬＮＡ３９に接続されている。

送信端子Ｔｘに入力された送信信号はＰＡ３８により増幅される。送信フィルタ３５は増幅された信号のうち送信帯域の高周波信号を共通ノードＮａに出力し他の周波数の信号を抑圧する。濾過された送信信号がスイッチ３４と、ＨＰＦ３１、ＢＰＦ３２またはＬＰＦ３３と、を通過しアンテナ４０から出力される。

アンテナ４０に入力された受信信号は、ＨＰＦ３１、ＢＰＦ３２またはＬＰＦ３３と、スイッチ３４と、を通過する。受信フィルタ３６は、共通ノードＮａに入力した高周波信号のうち受信帯域の信号を通過させ他の周波数の信号を抑圧する。濾過された受信信号は、ＬＮＡ３９により増幅され受信端子Ｒｘに出力される。

トリプレクサ３０のＬＰＦ３３に実施例１およびその変形例のフィルタを用いることができる。積層電子部品は、ＬＰＦ３３に加え、ＢＰＦ３２およびＨＰＦ３１のうち少なくとも一方を含んでもよい。マルチプレクサとしてトリプレクサ３０を例に説明したが、マルチプレクサは、ダイプレクサ、デュプレクサまたはクワッドプレクサでもよい。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ 積層体
１０ａ 上面
１０ｂ 下面
１０ｃ、１０ｄ 側面
１１ａ－１１ｉ 誘電体層
１２ａ－１２ｉ 導電体パターン
１３ａ－１３ｉ、１５ａ、１５ｂ ビア配線
１４ 外部電極
１４ａ 上面電極
１４ｂ 下面電極
１４ｃ 側面電極
１６ａ、１６ｂ、１７ａ、１７ｂ パターン
２０ ＬＰＦ

図４（ｃ）に示すように、誘電体層１１ｉの上面にはパターン１６ａおよび１６ｂを含む導電体パターン１２ｉが設けられている。誘電体層１１ｉの上面においてパターン１６ａは入力端子Ｔｉｎを形成する側面電極１４ｃに接続されている。これにより、パターン１６ａはビア配線１５ａと入力端子Ｔｉｎとを電気的に接続する。誘電体層１１ｉの上面においてパターン１６ｂは出力端子Ｔｏｕｔを形成する側面電極１４ｃに接続されている。これにより、パターン１６ｂはビア配線１５ｂと出力端子Ｔｏｕｔとを電気的に接続する。図４（ｄ）に示すように、誘電体層１１ｉの下面１０ｂには下面電極１４ｂが設けられている。以上のように、誘電体層１１ｂの上面に設けられたパターンＬ１ａの一端は、ビア配線１５ａおよびパターン１６ａを介し入力端子Ｔｉｎに電気的に接続される。誘電体層１１ｂの上面に設けられたパターンＬ２ａの一端は、ビア配線１５ｂおよびパターン１６ｂを介し出力端子Ｔｏｕｔに電気的に接続される。

シミュレーション条件は以下である。
積層体１０
幅Ｗｘ１：２．５ｍｍ
幅Ｗｙ１：２．０ｍｍ
厚さＴ１：０．６ｍｍ
比誘電率：１０
インダクタＬ
内径Ｗｘ２：７００μｍ
内径Ｗｙ２：６００μｍ
幅Ｗ２：６０μｍ
厚さＴ２：１０μｍ
Ｑ値をシミュレーションした周波数：３．３ＧＨｚ
外部電極１４の幅Ｗ１：４００μｍ
ビア配線１５ｂの幅：５０μｍ
側面電極１４ｃのＸ方向の中心とビア配線１５ｂのＸ方向の中心はほぼ一致する。側面１０ｃとビア配線１５ｂとの距離をＤ１、上面電極１４ａのＹ方向の幅をＤ２、上面１０ａとインダクタＬとの距離Ｄ３とした。

Claims (11)

1. 複数の誘電体層が積層方向に積層され、前記積層方向における両側に設けられた第１表面および第２表面を有する積層体と、
   前記積層体の側面に設けられた第１側面電極と、
   前記積層体内に設けられたインダクタと、
   前記インダクタと前記第１表面との間に設けられたキャパシタと、
   前記インダクタに接する第１誘電体層から前記キャパシタの少なくとも一部より前記第１表面側に位置する第２誘電体層までの誘電体層を貫通し、前記インダクタの一端と前記第１側面電極とを導通するビア配線と、
   前記インダクタおよび前記ビア配線を介し前記第１側面電極と導通し、前記積層体の側面に設けられた第２側面電極と、
   を備える積層電子部品。
2. 前記インダクタは前記キャパシタより前記第２表面側において前記第１側面電極と電気的に接続されていない請求項１に記載の積層電子部品。
3. 前記第１誘電体層から前記第２誘電体層までの誘電体層を貫通し、前記インダクタの他端と前記第２側面電極とを導通する別のビア配線を備える請求項１または２に記載の積層電子部品。
4. 前記キャパシタの少なくとも一部と前記第１表面との間において隣接する誘電体層の間に設けられ、前記ビア配線と前記第１側面電極とを電気的に接続する導電体パターンを備える請求項１から３のいずれか一項に記載の積層電子部品。
5. 前記第１表面に設けられ、前記第１側面電極に接続された下面電極を備え、
   前記ビア配線は前記下面電極に接続される請求項１から３のいずれか一項に記載の積層電子部品。
6. 前記第１側面電極と前記第２側面電極との間に電気的に接続されるビア配線以外に前記複数の誘電体層の少なくとも１つの誘電体層を貫通するビア配線の平面面積は前記第１側面電極と前記第２側面電極との間に電気的に接続されるビア配線の平面面積より大きい請求項１から５のいずれか一項に記載の積層電子部品。
7. 前記キャパシタは、一端が前記第１側面電極と前記第２側面電極との間の経路に接続され、他端が前記積層体の表面に設けられたグランド電極に接続される請求項１から６のいずれか一項に記載の積層電子部品。
8. 前記ビア配線の少なくとも一部は、前記第１側面電極の厚さ方向において前記第１側面電極と重ならない請求項１から７のいずれか一項に記載の積層電子部品。
9. 前記ビア配線と前記第１側面電極との距離は５０μｍ以上である請求項１から８のいずれか一項に記載の積層電子部品。
10. 前記インダクタおよび前記キャパシタを含むローパスフィルタを備える請求項１から９のいずれか一項に記載の積層電子部品。
11. 前記ローパスフィルタを含むマルチプレクサを備える請求項１０に記載の積層電子部品。
    

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