KR20090094980A - 대역통과 필터 - Google Patents

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KR20090094980A
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Abstract

본 발명은, 복수개의 유전체 시트가 적층되어 형성되는 적층 바디의 내부에 복수개의 소자들이 형성되는 대역통과 필터에 있어서, 상기 복수개의 소자들은, 제1 캐패시터용 전극과, 상기 제1 캐패시터용 전극과 소정면적이 중첩되어 용량결합을 이루는 제2 캐패시터용 전극과, 상기 제2 캐패시터용 전극과 연결되는 제3 캐패시터용 전극과, 상기 제1 캐패시터용 전극에 연결되는 일단과 접지부에 연결되는 타단을 갖는 제1 인덕터 패턴, 상기 제3 캐패시터용 전극에 연결되는 일단과 상기 접지부에 연결되는 타단을 갖는 제2 인덕터 패턴, 상기 제1 인덕터 패턴의 일영역에 형성되는 입력단, 및 상기 제2 인덕터 패턴의 일영역에 형성되는 출력단을 포함하는 것을 특징으로 하는 대역통과 필터를 제공할 수 있다.
대역통과 필터(band pass filter), 결합(coupling), 테스트(test)

Description

대역통과 필터{BAND PASS FILTER}
본 발명은 대역통과 필터에 관한 것으로서, 보다 상세하게는, 모듈화된 대역통과 필터의 내부구조를 변경함으로써 소형화가 가능하고 RFIC, MMIC, SMD 소자들을 실장하여 모듈을 제작하기 전에 불량 여부를 측정할 수 있는 PCB 기판 또는 LTCC 기판 내장형 대역통과 필터에 관한 것이다.
무선 이동 통신이 보편화됨에 따라 점점 더 높은 대역의 주파수를 사용할 수 밖에 없게 되었다. 그에 따라 고주파 대역에서 사용할 수 있는 대역 통과 필터의 수요도 증가하고 있으며, 다앙한 무선 이동통신 단말기와 블루투스(bluetooth) 혹은 무선랜(Wireless LAN)과 같이 수 GHz 범위에서 사용할 수 있는 대역 통과 필터를 분포소자의 형태로 구현하고자 하는 연구가 활발히 이루어지고 있다.
이동통신 기기의 소형화에 따라 이동통신 기기에 실장되는 부품의 소형화가 필수적으로 요구되고 있으며 부품의 소형화를 위한 다양한 연구가 계속되고 있다.
또한, 부품이 모두 기판에 실장된 상태에서 내장 부품에 불량이 생기는 경우 상기 부품이 실장된 기판을 전부 폐기해야 되므로 불필요한 비용이 소모될 수 있 다. 따라서, 제조공정상 소요되는 불필요한 비용을 줄일 수 있도록 내장 소자의 불량 여부를 테스트할 수 있는 구조를 갖도록 하는 것이 필요하다.
상기한 문제점을 해결하기 위해서, 본 발명은 보다 소형화된 대역통과 필터를 얻을 수 있는 구조 및 PCB 기판 또는 LTCC 기판 내부에 내장된 대역통과 필터 자체로 패턴의 불량 여부를 확인할 수 있는 구조를 갖는 대역통과 필터를 제공하는 것을 목적으로 한다.
본 발명은, 복수개의 유전체 시트가 적층되어 형성되는 적층 바디의 내부에 복수개의 소자들이 형성되는 대역통과 필터에 있어서, 상기 복수개의 소자들은, 제1 캐패시터용 전극과, 상기 제1 캐패시터용 전극과 소정면적이 중첩되어 용량결합을 이루는 제2 캐패시터용 전극과, 상기 제2 캐패시터용 전극과 연결되는 제3 캐패시터용 전극과, 상기 제1 캐패시터용 전극에 연결되는 일단과 접지부에 연결되는 타단을 갖는 제1 인덕터 패턴, 상기 제3 캐패시터용 전극에 연결되는 일단과 상기 접지부에 연결되는 타단을 갖는 제2 인덕터 패턴, 상기 제1 인덕터 패턴의 일영역에 형성되는 입력단, 및 상기 제2 인덕터 패턴의 일영역에 형성되는 출력단을 포함하는 것을 특징으로 하는 대역통과 필터를 제공할 수 있다.
상기 대역통과 필터는, 상기 제2 캐패시터용 전극과 제3 캐패시터용 전극은 서로 다른 유전체 시트층에 형성되며, 상기 제2 캐패시터용 전극과 제3 캐패시터용 전극을 연결하는 도전성 비아를 더 포함할 수 있다.
상기 제1 및 제3 캐패시터용 전극은 동일한 유전체 시트층에 형성될 수 있다.
상기 대역통과 필터는, 상기 적층 바디의 표면에 형성되며, 상기 제2 캐패시터용 전극과 연결되는 테스트용 전극을 더 포함할 수 있다.
상기 대역통과 필터는, 상기 테스트용 전극에 일단이 연결되고 타단은 오픈된 스터브를 더 포함할 수 있다.
상기 스터브는, 원하는 저지 주파수 대역에 대해 λ/4의 전기적 길이를 가질 수 있다.
본 발명에 따르면, 소형화가 용이하고 부품을 실장하여 모듈등의 완제품을 제작하기 전에 자체적으로 불량 여부를 테스트할 수 있는 내장형 대역통과 필터를 얻을 수 있다.
이하, 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 1a 내지 도 1c는, 각각 본 발명의 일실시 형태에 따른 대역통과 필터의 평면도, 단면도, 및 등가회로도이다.
도 1a 및 도 1b를 참조하면, 본 실시형태에 다른 대역통과 필터(100)는, 제1 캐패시터용 전극(120), 제2 캐패시터용 전극(130), 제3 캐패시터용 전극(140), 제1 인덕터 패턴(150), 제2 인덕터 패턴(160), 및 적층 바디(110)를 포함할 수 있다.
상기 적층 바디(110)는, 복수개의 유전체 시트가 적층되어 형성될 수 있다. 상기 적층 바디의 적층된 유전체 시트 사이의 유전체 시트층에 캐패시터용 전극 및 인덕터 패턴이 형성될 수 있다. 상기 유전체 시트는 소정의 유전율을 갖는 세라믹 시트 또는 인쇄회로기판과 같은 오가닉(organic) 시트일 수 있다.
상기 적층 바디(110)는 LTCC(Low Temperature Co-fired Ceramic)공정 또는 인쇄회로기판 제조 공정에 의해 제조될 수 있다. 본 실시형태에서 상기 캐패시터용 전극 및 인덕터 패턴들은 유전체 시트상에 분포정수 소자로 구현될 수 있으며, 상기 적층 바디의 일표면에는 접지부(190)가 형성될 수 있다. 따라서, 상기 각각의 유전체 시트 상에 분포정수 소자를 구현한 후 상기 유전체 시트들을 적층하고 소성하여 본 실시형태의 대역통과 필터를 구현할 수 있다.
상기 제1 캐패시터용 전극(120)은 소정의 면적을 갖도록 상기 적층된 유전체 시트의 일 유전체 시트층에 형성될 수 있다.
상기 제2 캐패시터용 전극(130)은, 상기 제1 캐패시터용 전극(120)과 소정의 면적이 중첩되어 용량 결합을 이룰 수 있다. 이를 위해서 상기 제2 캐패시터용 전극(130)은 상기 제1 캐패시터용 전극(120)과 서로 다른 유전체 시트층에 형성될 수 있다.
상기 제3 캐패시터용 전극(140)은 상기 제2 캐패시터용 전극(130)과 연결될 수 있다. 본 실시형태에서는, 상기 제2 캐패시터용 전극(130)과 제3 캐패시터용 전극(140)은 서로 다른 유전체 시트층에 형성되며 도전성 비아(131)에 의해 연결될 수 있다. 상기 제3 캐패시터용 전극(140)은 상기 제1 캐패시터용 전극(120)과 동일 유전체 시트층에 형성될 수 있다.
본 실시형태와 같이 상기 제2 캐패시터용 전극(130)과 제3 캐패시터용 전극(140)을 서로 다른 유전체 시트층에 형성하고 도전성 비아(131)로 연결하는 구조를 사용하는 경우, 대역통과 필터에서 캐패시터용 전극을 형성하기 위한 면적을 줄일 수 있어 대역통과 필터의 크기를 소형화시킬 수 있다.
상기 제1 인덕터 패턴(150)은 일단이 상기 제1 캐패시터용 전극(120)에 연결되고 타단(153)은 접지부(190)에 연결될 수 있다.
상기 제1 인덕터 패턴(150)의 일영역에는 입력단(152)이 형성될 수 있다. 상기 입력단(152)은 상기 적층바디의 외부에 노출되어 입력신호라인과 연결될 수 있다.
상기 제1 인덕터 패턴의 타단(153)은 도전성 비아(151)에 의해 적층 바 디(110)의 외부에 형성된 접지부(190)에 연결될 수 있다.
상기 제2 인덕터 패턴(160)은 일단이 상기 제3 캐패시터용 전극(140)에 연결되고 타단(163)은 접지부(190)에 연결될 수 있다.
상기 제2 인덕터 패턴(160)의 일영역에는 출력단(162)이 형성될 수 있다. 상기 출력단(162)은 상기 적층바디의 외부에 노출되어 출력신호라인과 연결될 수 있다.
상기 제2 인덕터 패턴의 타단(163)은 도전성 비아(161)에 의해 적층 바디(110)의 외부에 형성된 접지부(190)에 연결될 수 있다.
도 1c는 상기 도 1a 및 도 1b에 나타낸 대역통과 필터의 등가 회로도이다.
도 1c에서, 포트 1(port 1) 및 포트 2(port 2)는 각각 도1a에서 입력단(152) 및 출력단(162)에 대응한다. 도 1c에서 L1은 도 1a에서 제 1인덕터 패턴(150), 비아용 전극(153), 및 비아(151)에 의한 인덕턴스를 포함하고, C1은 제1 캐패시터용 전극(120)과 접지부(190) 사이의 용량결합에 의한 캐패시턴스를 포함할 수 있다.
마찬가지로, L2는 도 1a에서 제 2인덕터 패턴(160), 비아용 전극(163), 및 비아(161)에 의한 인덕턴스를 포함하고, C2는, 제2 및 제3 캐패시터용 전극(130, 140)과 접지부(190) 사이의 용량결합에 의한 캐패시턴스를 포함할 수 있다.
L3는 서로 대향하게 형성된 인덕터 패턴들(150, 160) 사이 및 제1 캐패시터용 전극(120)과 제3 캐패시터용 전극(140) 사이에서 발생되는 상호 결합(Mutual Coupling) 인덕턴스를 포함하며, C3는 제1 캐패시터용 전극(120) 및 제2 캐패시터용 전극(130) 사이에 발생되는 용량결합 캐패시턴스와, 서로 대향하게 형성된 인덕터 패턴들 및 캐패시터용 전극 사이에 발생되는 용량결합에 의한 캐패시턴스를 포함할 수 있다.
상기 L1, L2,및 L3의 인덕턴스값들은 상기 인덕터 패턴(150, 160)의 일영역에 형성되는 입력단(152) 및 출력단(162)의 위치에 따라 달라질 수 있다.
도 2a 및 도 2b는, 본 발명의 다른 실시형태에 따른 대역통과 필터의 평면도 및 단면도이다.
도 2a 및 도 2b를 참조하면, 본 실시형태에 다른 대역통과 필터(200)는, 제1 캐패시터용 전극(220), 제2 캐패시터용 전극(230), 제3 캐패시터용 전극(240), 제1 인덕터 패턴(250), 제2 인덕터 패턴(260), 적층 바디(210), 및 테스트용 전극(270)을 포함할 수 있다.
상기 적층 바디(210)는, 복수개의 유전체 시트가 적층되어 형성될 수 있다. 상기 적층 바디의 적층된 유전체 시트 사이의 유전체 시트층에 캐패시터용 전극 및 인덕터 패턴이 형성될 수 있다. 상기 유전체 시트는 소정의 유전율을 갖는 세라믹 시트 또는 인쇄회로기판과 같은 오가닉(organic) 시트일 수 있다.
상기 적층 바디(210)는 LTCC(Low Temperature Co-fired Ceramic)공정 또는 인쇄회로기판 제조 공정에 의해 제조될 수 있다.
본 실시형태에서 상기 캐패시터용 전극 및 인덕터 패턴들은 유전체 시트상에 분포정수 소자로 구현될 수 있으며, 상기 적층 바디의 일표면에는 접지부(290)가 형성될 수 있다. 따라서, 상기 각각의 유전체 시트 상에 분포정수 소자를 구현한 후 상기 유전체 시트들을 적층하고 소성하여 본 실시형태의 대역통과 필터를 구현할 수 있다.
상기 제1 캐패시터용 전극(220)은 소정의 면적을 갖도록 상기 적층된 유전체 시트의 일 유전체 시트층에 형성될 수 있다.
상기 제2 캐패시터용 전극(230)은, 상기 제1 캐패시터용 전극(220)과 소정의 면적이 중첩되어 용량 결합을 이룰 수 있다. 이를 위해서 상기 제2 캐패시터용 전극(230)은 상기 제1 캐패시터용 전극(220)과 서로 다른 유전체 시트층에 형성될 수 있다.
상기 제3 캐패시터용 전극(240)은 상기 제2 캐패시터용 전극(230)과 연결될 수 있다. 본 실시형태에서는, 상기 제2 캐패시터용 전극(230)과 제3 캐패시터용 전극(240)은 서로 다른 유전체 시트층에 형성되며 도전성 비아(231)에 의해 연결될 수 있다. 상기 제3 캐패시터용 전극(240)은 상기 제1 캐패시터용 전극(220)과 동일 유전체 시트층에 형성될 수 있다.
본 실시형태와 같이 상기 제2 캐패시터용 전극(230)과 제3 캐패시터용 전극(240)을 서로 다른 유전체 시트층에 형성하고 도전성 비아(231)로 연결하는 구조를 사용하는 경우, 대역통과 필터에서 캐패시터용 전극을 형성하기 위한 면적을 줄일 수 있어 대역통과 필터의 크기를 소형화시킬 수 있다.
상기 제1 인덕터 패턴(250)은 일단이 상기 제1 캐패시터용 전극(220)에 연결되고 타단(253)은 접지부(290)에 연결될 수 있다.
상기 제1 인덕터 패턴(250)의 일영역에는 입력단(252)이 형성될 수 있다. 상기 입력단(252)은 상기 적층 바디의 외부에 노출되어 입력신호라인에 연결될 수 있다.
상기 제1 인덕터 패턴의 타단(253)은 도전성 비아(251)에 의해 적층 바디(210)의 외부에 형성된 접지부(290)에 연결될 수 있다.
상기 제2 인덕터 패턴(260)은 일단이 상기 제3 캐패시터용 전극(240)에 연결되고 타단(263)은 접지부(290)에 연결될 수 있다.
상기 제2 인덕터 패턴(260)의 일영역에는 출력단(262)이 형성될 수 있다. 상기 출력단(262)은 상기 적층 바디의 외부에 노출되어 출력신호라인에 연결될 수 있다.
상기 제2 인덕터 패턴의 타단(263)은 도전성 비아(261)에 의해 적층 바 디(210)의 외부에 형성된 접지부(290)에 연결될 수 있다.
상기 테스트용 전극(270)은, 상기 적층 바디(210)의 표면에 형성되며 도전성 비아(271)에 의해 상기 제2 캐패시터용 전극(230)에 연결될 수 있다.
상기 테스트용 전극(270)을 사용하여 상기 모듈화된 대역통과 필터(200)의 불량 여부를 판단할 수 있다.
상기 테스트용 전극이 없는 대역통과 필터의 경우, 그 불량 여부를 판단하기 위해서는 실제 기판상에 상기 대역통과 필터 및 다른 소자들을 실장한 후 전체적인 특성을 측정하는 방법이 사용될 수 있다. 이러한 경우, 상기 대역통과 필터가 불량인 경우에는 다른 소자들이 실장된 기판 자체를 폐기하여야 하므로 막대한 경제적인 손실을 초래할 수 있다.
본 실시형태와 같이 테스트용 전극(270)이 형성된 대역통과 필터는, 대역통과 필터 자체로 불량 여부를 측정할 수 있으므로 세트 단계에서 발생 될 수 있는 불필요한 비용의 손실을 막을 수 있다.
즉, 상기 입력단(252)과 상기 테스트용 전극(270) 사이의 개방(open)/단락(short) 측정, 및 상기 출력단(262)과 상기 테스트용 전극(270) 사이의 개방/단락 측정을 통해 상기 대역통과 필터의 불량 여부를 판단할 수 있다.
실질적으로는, 상기 출력단(262)과 테스트용 패드(270) 사이의 개방/단락 특성을 측정하면 상기 제2 캐패시터 패턴 및 제3 캐패시터 패턴을 연결하는 도전성 비아(231)의 개방/단락 특성이 측정될 수 있다.
상기 입력단(252)은 제1 인덕터 패턴(250)에 연결되고 상기 제1 인덕터 패턴의 일단(253)이 비아홀(251)을 통해 상기 적층 바디 외부의 접지부(290)로 연결되어 있고 상기 접지부(290)는 상기 제2 인덕터 패턴의 일단(263)과 비아홀(261)을 통해 연결되어 있으므로, 상기 입력단(252)과 상기 테스트용 전극(270) 사이의 개방/단락 특성을 측정하면 상기 제1 인덕터 패턴에 연결되는 도전성 비아(251), 상기 제2 인덕터 패턴에 연결되는 도전성 비아(261), 및 상기 제2 캐패시터 전극과 제3 캐패시터 전극 사이의 비아(231)의 개방/단락 특성이 측정될 수 있다.직류(DC)를 사용하는 경우 상기 입력단(252)과 테스트용 패드(270) 사이 및 상기 출력단(262)과 테스트용 패드(270) 사이는 모두 단락(short) 상태이어야 상기 대역통과 필터가 정상적으로 작동할 수 있다.
이처럼 직류 전류의 개방/단락 특성의 측정에 의해 상기 대역통과 필터의 불량 여부를 판단하는 것은 멀티미터등으로 사용하여 행해질 수 있다.
본 실시형태의 대역통과 필터는 상기와 같이 간단한 개방/단락 측정으로 대역통과 필터의 불량 여부를 검출할 수 있어, 제조공정상 발생될 수 있는 불필요한 비용의 낭비를 줄일 수 있다.
도 3a 및 도 3b는, 본 발명의 또 다른 실시형태에 따른 대역통과 필터의 평면도 및 단면도이다.
도 3a 및 도 3b를 참조하면, 본 실시형태에 다른 대역통과 필터(300)는, 제1 캐패시터용 전극(320), 제2 캐패시터용 전극(330), 제3 캐패시터용 전극(340), 제1 인덕터 패턴(350), 제2 인덕터 패턴(360), 적층 바디(310), 테스트용 전극(370), 및 오픈 스터브(380)를 포함할 수 있다.
상기 적층 바디(310)는, 복수개의 유전체 시트가 적층되어 형성될 수 있다. 상기 적층 바디의 적층된 유전체 시트 사이의 유전체 시트층에 캐패시터용 전극 및 인덕터 패턴이 형성될 수 있다. 상기 유전체 시트는 소정의 유전율을 갖는 세라믹 시트 또는 인쇄회로기판과 같은 오가닉(organic) 시트일 수 있다.
상기 적층 바디(310)는 LTCC(Low Temperature Co-fired Ceramic)공정 또는 인쇄회로기판 제조 공정에 의해 제조될 수 있다. 본 실시형태에서 상기 캐패시터용 전극 및 인덕터 패턴들은 유전체 시트상에 분포정수 소자로 구현될 수 있으며, 상기 적층 바디의 일표면에는 접지부(390)가 형성될 수 있다. 따라서, 상기 각각의 유전체 시트 상에 분포정수 소자를 구현한 후 상기 유전체 시트들을 적층하고 소성하여 본 실시형태의 대역통과 필터를 구현할 수 있다.
상기 제1 캐패시터용 전극(320)은 소정의 면적을 갖도록 상기 적층된 유전체 시트의 일 유전체 시트층에 형성될 수 있다.
상기 제2 캐패시터용 전극(330)은, 상기 제1 캐패시터용 전극(320)과 소정의 면적이 중첩되어 용량 결합을 이룰 수 있다. 이를 위해서 상기 제2 캐패시터용 전극(330)은 상기 제1 캐패시터용 전극(320)과 서로 다른 유전체 시트층에 형성될 수 있다.
상기 제3 캐패시터용 전극(340)은 상기 제2 캐패시터용 전극(330)과 연결될 수 있다. 본 실시형태에서는, 상기 제2 캐패시터용 전극(330)과 제3 캐패시터용 전극(340)은 서로 다른 유전체 시트층에 형성되며 도전성 비아(331)에 의해 연결될 수 있다. 상기 제3 캐패시터용 전극(340)은 상기 제1 캐패시터용 전극(320)과 동일 유전체 시트층에 형성될 수 있다.
본 실시형태와 같이 상기 제2 캐패시터용 전극(330)과 제3 캐패시터용 전극(340)을 서로 다른 유전체 시트층에 형성하고 도전성 비아(331)로 연결하는 구조를 사용하는 경우, 대역통과 필터에서 캐패시터용 전극을 형성하기 위한 면적을 줄일 수 있어 대역통과 필터의 크기를 소형화시킬 수 있다.
상기 제1 인덕터 패턴(350)은 일단이 상기 제1 캐패시터용 전극(320)에 연결되고 타단(353)은 접지부(390)에 연결될 수 있다.
상기 제1 인덕터 패턴(350)의 일영역에는 입력단(352)이 형성될 수 있다. 상기 입력단(352)은 상기 적층 바디의 외부에 노출되어 입력신호라인에 연결될 수 있다.
상기 제1 인덕터 패턴의 타단(353)은 도전성 비아(351)에 의해 적층 바디(310)의 외부에 형성된 접지부(390)에 연결될 수 있다.
상기 제2 인덕터 패턴(360)은 일단이 상기 제3 캐패시터용 전극(340)에 연결되고 타단(363)은 접지부(390)에 연결될 수 있다.
상기 제2 인덕터 패턴(360)의 일영역에는 출력단(362)이 형성될 수 있다. 상기 출력단(362)은 상기 적층 바디의 외부에 노출되어 출력신호라인에 연결될 수 있다.
상기 제2 인덕터 패턴의 타단(363)은 도전성 비아(361)에 의해 적층 바디(310)의 외부에 형성된 접지부(390)에 연결될 수 있다.
상기 테스트용 전극(370)은, 상기 적층 바디(310)의 표면에 형성되며 도전성 비아(371)에 의해 상기 제2 캐패시터용 전극(330)에 연결될 수 있다.
상기 테스트용 전극(370)을 사용하여 상기 모듈화된 대역통과 필터(300)의 불량 여부를 판단할 수 있다.
상기 테스트용 전극이 없는 대역통과 필터의 경우, 그 불량 여부를 판단하기 위해서는 실제 기판상에 상기 대역통과 필터 및 다른 소자들을 실장한 후 전체적인 특성을 측정하는 방법이 사용될 수 있다. 이러한 경우, 상기 대역통과 필터가 불량인 경우에는 다른 소자들이 실장된 기판 자체를 폐기하여야 하므로 경제적인 손실을 초래할 수 있다.
본 실시형태와 같이 테스트용 전극(370)이 형성된 대역통과 필터는, 대역통과 필터 자체로 불량 여부를 측정할 수 있으므로 세트 단계에서 발생될 수 있는 불필요한 비용의 손실을 막을 수 있다.
즉, 상기 입력단(352)과 상기 테스트용 전극(370) 사이의 개방(open)/단락(short) 측정, 및 상기 출력단(362)과 상기 테스트용 전극(370) 사이의 개방/단 락 측정을 통해 상기 대역통과 필터의 불량 여부를 판단할 수 있다.
실질적으로는, 상기 출력단(362)과 테스트용 패드(370) 사이의 개방/단락 특성을 측정하면 상기 제2 캐패시터 패턴 및 제3 캐패시터 패턴을 연결하는 도전성 비아(331)의 개방/단락 특성이 측정될 수 있다.
상기 입력단(352)은 제1 인덕터 패턴(350)에 연결되고 상기 제1 인덕터 패턴의 일단(353)이 비아홀(351)을 통해 상기 적층 바디 외부의 접지부(390)로 연결되어 있고 상기 접지부(390)는 상기 제2 인덕터 패턴의 일단(363)과 비아홀(361)을 통해 연결되어 있으므로, 상기 입력단(352)과 상기 테스트용 전극(370) 사이의 개방/단락 특성을 측정하면 상기 제1 인덕터 패턴에 연결되는 도전성 비아(351), 상기 제2 인덕터 패턴에 연결되는 도전성 비아(361), 및 상기 제2 캐패시터 전극과 제3 캐패시터 전극 사이의 비아(331)의 개방/단락 특성이 측정될 수 있다. 직류(DC)를 사용하는 경우 상기 입력단(352)과 테스트용 패드(370) 사이 및 상기 출력단(362)과 테스트용 패드(370) 사이는 모두 단락(short) 상태이어야 상기 대역통과 필터가 정상적으로 작동할 수 있다.
이처럼 직류 전류의 개방/단락 특성의 측정에 의해 상기 대역통과 필터의 불량 여부를 판단하는 것은 멀티미터등으로 사용하여 행해질 수 있다.
본 실시형태의 대역통과 필터는 상기와 같이 간단한 개방/단락 측정으로 대역통과 필터의 불량 여부를 검출할 수 있어, 제조공정상 발생 될 수 있는 불필요한 비용의 낭비를 줄일 수 있다.
상기 오픈 스터브(380)는, 일단이 상기 테스트용 전극(370)에 연결되고 타단은 오픈된 형태일 수 있다.
상기 오픈 스터브(380)는 원하는 저지대역 주파수에 대해 λ/4의 전기적 길이를 가질 수 있다. 이러한 오픈 스터브(380)를 형성함으로써 상기 대역통과 필터의 특성에서 감쇠극점을 추가적으로 형성할 수 있다.
즉, 상기 스터브의 일단이 오픈인 경우에는 임피던스가 커지게 되어 입력되는 주파수 신호는 상기 스터브로 흐르지 않을 수 있다. 그러나 상기 스터브의 전기적 길이가 소정의 주파수에 대해 λ/4의 전기적 길이를 갖는다면, 상기 주파수에 대해서는 상기 스터브가 단락(short)된 형태로 작동하므로 상기 주파수에 대해서는 임피던스가 작게 될 수 있다. 따라서, 상기 소정의 주파수 신호는 상기 스터브를 통해 흐르게 되고 필터로 흐르지 않게 된다.
이처럼, 소정의 주파수에 대해 λ/4의 전기적 길이를 갖는 오픈 스터브를 형성함으로써 상기 주파수 대역 신호에 대한 필터의 저지특성을 높일 수 있다.
본 실시형태에서는, 상기 오픈 스터브(380)에 의해 상기 적층 바디 내부에 형성되는 다른 소자와 상기 오픈 스터브 사이의 전자기적 결합을 최소로 줄이기 위해 상기 오픈 스터브(380)는 적층 바디 내부의 다른 소자와 중첩되지 않도록 형성될 수 있다.
도 4는, 상기 도 1 내지 3의 실시형태에 따른 대역통과 필터에 대한 대역통과 특성을 나타내는 그래프이다. 본 실시예에서, 상기 각각의 실시형태에 따른 대 역통과 필터에서 공통적인 소자들의 물리적인 사이즈는 동일하게 제작되었으며, 상기 필터들은 2.5GHz ± 100MHz의 통과특성을 갖도록 제작되었다.
도 4를 참조하면, 상기 도 1의 실시형태에 따른 대역통과 필터에서의 대역통과 특성(a), 도 2의 실시형태에 따른 대역통과 필터에서의 대역통과 특성(b), 및 도 3의 실시형태에 따른 대역통과 필터에서의 대역통과 특성(c)이 도시되어 있다.
도 1 및 도 2의 실시형태에 따른 대역통과 필터는 약 2.4 ~ 2.6 GHz 대역의 주파수 신호에 대해 통과특성이 양호하게 나타나며, 두 실시예에서의 대역통과 특성(a, b)이 거의 일치하게 나타나는 것을 볼 수 있다. 따라서, 도 2의 실시형태에서 추가된 테스트용 전극이 대역통과 필터 자체의 특성에 큰 영향을 주지 않는 것을 알 수 있다.
도 3의 실시형태에 따른 대역통과 필터에서의 대역통과 특성(c)을 살펴보면, 상기 도 1 및 도 2의 실시형태와 같이 약 2.4 ~ 2.6 GHz 대역에서의 통과특성이 양호하게 나타나는 반면, 약 5.2 GHz 대역에서는 또 하나의 감쇠극점(나)이 형성되는 것을 볼 수 있다. 이처럼 소정 주파수 대역에 대한 감쇠특성을 크게 함으로써 대역통과 필터에서의 저지대역 특성을 높일 수 있어 필터의 효율을 증가시킬 수 있다. 본 실시예에서는 상기 오픈 스터브의 전기적 길이를 상기 저지대역 주파수 신호의 λ/4의 전기적 길이를 갖도록 형성함으로써 상기 감쇠극점을 형성할 수 있다. 상기 스터브의 전기적 길이를 조절하여 감쇠극점의 위치를 조절할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
도 1a 내지 도 1c는, 본 발명의 일실시 형태에 따른 대역통과 필터의 구조도, 단면도 및 등가회로도이다.
도 2a 및 도 2b는, 본 발명의 다른 실시형태에 따른 대역통과 필터의 구조도 및 단면도이다.
도 3a 및 도 3b는, 본 발명의 또 다른 실시형태에 따른 대역통과 필터의 구조도 및 단면도이다.
도 4는 상기 도 1 내지 도 3의 실시형태에 따른 대역통과 필터에서의 대역통과 특성을 나타내는 그래프이다.
<도면의 주요부분에 대한 부호설명>
110 : 적층 바디 120 : 제1 캐패시터용 전극
130 : 제2 캐패시터용 전극 140 : 제3 캐패시터용 전극
150 : 제1 인덕터 패턴 160 : 제2 인덕터 패턴
270 : 테스트용 전극 380 : 스터브

Claims (6)

  1. 복수개의 유전체 시트가 적층되어 형성되는 적층 바디의 내부에 복수개의 소자들이 형성되는 대역통과 필터에 있어서,
    상기 복수개의 소자들은,
    제1 캐패시터용 전극;
    상기 제1 캐패시터용 전극과 소정면적이 중첩되어 용량결합을 이루는 제2 캐패시터용 전극;
    상기 제2 캐패시터용 전극과 연결되는 제3 캐패시터용 전극;
    상기 제1 캐패시터용 전극에 연결되는 일단과, 접지부에 연결되는 타단을 갖는 제1 인덕터 패턴;
    상기 제3 캐패시터용 전극에 연결되는 일단과, 상기 접지부에 연결되는 타단을 갖는 제2 인덕터 패턴;
    상기 제1 인덕터 패턴의 일영역에 형성되는 입력단; 및
    상기 제2 인덕터 패턴의 일영역에 형성되는 출력단
    을 포함하는 것을 특징으로 하는 대역통과 필터.
  2. 제1항에 있어서,
    상기 제2 캐패시터용 전극과 제3 캐패시터용 전극은 서로 다른 유전체 시트층에 형성되며,
    상기 제2 캐패시터용 전극과 제3 캐패시터용 전극을 연결하는 도전성 비아를 더 포함하는 것을 특징으로 하는 대역통과 필터.
  3. 제2항에 있어서,
    상기 제1 및 제3 캐패시터용 전극은 동일한 유전체 시트층에 형성되는 것을 특징으로 하는 대역통과 필터.
  4. 제1항에 있어서,
    상기 적층 바디의 표면에 형성되며, 상기 제2 캐패시터용 전극과 연결되는 테스트용 전극
    을 더 포함하는 것을 특징으로 하는 대역통과 필터.
  5. 제4항에 있어서,
    상기 테스트용 전극에 일단이 연결되고 타단은 오픈된 스터브
    를 더 포함하는 것을 특징으로 하는 대역통과 필터.
  6. 제5항에 있어서,
    상기 스터브는,
    원하는 저지 주파수 대역에 대해 λ/4의 전기적 길이를 갖는 것을 특징으로 하는 대역통과 필터.
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