JP7041356B2 - 伝送装置、伝送システム及び遅延調整方法 - Google Patents

Description

本発明は、伝送装置、伝送システム及び遅延調整方法に関する。

従来、信頼性の高いネットワークサービスを提供するため、ＳＤＨ（Synchronous Digital Hierarchy）には、支障移転や回線断時にビット落ちなく経路切替を行うためのプロテクション機能が含まれている。このような経路切替機能は、送信側の伝送装置において信号を複製して、現用系の伝送路（以下、「０系伝送路」という。）と、予備系の伝送路（以下、「１系伝送路」という。）にそれぞれ信号を送信する機能と、受信側の伝送装置において０系伝送路と１系伝送路との経路差を補償した後に、０系伝送路と１系伝送路とを切り替える機能とで構成されている。受信側の伝送装置は、オペレータの指示や信号断などを経路の切替トリガとして、０系伝送路と１系伝送路との信号切替を実行する。

特許文献１には、送信側の伝送装置と、受信側の伝送装置との間を０系伝送路と１系伝送路とで接続した伝送システムにおいて、遅延を抑制しながら無瞬断で伝送路の切替を実現する装置が開示されている。一般的に、０系伝送路の長さと、１系伝送路の長さは異なっているため、無瞬断で切り替えるためにはデータバッファメモリを用いた遅延調整が必要になる。特許文献１に開示された伝送装置は、０系伝送路と１系伝送路それぞれから受信した信号を蓄積するための複数のメモリを備え、メモリから信号を読み出すタイミングを遅らせて信号に遅延を付加する、又は、読み出すタイミングを早めて遅延を削除することによって遅延調整を行う。

特開２００８－４８２１３号公報

しかしながら、特許文献１に開示された伝送装置では、遅延差調整部において、遅延調整を目的としたデータバッファ用の大容量のメモリを、０系伝送路用と１系伝送路用にそれぞれ備える必要があった。大容量のメモリは高価であるため、装置のコストが高価になってしまうという問題があった。

上記事情に鑑み、本発明は、装置のコストを抑えることができる技術の提供を目的としている。

本発明の一態様は、現用系の伝送路と、予備系の伝送路とを介して送信側の伝送装置との間で通信を行う伝送装置であって、前記現用系の伝送路と前記予備系の伝送路との最大の経路差による遅延を許容できる容量を有するメモリと、前記メモリの接続を切り替えて、前記現用系の伝送路又は前記予備系の伝送路のいずれか一方の信号を前記メモリに蓄積させるメモリ接続制御部と、を備える伝送装置である。

本発明の一態様は、上記の伝送装置であって、前記メモリ接続制御部は、遅延が少ない前記現用系の伝送路又は前記予備系の伝送路のいずれか一方の信号を前記メモリに蓄積させる。

本発明の一態様は、上記の伝送装置であって、前記現用系の伝送路又は前記予備系の伝送路のうち、信号の取得元の経路を選択する経路選択部をさらに備え、前記メモリ接続制御部は、前記現用系の伝送路又は前記予備系の伝送路のいずれかの伝送路において疎通待機中に前記メモリの接続を切断し、疎通が回復した後に、遅延が少ない前記現用系の伝送路又は前記予備系の伝送路のいずれか一方の信号を蓄積させるために前記メモリを再度接続しなおし、前記経路選択部は、前記メモリの接続がなされた後に、信号の取得元の経路を選択した経路に切り替える。

本発明の一態様は、現用系の伝送路と、予備系の伝送路とを介して送信側の伝送装置との間で通信を行う伝送装置と、前記伝送装置を制御する制御システムとを備える伝送システムであって、前記伝送装置は、前記現用系の伝送路と前記予備系の伝送路との最大の経路差による遅延を許容できる容量を有するメモリと、前記制御システムからの指示に従って前記メモリの接続を切り替えて、前記現用系の伝送路又は前記予備系の伝送路のいずれか一方の信号を前記メモリに蓄積させるメモリ接続制御部と、を備え、前記制御システムは、前記メモリの接続先を前記メモリ接続制御部に対して指示する制御部、を備える伝送システムである。

本発明の一態様は、現用系の伝送路と、予備系の伝送路とを介して送信側の伝送装置との間で通信を行う伝送装置における遅延調整方法であって、前記現用系の伝送路と前記予備系の伝送路との最大の経路差による遅延を許容できる容量を有するメモリの接続を切り替えて、前記現用系の伝送路又は前記予備系の伝送路のいずれか一方の信号を前記メモリに蓄積させるメモリ接続制御ステップ、を有する遅延調整方法である。

本発明により、装置のコストを抑えることが可能となる。

第１の実施形態における伝送装置の機能構成を表すブロック図である。 第１の実施形態における伝送装置の処理の流れを示すフローチャートである。 第２の実施形態における伝送装置の機能構成を表すブロック図である。 第２の実施形態における伝送装置の処理を説明するための図である。 第２の実施形態における伝送装置の処理を説明するための図である。 第２の実施形態における伝送装置の処理の流れを示すフローチャートである。 第３の実施形態における伝送システムのシステム構成を示す図である。 第３の実施形態における伝送システムの処理の流れを示すシーケンス図である。 第４の実施形態における伝送システムのシステム構成を示す図である。 第４の実施形態における伝送システムの処理の流れを示すシーケンス図である。

以下、本発明の一実施形態を、図面を参照しながら説明する。
（第１の実施形態）
図１は、第１の実施形態における伝送装置１０の機能構成を表すブロック図である。
第１の実施形態における伝送装置１０は、送信側の伝送装置から０系伝送路と１系伝送路それぞれで送信された複数の信号を受信し、受信した複数の信号のうちいずれかの伝送路で受信された信号を他の装置に伝送する。

伝送装置１０は、受信部１１－１，１１－２、復号部１２－１，１２－２、遅延調整部１３、遅延差検出部１４、経路選択部１５、デマッピング部１６、送信信号生成部１７、送信部１８、メモリ接続制御部１９及び制御部２０を備える。

受信部１１－１は、０系伝送路から信号を受信するインタフェースである。
受信部１１－２は、１系伝送路から信号を受信するインタフェースである。

復号部１２－１は、受信した電気信号からＯＴＵフレームを復元し、フレーム同期を確立した後に、復元したＯＴＵフレームを遅延調整部１３に出力する。ＯＴＵフレームは、ＯＴＵ（Optical-channel Transport Unit）１、ＯＴＵ２、ＯＴＵ３及びＯＴＵ４のいずれであってもよい。
復号部１２－２は、受信した電気信号からＯＴＵフレームを復元し、フレーム同期を確立した後に、復元したＯＴＵフレームを遅延調整部１３に出力する。

遅延調整部１３は、０系伝送路と１系伝送路との間の遅延を調整する。具体的には、遅延調整部１３は、制御部２０からの指示に従って、０系伝送路と１系伝送路とで受信された同一の信号の出力を調整する。例えば、遅延調整部１３は、メモリの読み出し速度を調整することによって遅延を調整する。遅延調整部１３は、０系伝送路と１系伝送路との間で遅延差がなくなるまで調整を行う。遅延調整部１３は、遅延調整用メモリ１３１－１，１３１－２、遅延調整用大容量メモリ１３２及び遅延調整制御部１３３で構成される。

遅延調整用メモリ１３１－１は、復号部１２－１から出力されたＯＴＵフレームを蓄積し、ＦＩＦＯ（First In First Out）方式で出力する。遅延調整用メモリ１３１－１は、容量が小さいメモリであり、例えば０系伝送路と１系伝送路との最大の経路差（遅延差）を調整できるだけの容量を有していないメモリである。

遅延調整用メモリ１３１－２は、復号部１２－２から出力されたＯＴＵフレームを蓄積し、ＦＩＦＯ方式で出力する。遅延調整用メモリ１３１－２は、容量が小さいメモリであり、例えば０系伝送路と１系伝送路との最大の経路差（遅延差）による遅延を許容できる容量を有していないメモリである。０系伝送路と１系伝送路との最大の経路差（遅延差）による遅延を許容できる容量とは、０系伝送路と１系伝送路との最大の経路差（遅延差）による遅延がなくなるまでに発生した全てのデータを蓄積できる容量である。
なお、以下の説明において、遅延調整用メモリ１３１－１及び１３１－２を特に区別しない場合には遅延調整用メモリ１３１と記載する。

遅延調整用大容量メモリ１３２は、復号部１２－１又は復号部１２－２から出力されたＯＴＵフレームを蓄積する。遅延調整用大容量メモリ１３２は、遅延調整用メモリ１３１－１及び遅延調整用メモリ１３１－２において容量不足により蓄積できない信号を蓄積するための補助メモリである。遅延調整用大容量メモリ１３２は、０系伝送路と１系伝送路との最大の経路差（遅延差）による遅延を許容できる容量を有するメモリである。

遅延調整用大容量メモリ１３２は、遅延調整用メモリ１３１－１及び遅延調整用メモリ１３１－２との物理的な接続を切替可能である。例えば、遅延調整用大容量メモリ１３２は、メモリ接続制御部１９による制御により接続先を切り替えてもよいし、スイッチで接続先を切り替えてもよいし、運用者が物理的に接続先を切り替えてもよい。遅延調整用大容量メモリ１３２は、利用時には、遅延調整用メモリ１３１－１及び遅延調整用メモリ１３１－２のいずれか一方と接続が可能であり、他方のメモリとは接続されない。遅延調整用大容量メモリ１３２は、チップ内メモリであってもよいし、チップ外の外付けメモリであってもよい。

遅延調整制御部１３３は、制御部２０から通知される遅延量制御指示にしたがって、遅延調整用メモリ１３１－１及び遅延調整用メモリ１３１－２から信号を読み出すタイミングを遅らせることにより信号に遅延を付加したり、読み出すタイミングを早めることにより遅延を削除して遅延調整を行う。遅延量制御指示とは、遅延調整を行うことを指示する通知であり、例えば遅延量制御指示には０系伝送路と１系伝送路との間の遅延差の情報が含まれる。

また、遅延調整制御部１３３は、遅延調整用大容量メモリ１３２が接続されている遅延調整用メモリ１３１－１又は遅延調整用メモリ１３１－２から信号の読み出しを行った後、遅延調整用大容量メモリ１３２に蓄積されている信号を自メモリに蓄積するように遅延調整用メモリ１３１－１又は遅延調整用メモリ１３１－２に指示する。なお、遅延調整制御部１３３は、遅延調整用大容量メモリ１３２から信号を直接読み出して、遅延調整用大容量メモリ１３２が接続されている遅延調整用メモリ１３１－１又は遅延調整用メモリ１３１－２に蓄積させてもよい。また、遅延調整制御部１３３は、遅延調整用大容量メモリ１３２が接続されている遅延調整用メモリ１３１－１又は遅延調整用メモリ１３１－２の容量が不足したことにより信号を蓄積できない場合や容量が不足しそうな場合には、遅延調整用大容量メモリ１３２に信号を蓄積させる。なお、遅延調整制御部１３３は、遅延調整用大容量メモリ１３２が接続されている遅延調整用メモリ１３１－１又は遅延調整用メモリ１３１－２に信号を蓄積させず、遅延調整用大容量メモリ１３２に直接信号を蓄積させてもよい。

遅延差検出部１４は、遅延調整用メモリ１３１－１及び遅延調整用メモリ１３１－２に蓄積されているＯＴＵフレームに基づいて、０系伝送路と１系伝送路との間の遅延差を算出する。遅延差検出部１４は、算出した遅延差の値を含む情報（以下、「遅延差情報」という。）を制御部２０に出力するとともに、ＯＴＵフレームを経路選択部１５に出力する。遅延差検出部１４と、経路選択部１５との間は、第１の経路及び第２の経路の２つの経路で接続されている。第１の経路は、遅延調整用メモリ１３１－１に蓄積されているＯＴＵフレームが出力される経路、すなわち０系伝送路に対応する経路である。第２の経路は、遅延調整用メモリ１３１－２に蓄積されているＯＴＵフレームが出力される経路、すなわち１系伝送路に対応する経路である。

経路選択部１５は、制御部２０から通知される経路選択指示にしたがって信号の取得元の経路を選択する。経路選択指示とは、信号の取得経路を選択させる指示であり、例えば経路選択指示には０系伝送路及び１系伝送路のいずれかを指定する情報が含まれる。経路選択部１５は、０系伝送路を指定する情報が経路選択指示に含まれる場合には第１の経路を選択する。また、経路選択部１５は、１系伝送路を指定する情報が経路選択指示に含まれる場合には第２の経路を選択する。例えば、経路選択部１５は、スイッチであり、制御部２０からの指示に応じて、選択した経路に接続を切り替えることによって、選択した経路から出力されるＯＴＵフレームをデマッピング部１６に出力する。

デマッピング部１６は、経路選択部１５から出力されたＯＴＵフレームにおけるＯＨ（Over Head）の終端処理を行うことによって、クライアント信号を復元する。例えば、ＯＴＵフレームの種類がＯＴＵ４である場合、デマッピング部１６はＯＴＵフレームのペイロードから１００ＧＥクライアント信号を復元する。

送信信号生成部１７は、デマッピング部１６によって復元されたクライアント信号に対して、ＯＨの挿入処理を行った後、送信用の電気信号に変換することによって送信信号を生成する。
送信部１８は、送信信号生成部１７によって生成された送信信号を電気－光変換した後に、伝送装置１０外部へ送信する。

メモリ接続制御部１９は、制御部２０から通知されるメモリ接続指示にしたがって、遅延調整用大容量メモリ１３２の接続先を制御する。より具体的には、メモリ接続制御部１９は、遅延調整用大容量メモリ１３２の物理的な接続を切り替えて、０系伝送路又は１系伝送路のいずれか一方の信号を遅延調整用大容量メモリ１３２に蓄積させる。メモリ接続指示とは、遅延調整用大容量メモリ１３２の接続に関する指示であり、例えばメモリ接続指示には遅延調整が必要な経路における遅延調整用メモリ１３１を指定する情報が含まれる。遅延調整が必要な経路とは、同一の信号が早く受信された伝送路である。遅延調整用メモリ１３１を指定する情報は、例えば遅延調整用メモリ１３１の識別情報でもよいし、遅延調整用メモリ１３１の名称であってもよい。

制御部２０は、伝送装置１０の各機能部を制御する。例えば、制御部２０は、遅延差検出部１４から得られる遅延差情報に基づいて、同一の信号が早く受信された伝送路を判定する。すなわち、制御部２０は、０系伝送路又は１系伝送路のいずれの伝送路の信号が早く受信されたかを判定する。

また、例えば、制御部２０は、遅延差情報による判定結果に基づいてメモリ接続指示を生成する。また、例えば、制御部２０は、遅延差情報に基づいて遅延量制御指示を生成する。また、例えば、制御部２０は、遅延差情報や経路の故障を示す故障情報に基づいて経路選択指示を生成する。本明細書における故障は、予期せずに起こる一般的な故障のみならず、計画的な伝送路工事に伴って伝送路が切断される事象等を含む。

故障情報は、遅延差検出部１４や運用者が操作する外部の通信装置より入力されてもよい。遅延差検出部１４が故障情報を出力する場合、遅延差検出部１４は、ある系の伝送路からの信号が一定時間取得できなかった場合に当該系が故障であると判定して故障情報を制御部２０に出力してもよい。また、制御部２０は、受信部１１－１で検出された光信号の異常を示す情報や、復号部１２－１で復号されたＯＴＮ－ＯＨ（ＯＴＵ－ＯＨ,ＯＤＵ－ＯＨ,ＯＰＵ－ＯＨ）の情報から故障情報を取得してもよい。

図２は、第１の実施形態における伝送装置１０の処理の流れを示すフローチャートである。なお、図２の処理開始時には、遅延調整用大容量メモリ１３２は、遅延調整用メモリ１３１－１及び１３１－２のいずれにも接続されていないものとする。
伝送装置１０は、２系統で信号を受信する（ステップＳ１０１）。具体的には、受信部１１－１は、０系伝送路から信号を受信する。また、受信部１１－２は、１系伝送路から信号を受信する。受信部１１－１は、受信した信号を光－電気変換して、光－電気変換後の信号を復号部１２－１に出力する。また、受信部１１－２は、受信した信号を光－電気変換して、光－電気変換後の信号を復号部１２－２に出力する（ステップＳ１０２）。

復号部１２－１は、受信した電気信号からＯＴＵフレームを復元する。復号部１２－１は、フレーム同期を確立した後に、復元したＯＴＵフレームを遅延調整用メモリ１３１－１に蓄積する。また、復号部１２－２は、受信した電気信号からＯＴＵフレームを復元する（ステップＳ１０３）。復号部１２－２は、フレーム同期を確立した後に、復元したＯＴＵフレームを遅延調整用メモリ１３１－２に蓄積する。

遅延差検出部１４は、遅延調整用メモリ１３１－１及び遅延調整用メモリ１３１－２に蓄積されているＯＴＵフレームに基づいて、０系伝送路と１系伝送路との間の遅延差を算出する（ステップＳ１０４）。具体的には、遅延差検出部１４は、遅延調整用メモリ１３１－１に蓄積されているＯＴＵフレーム及び遅延調整用メモリ１３１－２に蓄積されているＯＴＵフレームをそれぞれ取得する。遅延差検出部１４は、取得したＯＴＵフレームそれぞれからＭＦＡＳを検出し、ＭＦＡＳ同期を確立する。次に、遅延差検出部１４は、遅延調整用メモリ１３１－１から取得したＯＴＵフレームにおけるＭＦＡＳの値と、遅延調整用メモリ１３１－２から取得したＯＴＵフレームにおけるＭＦＡＳの値とを比較することによって遅延差を算出する。

なお、遅延差検出部１４は、ＭＦＡＳ値を用いたカウンタだけでは遅延差の算出に不足する場合、ＯＴＮ（Optical Transport Network）フレームのＯＨの任意の領域を拡張ＭＦＡＳと定義して利用しても良い。遅延差検出部１４は、算出した遅延差の情報を制御部２０に出力するとともに、ＯＴＵフレームを経路選択部１５に出力する。なお、遅延差検出部１４は、遅延調整用メモリ１３１－１から取得したＯＴＵフレームと、遅延調整用メモリ１３１－２から取得したＯＴＵフレーム中のＴＴＩ（Trial Trace Identifier）を比較することで、受信データ同一性チェックを行っても良い。

制御部２０は、遅延差検出部１４から出力された遅延差の情報に基づいて、同一の信号が早く受信された伝送路を判定する（ステップＳ１０５）。制御部２０は、判定結果に応じてメモリ接続指示を生成し、生成したメモリ接続指示をメモリ接続制御部１９に出力する。

例えば、制御部２０は、０系伝送路の信号が１系伝送路の信号よりも早く受信されたと判定した場合、０系伝送路から受信された信号を蓄積する遅延調整用メモリ１３１、すなわち遅延調整用メモリ１３１－１に遅延調整用大容量メモリ１３２を接続させる旨の指示を含むメモリ接続指示を生成する。そして、制御部２０は、生成したメモリ接続指示をメモリ接続制御部１９に出力する。

また、例えば、制御部２０は、１系伝送路の信号が０系伝送路の信号よりも早く受信されたと判定した場合、１系伝送路から受信された信号を蓄積する遅延調整用メモリ１３１、すなわち遅延調整用メモリ１３１－２に遅延調整用大容量メモリ１３２を接続させる旨の指示を含むメモリ接続指示を生成する。そして、制御部２０は、生成したメモリ接続指示をメモリ接続制御部１９に出力する。

メモリ接続制御部１９は、制御部２０から出力されたメモリ接続指示にしたがって、遅延調整用メモリ１３１－１又は遅延調整用メモリ１３１－２のいずれかに遅延調整用大容量メモリ１３２を接続する（ステップＳ１０６）。例えば、メモリ接続制御部１９は、遅延調整用メモリ１３１－１に遅延調整用大容量メモリ１３２を接続させる旨の指示がメモリ接続指示に含まれる場合、遅延調整用大容量メモリ１３２を遅延調整用メモリ１３１－１に接続する。また、例えば、メモリ接続制御部１９は、遅延調整用メモリ１３１－２に遅延調整用大容量メモリ１３２を接続させる旨の指示がメモリ接続指示に含まれる場合、遅延調整用大容量メモリ１３２を遅延調整用メモリ１３１－２に接続する。

メモリ接続制御部１９は、遅延調整用メモリ１３１と遅延調整用大容量メモリ１３２との接続が完了すると、遅延調整用大容量メモリ１３２を接続したことを制御部２０に応答する。制御部２０は、遅延調整用大容量メモリ１３２が接続された応答を受けた後、遅延量制御指示を生成し、生成した遅延量制御指示を遅延調整制御部１３３に出力する（ステップＳ１０７）。

遅延調整制御部１３３は、制御部２０から出力された遅延量制御指示にしたがって、メモリの読み出し速度を調整する等して遅延調整を行う（ステップＳ１０８）。遅延差検出部１４は、遅延差がなくなったことを検出したか否かを判定する（ステップＳ１０９）。遅延差検出部１４は、遅延差がなくなったことを検出した場合（ステップＳ１０９－ＹＥＳ）、遅延差がなくなったことを制御部２０に通知する。
一方、遅延差検出部１４は、遅延差がなくなったことを検出していない場合（ステップＳ１０９－ＮＯ）、遅延差がなくなったことを検出するまで待機する。

制御部２０は、遅延差がなくなったことを遅延差検出部１４から通知されると、遅延調整を終了するように遅延調整制御部１３３に指示を出力する。これにより、遅延調整制御部１３３は、遅延調整を終了する。また、制御部２０は、遅延差がなくなった後、経路選択部１５に対して経路選択指示を出力する。例えば、制御部２０は、遅延が少ない、すなわち信号が早く受信された伝送路を指定する情報を含む経路選択指示を生成し、生成した経路選択指示を経路選択部１５に出力する。なお、制御部２０は、遅延差検出部１４から故障情報の入力、又は、運用者により外部の通信装置から故障情報の入力がなされた場合、故障情報で示される伝送路と異なる伝送路を指定する情報を含む経路選択指示を生成し、生成した経路選択指示を経路選択部１５に出力する。

経路選択部１５は、経路選択指示にしたがって信号の取得元の経路を選択する（ステップＳ１１０）。例えば、経路選択部１５は、０系伝送路を指定する情報が経路選択指示に含まれていて、経路選択指示の取得時点で０系伝送路の経路（第１の経路）と接続している場合には、第１の経路を選択するが接続の切替などの動作は行わない。このように、経路選択指示で指定された経路と、経路選択指示の取得時点で接続している経路とが同じである場合には、経路選択部１５は経路の切り替えを行わない。

一方、経路選択部１５は、０系伝送路を指定する情報が経路選択指示に含まれていて、経路選択指示の取得時点で１系伝送路の経路（第２の経路）と接続している場合には、第１の経路を選択して、接続先を第２の経路から第１の経路へ切替動作を行う。このように、経路選択指示で指定された経路と、経路選択指示の取得時点で接続している経路とが異なる場合には、経路選択部１５は経路の切り替えを行う。

上記の処理により、経路選択部１５と遅延差検出部１４とが接続された経路からＯＴＵフレームがデマッピング部１６に出力される。デマッピング部１６は、経路選択部１５から出力されたＯＴＵフレームにおけるＯＨの終端処理を行った後、ペイロードから所定のクライアント信号（例えば、１００ＧＥクライアント信号）を復元する（ステップＳ１１１）。デマッピング部１６は、復元したクライアント信号を送信信号生成部１７に出力する。

送信信号生成部１７は、デマッピング部１６によって復元されたクライアント信号に対して、ＯＨの挿入処理を行った後、送信用の電気信号に変換することによって送信信号を生成する（ステップＳ１１２）。送信信号生成部１７は、生成した送信信号に出力する。送信部１８は、送信信号生成部１７によって生成された送信信号を電気－光変換した後に、伝送装置１０外部へ送信する（ステップＳ１１３）。

以上のように構成された伝送装置１０によれば、０系伝送路と１系伝送路との間の遅延差に基づいて遅延調整用大容量メモリ１３２の接続を切り替える。例えば、伝送装置１０は、遅延調整が必要となる伝送路、すなわち同一の信号の受信が早かった伝送路の遅延調整用メモリ１３１に対して遅延調整用大容量メモリ１３２を接続するように制御する。これにより、０系伝送路と１系伝送路との最大の経路差（遅延差）による遅延を調整できるだけの容量を有する大容量のメモリを１つ備えて共用することができる。したがって、このような大容量のメモリを伝送路毎に備える必要がない。そのため、メモリの総容量を削減することができる。その結果、装置のコストを抑えることが可能となる。

（第２の実施形態）
第２の実施形態は、経路切替の実施後において０系伝送路又は１系伝送路のいずれかの伝送路で通信を行っている状況から、経路切替前の伝送路に接続を切り替える（以下、「経路の切戻し」という。）際の問題点を解消する実施形態である。すなわち、第２の実施形態は、経路切替の実施後において０系伝送路で通信を行っている場合には経路切替前の伝送路である１系伝送路に接続を切り替え、経路切替の実施後において１系伝送路で通信を行っている場合には経路切替前の伝送路である０系伝送路に接続を切り替える際の問題点を解消する実施形態である。

まず、第２の実施形態の説明を行う前に問題点について説明する。問題点を説明するにあたり、第１の実施形態において経路切替を実行した後、以下の状況になっていることを想定して説明する。
・０系伝送路が故障により通信ができない、すなわち０系伝送路で疎通待機中の場合
・遅延調整用大容量メモリ１３２が遅延調整用メモリ１３１－１に接続されている
・経路切替で０系伝送路から１系伝送路に経路を切り替えて１系伝送路で通信を行っている
・０系伝送路の疎通が回復した際に、ルート延長やルート中に新たな装置が導入される等の復旧作業により、０系伝送路の遅延量が１系伝送路の遅延量よりも大きい（０系伝送路の遅延量＞１系伝送路の遅延量）

上記のような状況である場合に、遅延調整用大容量メモリ１３２を０系伝送路における遅延調整用メモリ１３１－１に接続したままの状態で、経路選択部１５により１系伝送路から０系伝送路に経路の切戻しを行おうとすると、遅延調整を行った際に、１系伝送路における遅延調整用メモリ１３１－２で、メモリ容量の不足によるデータ破棄が生じてしまう。そこで、第２の実施形態では、このような問題点を回避する方法について説明する。

図３は、第２の実施形態における伝送装置１０ａの機能構成を表すブロック図である。
第２の実施形態における伝送装置１０ａは、伝送装置１０と同様の処理を行う。また、伝送装置１０ａは、経路切替を実行した後、所定のタイミングで経路の切戻しを行う。所定のタイミングとは、例えば故障中の経路の疎通が回復したタイミングや運用者から指示がなされたタイミングである。

伝送装置１０ａは、受信部１１－１，１１－２、復号部１２－１，１２－２、遅延調整部１３、遅延差検出部１４、経路選択部１５、デマッピング部１６、送信信号生成部１７、送信部１８、メモリ接続制御部１９ａ及び制御部２０ａを備える。

伝送装置１０ａは、メモリ接続制御部１９及び制御部２０に代えて、メモリ接続制御部１９ａ及び制御部２０ａを備える点で伝送装置１０と構成が異なる。伝送装置１０ａは、他の構成については伝送装置１０と同様である。そのため、伝送装置１０ａ全体の説明は省略し、メモリ接続制御部１９ａ及び制御部２０ａについて説明する。

メモリ接続制御部１９ａは、メモリ接続制御部１９と同様の処理を行う。また、メモリ接続制御部１９ａは、経路切替実施後に、遅延調整用メモリ１３１に接続されている遅延調整用大容量メモリ１３２の接続を切断する。具体的には、メモリ接続制御部１９ａは、遅延調整用メモリ１３１と遅延調整用大容量メモリ１３２との接続を物理的に切断する。

制御部２０ａは、制御部２０と同様の処理を行う。また、制御部２０ａは、経路切替実施後、すなわち経路選択部１５により経路の切り替えがなされた後に、遅延調整用大容量メモリ１３２の接続を解除させる指示を含むメモリ接続指示をメモリ接続制御部１９ａに出力する。また、制御部２０ａは、遅延調整により遅延差がなくなった後に、切替前の経路へ接続させる指示を含む経路選択指示を経路選択部１５に出力する。

図４及び図５は、第２の実施形態における伝送装置１０ａの処理を説明するための図である。
図４（Ａ）に示すように、０系伝送路が故障などの影響により通信が行えず０系伝送路の復旧中で、かつ、１系伝送路のみで通信を行っている際に、メモリ接続制御部１９ａは制御部２０ａからの指示にしたがって、０系伝送路における遅延調整用メモリ１３１－１と遅延調整用大容量メモリ１３２との接続を切断する。

その後、図４（Ｂ）に示すように、０系伝送路が復旧し、疎通が回復した後、遅延差検出部１４において、遅延調整用メモリ１３１－１から取得したＯＴＵフレームにおけるＭＦＡＳの値と、遅延調整用メモリ１３１－２から取得したＯＴＵフレームにおけるＭＦＡＳの値とを比較することによって遅延差を算出する。ここで、同一の信号において０系伝送路の信号が１系伝送路の信号よりも遅く受信された場合、図５に示すように、メモリ接続制御部１９ａはより遅延の少ない伝送路である１系伝送路における遅延調整用メモリ１３１－２に遅延調整用大容量メモリ１３２を接続し直す。そして、遅延差検出部１４で遅延調整を行い、遅延差をなくした後、経路選択部１５で１系伝送路から０系伝送路に切戻しを行う。

図６は、第２の実施形態における伝送装置１０ａの処理の流れを示すフローチャートである。なお、図６の処理は、経路選択部１５により経路の切替がなされた後に実行される。
制御部２０ａは、経路選択部１５により経路の切り替えがなされた後に、遅延調整用大容量メモリ１３２の接続を解除させる指示を含むメモリ接続指示を生成する。制御部２０ａは、生成したメモリ接続指示をメモリ接続制御部１９ａに出力する。メモリ接続制御部１９ａは、制御部２０ａから出力されたメモリ接続指示にしたがって、遅延調整用メモリ１３１と遅延調整用大容量メモリ１３２との接続を切断する（ステップＳ２０１）。

例えば、メモリ接続制御部１９ａは、遅延調整用メモリ１３１－１と遅延調整用大容量メモリ１３２とが接続されている場合には、遅延調整用メモリ１３１－１と遅延調整用大容量メモリ１３２との接続を切断する。
また、例えば、メモリ接続制御部１９ａは、遅延調整用メモリ１３１－２と遅延調整用大容量メモリ１３２とが接続されている場合には、遅延調整用メモリ１３１－２と遅延調整用大容量メモリ１３２との接続を切断する。
これにより、遅延調整用大容量メモリ１３２は、遅延調整用メモリ１３１－１及び１３１－２のいずれにも接続されていない状態になる。

制御部２０ａは、遅延差検出部１４からの故障回復を示す通知又は運用者からの切り戻しの指示により伝送路の復旧を検出する（ステップＳ２０２）。遅延差検出部１４は、遅延調整用メモリ１３１－１及び遅延調整用メモリ１３１－２に蓄積されているＯＴＵフレームに基づいて、０系伝送路と１系伝送路との間の遅延差を算出する（ステップＳ２０３）。

制御部２０ａは、遅延差検出部１４から出力された遅延差の情報に基づいて、同一の信号が早く受信された伝送路を判定する（ステップＳ２０４）。制御部２０ａは、判定結果に応じてメモリ接続指示を生成し、生成したメモリ接続指示をメモリ接続制御部１９ａに出力する。

例えば、制御部２０ａは、０系伝送路の信号が１系伝送路の信号よりも早く受信されたと判定した場合、０系伝送路から受信された信号を蓄積する遅延調整用メモリ１３１、すなわち遅延調整用メモリ１３１－１に遅延調整用大容量メモリ１３２を接続させる旨の指示を含むメモリ接続指示を生成する。そして、制御部２０ａは、生成したメモリ接続指示をメモリ接続制御部１９ａに出力する。

また、例えば、制御部２０ａは、１系伝送路の信号が０系伝送路の信号よりも早く受信されたと判定した場合、１系伝送路から受信された信号を蓄積する遅延調整用メモリ１３１、すなわち遅延調整用メモリ１３１－２に遅延調整用大容量メモリ１３２を接続させる旨の指示を含むメモリ接続指示を生成する。そして、制御部２０ａは、生成したメモリ接続指示をメモリ接続制御部１９ａに出力する。

メモリ接続制御部１９ａは、制御部２０ａから出力されたメモリ接続指示にしたがって、遅延調整用メモリ１３１－１又は遅延調整用メモリ１３１－２のいずれかに遅延調整用大容量メモリ１３２を接続する（ステップＳ２０５）。例えば、メモリ接続制御部１９ａは、遅延調整用メモリ１３１－１に遅延調整用大容量メモリ１３２を接続させる旨の指示がメモリ接続指示に含まれる場合、遅延調整用大容量メモリ１３２を遅延調整用メモリ１３１－１に接続する。また、例えば、メモリ接続制御部１９ａは、遅延調整用メモリ１３１－２に遅延調整用大容量メモリ１３２を接続させる旨の指示がメモリ接続指示に含まれる場合、遅延調整用大容量メモリ１３２を遅延調整用メモリ１３１－２に接続する。

メモリ接続制御部１９ａは、遅延調整用メモリ１３１と遅延調整用大容量メモリ１３２との接続が完了すると、遅延調整用大容量メモリ１３２を接続したことを制御部２０ａに応答する。制御部２０ａは、遅延調整用大容量メモリ１３２が接続された応答を受けた後、遅延量制御指示を生成し、生成した遅延量制御指示を遅延調整制御部１３３に出力する（ステップＳ２０６）。

遅延調整制御部１３３は、制御部２０ａから出力された遅延量制御指示にしたがって、メモリの読み出し速度を調整する等して遅延調整を行う（ステップＳ２０７）。遅延差検出部１４は、遅延差がなくなったことを検出したか否かを判定する（ステップＳ２０８）。遅延差検出部１４は、遅延差がなくなったことを検出した場合（ステップＳ２０８－ＹＥＳ）、遅延差がなくなったことを制御部２０ａに通知する。
一方、遅延差検出部１４は、遅延差がなくなったことを検出していない場合（ステップＳ２０８－ＮＯ）、遅延差がなくなったことを検出するまで待機する。

制御部２０ａは、遅延差がなくなったことを遅延差検出部１４から通知されると、遅延調整を終了するように遅延調整制御部１３３に指示を出力する。これにより、遅延調整制御部１３３は、遅延調整を終了する。また、制御部２０ａは、遅延差がなくなった後、経路選択部１５に対して経路選択指示を出力する。例えば、制御部２０ａは、遅延が少ない、すなわち信号が早く受信された伝送路を指定する情報を含む経路選択指示を生成し、生成した経路選択指示を経路選択部１５に出力する。なお、制御部２０ａは、遅延差検出部１４から故障情報の入力、又は、運用者により外部の通信装置から故障情報の入力がなされた場合、故障情報で示される伝送路と異なる伝送路を指定する情報を含む経路選択指示を生成し、生成した経路選択指示を経路選択部１５に出力する。

経路選択部１５は、経路選択指示にしたがって信号の取得元の経路を選択する（ステップＳ２０９）。例えば、経路選択部１５は、０系伝送路を指定する情報が経路選択指示に含まれていて、経路選択指示の取得時点で０系伝送路の経路（第１の経路）と接続している場合には、第１の経路を選択するが接続の切替などの動作は行わない。このように、経路選択指示で指定された経路と、経路選択指示の取得時点で接続している経路とが同じである場合には、経路選択部１５は経路の切り替えを行わない。

一方、経路選択部１５は、０系伝送路を指定する情報が経路選択指示に含まれていて、経路選択指示の取得時点で１系伝送路の経路（第２の経路）と接続している場合には、第１の経路を選択して、接続先を第２の経路から第１の経路へ切替動作を行う。このように、経路選択指示で指定された経路と、経路選択指示の取得時点で接続している経路とが異なる場合には、経路選択部１５は経路の切り替えを行う。

上記の処理により、経路選択部１５と遅延差検出部１４とが接続された経路からＯＴＵフレームがデマッピング部１６に出力される。デマッピング部１６は、経路選択部１５から出力されたＯＴＵフレームにおけるＯＨの終端処理を行った後、ペイロードから所定のクライアント信号（例えば、１００ＧＥクライアント信号）を復元する（ステップＳ２１０）。デマッピング部１６は、復元したクライアント信号を送信信号生成部１７に出力する。

送信信号生成部１７は、デマッピング部１６によって復元されたクライアント信号に対して、ＯＨの挿入処理を行った後、送信用の電気信号に変換することによって送信信号を生成する（ステップＳ２１１）。送信信号生成部１７は、生成した送信信号に出力する。送信部１８は、送信信号生成部１７によって生成された送信信号を電気－光変換した後に、伝送装置１０外部へ送信する（ステップＳ２１２）。

第２の実施形態において、経路の切替前後の遅延調整用大容量メモリ１３２の接続関係について具体例を挙げて説明する。ここで、経路の切替前における遅延調整用大容量メモリ１３２の接続の処理は、図２におけるステップＳ１０３～ステップＳ１０６の処理であり、経路の切替後における遅延調整用大容量メモリ１３２の接続の処理は、図６におけるステップＳ２０１～ステップＳ２０６の処理である。

経路の切替前後の遅延調整用大容量メモリ１３２の接続関係として以下の４つのパターンが想定される。
１）切替前：０系伝送路遅延＜１系伝送路遅延→切替後：０系伝送路遅延＜１系伝送路遅延
２）切替前：０系伝送路遅延＞１系伝送路遅延→切替後：０系伝送路遅延＞１系伝送路遅延
３）切替前：０系伝送路遅延＜１系伝送路遅延→切替後：０系伝送路遅延＞１系伝送路遅延
４）切替前：０系伝送路遅延＞１系伝送路遅延→切替後：０系伝送路遅延＜１系伝送路遅延

上記の４つのパターンにおける遅延調整用大容量メモリ１３２の接続動作について詳細に説明する。
まず、１）のパターンについて説明する。１）のパターンは、図２のステップＳ１０５の処理において０系伝送路の信号が１系伝送路の信号よりも早く受信されたと判定され、かつ、図６のステップＳ２０４の処理において０系伝送路の信号が１系伝送路の信号よりも早く受信されたと判定された場合である。この場合、メモリ接続制御部１９ａは、ステップＳ１０６の処理において、遅延が少ない０系伝送路における遅延調整用メモリ１３１－１に遅延調整用大容量メモリ１３２を接続する。そして、メモリ接続制御部１９ａは、ステップＳ２０５の処理において、遅延が少ない０系伝送路における遅延調整用メモリ１３１－１に遅延調整用大容量メモリ１３２を再度接続する。

次に、２）のパターンについて説明する。２）のパターンは、図２のステップＳ１０５の処理において１系伝送路の信号が０系伝送路の信号よりも早く受信されたと判定され、かつ、図６のステップＳ２０４の処理において１系伝送路の信号が０系伝送路の信号よりも早く受信されたと判定された場合である。この場合、メモリ接続制御部１９ａは、ステップＳ１０６の処理において、遅延が少ない１系伝送路における遅延調整用メモリ１３１－２に遅延調整用大容量メモリ１３２を接続する。そして、メモリ接続制御部１９ａは、ステップＳ２０５の処理において、遅延が少ない１系伝送路における遅延調整用メモリ１３１－２に遅延調整用大容量メモリ１３２を再度接続する。

次に、３）のパターンについて説明する。３）のパターンは、図２のステップＳ１０５の処理において０系伝送路の信号が１系伝送路の信号よりも早く受信されたと判定され、かつ、図６のステップＳ２０４の処理において１系伝送路の信号が０系伝送路の信号よりも早く受信されたと判定された場合である。この場合、メモリ接続制御部１９ａは、ステップＳ１０６の処理において、遅延が少ない０系伝送路における遅延調整用メモリ１３１－１に遅延調整用大容量メモリ１３２を接続する。そして、メモリ接続制御部１９ａは、ステップＳ２０５の処理において、遅延が少ない１系伝送路における遅延調整用メモリ１３１－２に遅延調整用大容量メモリ１３２を接続する。
このように、３）のパターンでは、経路の切替前後で遅延調整用大容量メモリ１３２の接続先が切り替わっている。これにより、遅延が少ない伝送路の遅延調整を行う際のオーバーフローによるデータの廃棄を抑制することができる。

次に、４）のパターンについて説明する。４）のパターンは、図２のステップＳ１０５の処理において１系伝送路の信号が０系伝送路の信号よりも早く受信されたと判定され、かつ、図６のステップＳ２０４の処理において０系伝送路の信号が１系伝送路の信号よりも早く受信されたと判定された場合である。この場合、メモリ接続制御部１９ａは、ステップＳ１０６の処理において、遅延が少ない１系伝送路における遅延調整用メモリ１３１－２に遅延調整用大容量メモリ１３２を接続する。そして、メモリ接続制御部１９ａは、ステップＳ２０５の処理において、遅延が少ない０系伝送路における遅延調整用メモリ１３１－１に遅延調整用大容量メモリ１３２を接続する。
このように、４）のパターンにおいても、経路の切替前後で遅延調整用大容量メモリ１３２の接続先が切り替わっている。これにより、遅延が少ない伝送路の遅延調整を行う際のオーバーフローによるデータの廃棄を抑制することができる。

以上のように構成された伝送装置１０ａによれば、第１の実施形態と同様の効果を得ることができる。
また、伝送装置１０ａは、第１の実施形態のように経路の切り替えを実施した後に、所定のタイミングが経過するまでの間に遅延調整用メモリ１３１と遅延調整用大容量メモリ１３２との接続を切断する。そして、伝送装置１０ａは、所定のタイミングが経過した後に、０系伝送路と１系伝送路との間の遅延差を算出し、遅延が少ない伝送路の遅延調整用メモリ１３１に遅延調整用大容量メモリ１３２を接続しなおす。これにより、メモリ容量の不足によるデータ破棄を抑制することができる。

（第３の実施形態）
第３の実施形態は、伝送装置が備える制御部が他のシステムに実装されている場合の実施形態である。
図７は、第３の実施形態における伝送システム１００ｂのシステム構成を示す図である。伝送システム１００ｂは、伝送装置１０ｂ及び制御システム３０を備える。伝送装置１０ｂと制御システム３０との間の通信は、有線通信であってもよいし、無線通信であってもよい。

伝送装置１０ｂは、送信側の伝送装置から０系伝送路と１系伝送路それぞれで送信された複数の信号を受信し、受信した複数の信号のうちいずれかの伝送路で受信された信号を他の装置に伝送する。伝送装置１０ｂは、制御システム３０から指示にしたがって、遅延調整用大容量メモリの接続、遅延調整及び経路の選択を行う。

制御システム３０は、伝送装置１０ｂから得られる情報に基づいて、伝送装置１０ｂに対して遅延調整用大容量メモリの接続、遅延調整及び経路の選択を指示することによって伝送装置１０ｂを制御する。制御システム３０は、例えば伝送装置１０ｂが設置された場所とは異なる場所であり、運用者が位置している場所に設けられる。

次に、伝送装置１０ｂ及び制御システム３０の具体的な構成について説明する。
伝送装置１０ｂは、受信部１１－１，１１－２、復号部１２－１，１２－２、遅延調整部１３ｂ、遅延差検出部１４ｂ、経路選択部１５ｂ、デマッピング部１６、送信信号生成部１７、送信部１８、メモリ接続制御部１９ｂ及び通信部２１を備える。

伝送装置１０ｂは、遅延調整部１３、遅延差検出部１４、経路選択部１５及びメモリ接続制御部１９に代えて遅延調整部１３ｂ、遅延差検出部１４ｂ、経路選択部１５ｂ及びメモリ接続制御部１９ｂを備える点、制御部２０を備えない点、通信部２１を新たに備える点で伝送装置１０と構成が異なる。伝送装置１０ｂは、他の構成については伝送装置１０と同様である。そのため、伝送装置１０ｂ全体の説明は省略し、遅延調整部１３ｂ、遅延差検出部１４ｂ、経路選択部１５ｂ、メモリ接続制御部１９ｂ及び通信部２１について説明する。

通信部２１は、制御システム３０との間で通信を行う。通信部２１は、遅延差情報を制御システム３０に送信し、メモリ接続指示、遅延量制御指示及び経路選択指示を制御システム３０から受信する。

遅延調整部１３ｂは、遅延調整部１３と同様の動作を行う。遅延調整部１３ｂが行う動作で遅延調整部１３が行う動作と異なる点は、制御部２０からの指示ではなく、制御システム３０から送信された指示に基づいて動作する点である。

遅延差検出部１４ｂは、遅延差検出部１４と同様の動作を行う。遅延差検出部１４ｂが行う動作で遅延差検出部１４が行う動作と異なる点は、遅延差情報を制御部２０に出力するのではなく、通信部２１を介して遅延差情報を制御システム３０に出力する点である。

経路選択部１５ｂは、経路選択部１５と同様の動作を行う。経路選択部１５ｂが行う動作で経路選択部１５が行う動作と異なる点は、制御部２０からの指示ではなく、制御システム３０から送信された指示に基づいて動作する点である。

メモリ接続制御部１９ｂは、メモリ接続制御部１９と同様の動作を行う。メモリ接続制御部１９ｂが行う動作でメモリ接続制御部１９が行う動作と異なる点は、制御部２０からの指示ではなく、制御システム３０から送信された指示に基づいて動作する点である。

次に、制御システム３０の構成について説明する。
制御システム３０は、通信部３１及び制御部３２を備える。
通信部３１は、伝送装置１０ｂとの間で通信を行う。通信部３１は、遅延差情報を伝送装置１０ｂから受信し、メモリ接続指示、遅延量制御指示及び経路選択指示を伝送装置１０ｂに送信する。

制御部３２は、伝送装置１０ｂから得られた情報に基づいて伝送装置１０ｂを制御する。例えば、制御部３２は、伝送装置１０ｂから得られた遅延差情報に基づいて、同一の信号が早く受信された伝送路を判定する。すなわち、制御部３２は、伝送装置１０ｂにおいて０系伝送路又は１系伝送路のいずれの伝送路の信号が早く受信されたかを判定する。

また、例えば、制御部３２は、遅延差情報による判定結果に基づいてメモリ接続指示を生成する。また、例えば、制御部３２は、遅延差情報に基づいて遅延量制御指示を生成する。また、例えば、制御部３２は、遅延差情報や経路の故障を示す故障情報に基づいて経路選択指示を生成する。

図８は、第３の実施形態における伝送システム１００ｂの処理の流れを示すシーケンス図である。なお、図８の処理開始時には、遅延調整用大容量メモリ１３２は、遅延調整用メモリ１３１－１及び１３１－２のいずれにも接続されていないものとする。
伝送装置１０ｂは、２系統で信号を受信する（ステップＳ３０１）。具体的には、受信部１１－１は、０系伝送路から信号を受信する。また、受信部１１－２は、１系伝送路から信号を受信する。受信部１１－１は、受信した信号を光－電気変換して、光－電気変換後の信号を復号部１２－１に出力する。また、受信部１１－２は、受信した信号を光－電気変換して、光－電気変換後の信号を復号部１２－２に出力する（ステップＳ３０２）。

復号部１２－１は、受信した電気信号からＯＴＵフレームを復元する。復号部１２－１は、フレーム同期を確立した後に、復元したＯＴＵフレームを遅延調整用メモリ１３１－１に蓄積する。また、復号部１２－２は、受信した電気信号からＯＴＵフレームを復元する（ステップＳ３０３）。復号部１２－２は、フレーム同期を確立した後に、復元したＯＴＵフレームを遅延調整用メモリ１３１－２に蓄積する。

遅延差検出部１４ｂは、遅延調整用メモリ１３１－１及び遅延調整用メモリ１３１－２に蓄積されているＯＴＵフレームに基づいて、０系伝送路と１系伝送路との間の遅延差を算出する（ステップＳ３０４）。なお、遅延差の算出方法は、第１の実施形態と同様であるため説明を省略する。遅延差検出部１４ｂは、算出した遅延差の情報を通信部２１に出力するとともに、ＯＴＵフレームを経路選択部１５ｂに出力する。

通信部２１は、遅延差検出部１４ｂから出力された遅延差の情報を制御システム３０に送信する（ステップＳ３０５）。
制御システム３０の通信部３１は、伝送装置１０ｂから送信された遅延差の情報を受信する。通信部３１は、受信した遅延差の情報を制御部３２に出力する。制御部３２は、通信部３１から出力された遅延差の情報に基づいて、同一の信号が早く受信された伝送路を判定する（ステップＳ３０６）。制御部３２は、判定結果に応じてメモリ接続指示を生成し、生成したメモリ接続指示を通信部３１に出力する。

通信部３１は、制御部３２から出力されたメモリ接続指示を伝送装置１０ｂに送信する（ステップＳ３０７）。
伝送装置１０ｂの通信部２１は、制御システム３０から送信されたメモリ接続指示を受信する。通信部２１は、受信したメモリ接続指示をメモリ接続制御部１９ｂに出力する。メモリ接続制御部１９ｂは、通信部２１から出力されたメモリ接続指示にしたがって、遅延調整用メモリ１３１－１又は遅延調整用メモリ１３１－２のいずれかに遅延調整用大容量メモリ１３２を接続する（ステップＳ３０８）。

例えば、メモリ接続制御部１９ｂは、遅延調整用メモリ１３１－１に遅延調整用大容量メモリ１３２を接続させる旨の指示がメモリ接続指示に含まれる場合、遅延調整用大容量メモリ１３２を遅延調整用メモリ１３１－１に接続する。また、例えば、メモリ接続制御部１９ｂは、遅延調整用メモリ１３１－２に遅延調整用大容量メモリ１３２を接続させる旨の指示がメモリ接続指示に含まれる場合、遅延調整用大容量メモリ１３２を遅延調整用メモリ１３１－２に接続する。

メモリ接続制御部１９ｂは、遅延調整用メモリ１３１と遅延調整用大容量メモリ１３２との接続が完了すると、遅延調整用大容量メモリ１３２を接続したことを示す応答を生成して、通信部２１を介して制御システム３０に応答を送信する。
制御システム３０の通信部３１は、伝送装置１０ｂから送信された応答を受信し、受信した応答を制御部３２に出力する。制御部３２は、遅延調整用大容量メモリ１３２が接続された応答を受けた後、遅延量制御指示を生成し、生成した遅延量制御指示を通信部３１に出力する（ステップＳ３０９）。通信部３１は、制御部３２から出力された遅延量制御指示を伝送装置１０ｂに送信する（ステップＳ３１０）。

伝送装置１０ｂの通信部２１は、制御システム３０から送信された遅延量制御指示を受信する。通信部２１は、受信した遅延量制御指示を遅延調整制御部１３３ｂに出力する。遅延調整制御部１３３ｂは、通信部２１から出力された遅延量制御指示にしたがって、メモリの読み出し速度を調整する等して遅延調整を行う（ステップＳ３１１）。遅延差検出部１４ｂは、遅延差がなくなったことを検出すると（ステップＳ３１２）、遅延差がなくなったことを示す通知を生成し、生成した通知を通信部２１に出力する。通信部２１は、遅延差検出部１４ｂから出力された通知を制御システム３０に送信する（ステップＳ３１３）。

制御システム３０の通信部３１は、伝送装置１０ｂから送信された通知を受信する。通信部３１は、受信した通知を制御部３２に出力する。制御部３２は、通信部３１から出力された通知において遅延差がなくなったことを検出すると、遅延調整を終了する指示を含む遅延調整終了指示を生成する。制御部３２は、生成した遅延調整終了指示を通信部３１に出力する。通信部３１は、制御部３２から出力された遅延調整終了指示を伝送装置１０ｂに送信する（ステップＳ３１４）。

伝送装置１０ｂの通信部２１は、制御システム３０から送信された遅延調整終了指示を受信する。通信部２１は、受信した遅延調整終了指示を遅延調整制御部１３３ｂに出力する。これにより、遅延調整制御部１３３ｂは、遅延調整を終了する（ステップＳ３１５）。
制御システム３０の制御部３２は、遅延調整終了指示が送信された後、経路選択指示を生成する。例えば、制御部３２は、遅延が少ない、すなわち信号が早く受信された伝送路を指定する情報を含む経路選択指示を生成し、生成した経路選択指示を通信部３１に出力する。通信部３１は、制御部３２から出力された経路選択指示を伝送装置１０ｂに送信する（ステップＳ３１６）。

伝送装置１０ｂの通信部２１は、制御システム３０から送信された経路選択指示を受信する。通信部２１は、受信した経路選択指示を経路選択部１５ｂに出力する。経路選択部１５ｂは、通信部２１から出力された経路選択指示にしたがって信号の取得元の経路を選択する（ステップＳ３１７）。例えば、経路選択部１５ｂは、０系伝送路を指定する情報が経路選択指示に含まれていて、経路選択指示の取得時点で０系伝送路の経路（第１の経路）と接続している場合には、第１の経路を選択するが接続の切替などの動作は行わない。このように、経路選択指示で指定された経路と、経路選択指示の取得時点で接続している経路とが同じである場合には、経路選択部１５ｂは経路の切り替えを行わない。

一方、経路選択部１５ｂは、０系伝送路を指定する情報が経路選択指示に含まれていて、経路選択指示の取得時点で１系伝送路の経路（第２の経路）と接続している場合には、第１の経路を選択して、接続先を第２の経路から第１の経路へ切替動作を行う。このように、経路選択指示で指定された経路と、経路選択指示の取得時点で接続している経路とが異なる場合には、経路選択部１５ｂは経路の切り替えを行う。

上記の処理により、経路選択部１５ｂと遅延差検出部１４ｂとが接続された経路からＯＴＵフレームがデマッピング部１６に出力される。デマッピング部１６は、経路選択部１５から出力されたＯＴＵフレームにおけるＯＨの終端処理を行った後、ペイロードから所定のクライアント信号（例えば、１００ＧＥクライアント信号）を復元する（ステップＳ３１８）。デマッピング部１６は、復元したクライアント信号を送信信号生成部１７に出力する。

送信信号生成部１７は、デマッピング部１６によって復元されたクライアント信号に対して、ＯＨの挿入処理を行った後、送信用の電気信号に変換することによって送信信号を生成する（ステップＳ３１９）。送信信号生成部１７は、生成した送信信号に出力する。送信部１８は、送信信号生成部１７によって生成された送信信号を電気－光変換した後に、伝送装置１０外部へ送信する（ステップＳ３２０）。

以上のように構成された伝送システム１００ｂによれば、第１の実施形態と同様の効果を得ることができる。
また、伝送システム１００ｂは、第１の実施形態における伝送装置１０の一部の機能部が他のシステムに実装される。これにより、第１の実施形態と比較して伝送装置１０ｂにおける処理負荷を軽減することが可能になる。

＜変形例＞
本実施形態では、制御システム３０が、１台の伝送装置１０ｂを制御する構成を示したが、制御システム３０は複数台の伝送装置１０ｂを制御するように構成されてもよい。

（第４の実施形態）
第４の実施形態は、伝送装置が備える制御部が他のシステムに実装されている構成であって、経路切替の実施後において０系伝送路又は１系伝送路のいずれかの伝送路で通信を行っている状況から、経路切替前の伝送路に接続を切り替える（以下、「経路の切戻し」という。）際の問題点を解消する実施形態である。

図９は、第４の実施形態における伝送システム１００ｃのシステム構成を示す図である。伝送システム１００ｃは、伝送装置１０ｃ及び制御システム３０ｃを備える。
伝送装置１０ｃは、伝送装置１０ｂと同様の処理を行う。また、伝送装置１０ｃは、経路切替を実行した後、所定のタイミングで経路の切戻しを行う。
制御システム３０ｃは、制御システム３０と同様の処理を行う。また、制御システム３０ｃは、経路切替を実行した後、所定のタイミングで伝送装置１０ｃに対して経路の切戻しを指示する。

次に、伝送装置１０ｃ及び制御システム３０ｃの具体的な構成について説明する。
伝送装置１０ｃは、受信部１１－１，１１－２、復号部１２－１，１２－２、遅延調整部１３ｂ、遅延差検出部１４ｂ、経路選択部１５ｂ、デマッピング部１６、送信信号生成部１７、送信部１８及びメモリ接続制御部１９ｃを備える。

伝送装置１０ｃは、メモリ接続制御部１９ｂに代えてメモリ接続制御部１９ｃを備える点で伝送装置１０ｂと構成が異なる。伝送装置１０ｃは、他の構成については伝送装置１０ｂと同様である。そのため、伝送装置１０ｃ全体の説明は省略し、メモリ接続制御部１９ｃについて説明する。

メモリ接続制御部１９ｃは、メモリ接続制御部１９ｂと同様の処理を行う。また、メモリ接続制御部１９ｃは、経路切替実施後に、遅延調整用メモリ１３１に接続されている遅延調整用大容量メモリ１３２の接続を切断する。具体的には、メモリ接続制御部１９ｃは、遅延調整用メモリ１３１と遅延調整用大容量メモリ１３２との接続を物理的に切断する。

次に、制御システム３０ｃの構成について説明する。
制御システム３０ｃは、通信部３１及び制御部３２ｃを備える。
制御部３２ｃは、制御部３２と同様の処理を行う。また、制御部３２ｃは、経路切替実施後、すなわち経路選択部１５により経路の切り替えがなされた後に、遅延調整用大容量メモリ１３２の接続を解除させる指示を含むメモリ接続指示を、通信部３１を介して伝送装置１０ｃに送信する。また、制御部２０ｃは、遅延調整により遅延差がなくなった後に、切替前の経路へ接続させる指示を含む経路選択指示を、通信部３１を介して伝送装置１０ｃに送信する。

図１０は、第４の実施形態における伝送システム１００ｃの処理の流れを示すシーケンス図である。なお、図１０の処理は、経路選択部１５により経路の切替がなされた後に実行される。
制御システム３０ｃの制御部３２ｃは、伝送装置１０ｃにおいて経路の切り替えがなされた後に、遅延調整用大容量メモリ１３２の接続を解除させる指示を含むメモリ接続指示を生成する。制御部３２ｃは、生成したメモリ接続指示を通信部３１に出力する。通信部３１は、制御部３２から出力されたメモリ接続指示を伝送装置１０ｃに送信する（ステップＳ４０１）。

伝送装置１０ｃの通信部２１は、制御システム３０ｃから送信されたメモリ接続指示を受信する。通信部２１は、受信したメモリ接続指示をメモリ接続制御部１９ｃに出力する。メモリ接続制御部１９ｃは、通信部２１から出力されたメモリ接続指示にしたがって、遅延調整用メモリ１３１と遅延調整用大容量メモリ１３２との接続を切断する（ステップＳ４０２）。

例えば、メモリ接続制御部１９ｃは、遅延調整用メモリ１３１－１と遅延調整用大容量メモリ１３２とが接続されている場合には、遅延調整用メモリ１３１－１と遅延調整用大容量メモリ１３２との接続を切断する。
また、例えば、メモリ接続制御部１９ｃは、遅延調整用メモリ１３１－２と遅延調整用大容量メモリ１３２とが接続されている場合には、遅延調整用メモリ１３１－２と遅延調整用大容量メモリ１３２との接続を切断する。
これにより、遅延調整用大容量メモリ１３２は、遅延調整用メモリ１３１－１及び１３１－２のいずれにも接続されていない状態になる。

遅延差検出部１４ｂは、伝送路の復旧を検出すると（ステップＳ４０３）、遅延調整用メモリ１３１－１及び遅延調整用メモリ１３１－２に蓄積されているＯＴＵフレームに基づいて、０系伝送路と１系伝送路との間の遅延差を算出する（ステップＳ４０４）。なお、遅延差の算出方法は、第１の実施形態と同様であるため説明を省略する。遅延差検出部１４ｂは、算出した遅延差の情報を通信部２１に出力するとともに、ＯＴＵフレームを経路選択部１５ｂに出力する。

通信部２１は、遅延差検出部１４ｂから出力された遅延差の情報を制御システム３０ｃに送信する（ステップＳ４０５）。
制御システム３０ｃの通信部３１は、伝送装置１０ｃから送信された遅延差の情報を受信する。通信部３１は、受信した遅延差の情報を制御部３２ｃに出力する。制御部３２ｃは、通信部３１から出力された遅延差の情報に基づいて、同一の信号が早く受信された伝送路を判定する（ステップＳ４０６）。制御部３２ｃは、判定結果に応じてメモリ接続指示を生成し、生成したメモリ接続指示を通信部３１に出力する。

通信部３１は、制御部３２ｃから出力されたメモリ接続指示を伝送装置１０ｃに送信する（ステップＳ４０７）。
伝送装置１０ｃの通信部２１は、制御システム３０ｃから送信されたメモリ接続指示を受信する。通信部２１は、受信したメモリ接続指示をメモリ接続制御部１９ｃに出力する。メモリ接続制御部１９ｃは、通信部２１から出力されたメモリ接続指示にしたがって、遅延調整用メモリ１３１－１又は遅延調整用メモリ１３１－２のいずれかに遅延調整用大容量メモリ１３２を接続する（ステップＳ４０８）。

メモリ接続制御部１９ｃは、遅延調整用メモリ１３１と遅延調整用大容量メモリ１３２との接続が完了すると、遅延調整用大容量メモリ１３２を接続したことを示す応答を生成して、通信部２１を介して制御システム３０ｃに応答を送信する。
制御システム３０ｃの通信部３１は、伝送装置１０ｃから送信された応答を受信し、受信した応答を制御部３２ｃに出力する。制御部３２ｃは、遅延調整用大容量メモリ１３２が接続された応答を受けた後、遅延量制御指示を生成し、生成した遅延量制御指示を通信部３１に出力する（ステップＳ４０９）。通信部３１は、制御部３２ｃから出力された遅延量制御指示を伝送装置１０ｃに送信する（ステップＳ４１０）。

伝送装置１０ｃの通信部２１は、制御システム３０ｃから送信された遅延量制御指示を受信する。通信部２１は、受信した遅延量制御指示を遅延調整制御部１３３ｂに出力する。遅延調整制御部１３３ｂは、通信部２１から出力された遅延量制御指示にしたがって、メモリの読み出し速度を調整する等して遅延調整を行う（ステップＳ４１１）。遅延差検出部１４ｂは、遅延差がなくなったことを検出すると（ステップＳ４１２）、遅延差がなくなったことを示す通知を生成し、生成した通知を通信部２１に出力する。通信部２１は、遅延差検出部１４ｂから出力された通知を制御システム３０ｃに送信する（ステップＳ４１３）。

制御システム３０ｃの通信部３１は、伝送装置１０ｃから送信された通知を受信する。通信部３１は、受信した通知を制御部３２ｃに出力する。制御部３２ｃは、通信部３１から出力された通知において遅延差がなくなったことを検出すると、遅延調整を終了する指示を含む遅延調整終了指示を生成する。制御部３２ｃは、生成した遅延調整終了指示を通信部３１に出力する。通信部３１は、制御部３２ｃから出力された遅延調整終了指示を伝送装置１０ｃに送信する（ステップＳ４１４）。

伝送装置１０ｃの通信部２１は、制御システム３０ｃから送信された遅延調整終了指示を受信する。通信部２１は、受信した遅延調整終了指示を遅延調整制御部１３３ｂに出力する。これにより、遅延調整制御部１３３ｂは、遅延調整を終了する（ステップＳ４１５）。
制御システム３０ｃの制御部３２ｃは、遅延調整終了指示が送信された後、経路選択指示を生成する。例えば、制御部３２ｃは、遅延が少ない、すなわち信号が早く受信された伝送路を指定する情報を含む経路選択指示を生成し、生成した経路選択指示を通信部３１に出力する。通信部３１は、制御部３２ｃから出力された経路選択指示を伝送装置１０ｂに送信する（ステップＳ４１６）。

伝送装置１０ｃの通信部２１は、制御システム３０ｃから送信された経路選択指示を受信する。通信部２１は、受信した経路選択指示を経路選択部１５ｂに出力する。経路選択部１５ｂは、通信部２１から出力された経路選択指示にしたがって信号の取得元の経路を選択する（ステップＳ４１７）。例えば、経路選択部１５ｂは、０系伝送路を指定する情報が経路選択指示に含まれていて、経路選択指示の取得時点で０系伝送路の経路（第１の経路）と接続している場合には、第１の経路を選択するが接続の切替などの動作は行わない。このように、経路選択指示で指定された経路と、経路選択指示の取得時点で接続している経路とが同じである場合には、経路選択部１５ｂは経路の切り替えを行わない。

一方、経路選択部１５ｂは、０系伝送路を指定する情報が経路選択指示に含まれていて、経路選択指示の取得時点で１系伝送路の経路（第２の経路）と接続している場合には、第１の経路を選択して、接続先を第２の経路から第１の経路へ切替動作を行う。このように、経路選択指示で指定された経路と、経路選択指示の取得時点で接続している経路とが異なる場合には、経路選択部１５ｂは経路の切り替えを行う。

上記の処理により、経路選択部１５ｂと遅延差検出部１４ｂとが接続された経路からＯＴＵフレームがデマッピング部１６に出力される。デマッピング部１６は、経路選択部１５から出力されたＯＴＵフレームにおけるＯＨの終端処理を行った後、ペイロードから所定のクライアント信号（例えば、１００ＧＥクライアント信号）を復元する（ステップＳ４１８）。デマッピング部１６は、復元したクライアント信号を送信信号生成部１７に出力する。

送信信号生成部１７は、デマッピング部１６によって復元されたクライアント信号に対して、ＯＨの挿入処理を行った後、送信用の電気信号に変換することによって送信信号を生成する（ステップＳ４１９）。送信信号生成部１７は、生成した送信信号に出力する。送信部１８は、送信信号生成部１７によって生成された送信信号を電気－光変換した後に、伝送装置１０外部へ送信する（ステップＳ４２０）。

以上のように構成された伝送システム１００ｃによれば、第２の実施形態及び第３の実施形態と同様の効果を得ることができる。

＜変形例＞
本実施形態では、制御システム３０ｃが、１台の伝送装置１０ｃを制御する構成を示したが、制御システム３０ｃは複数台の伝送装置１０ｃを制御するように構成されてもよい。

上述した実施形態における伝送装置１０，１０ａ，１０ｂ，１０ｃ、制御システム３０，３０ｃをコンピュータで実現するようにしてもよい。その場合、この機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することによって実現してもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ－ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。

さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含んでもよい。また上記プログラムは、前述した機能の一部を実現するためのものであってもよく、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであってもよく、ＦＰＧＡ（Field Programmable Gate Array）等のプログラマブルロジックデバイスを用いて実現されるものであってもよい。

以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。

１０、１０ａ、１０ｂ、１０ｃ…伝送装置， １１－１、１１－２…受信部， １２－１、１２－２…復号部， １３、１３ｂ…遅延調整部， １３１－１、１３１－２…遅延調整用メモリ， １３２…遅延調整用大容量メモリ， １３３、１３３ｂ…遅延調整制御部， １４、１４ｂ…遅延差検出部， １５、１５ｂ…経路選択部， １６…デマッピング部， １７…送信信号生成部， １８…送信部， １９、１９ａ、１９ｂ、１９ｃ…メモリ接続制御部， ２０、２０ａ、２０ｂ、２０ｃ…制御部， ２１…通信部， ３０、３０ｃ…制御システム， ３１…通信部， ３２…制御部

Claims (7)

1. 現用系の伝送路と、予備系の伝送路とを介して送信側の伝送装置との間で通信を行う伝送装置であって、
   前記現用系の伝送路と前記予備系の伝送路との最大の経路差による遅延を許容できる容量を有するメモリと、
   前記メモリの接続を切り替えて、前記現用系の伝送路又は前記予備系の伝送路のいずれか一方の信号から復元されたフレームをそのまま前記メモリに蓄積させるメモリ接続制御部と、
   を備える伝送装置。
2. 前記メモリ接続制御部は、遅延が少ない前記現用系の伝送路又は前記予備系の伝送路のいずれか一方の信号から復元されたフレームをそのまま前記メモリに蓄積させる、請求項１に記載の伝送装置。
3. 現用系の伝送路と、予備系の伝送路とを介して送信側の伝送装置との間で通信を行う伝送装置であって、
   前記現用系の伝送路と前記予備系の伝送路との最大の経路差による遅延を許容できる容量を有するメモリと、
   前記メモリの接続を切り替えて、前記現用系の伝送路又は前記予備系の伝送路のいずれか一方の信号を前記メモリに蓄積させるメモリ接続制御部と、
   前記現用系の伝送路又は前記予備系の伝送路のうち、信号の取得元の経路を選択する経路選択部と、
   を備え、
   前記メモリ接続制御部は、前記現用系の伝送路又は前記予備系の伝送路のいずれかの伝送路において疎通待機中に前記メモリの接続を切断し、疎通が回復した後に、遅延が少ない前記現用系の伝送路又は前記予備系の伝送路のいずれか一方の信号を蓄積させるために前記メモリを再度接続しなおし、
   前記経路選択部は、前記メモリの接続がなされた後に、信号の取得元の経路を選択した経路に切り替える伝送装置。
4. 現用系の伝送路と、予備系の伝送路とを介して送信側の伝送装置との間で通信を行う伝送装置と、前記伝送装置を制御する制御システムとを備える伝送システムであって、
   前記伝送装置は、
   前記現用系の伝送路と前記予備系の伝送路との最大の経路差による遅延を許容できる容量を有するメモリと、
   前記制御システムからの指示に従って前記メモリの接続を切り替えて、前記現用系の伝送路又は前記予備系の伝送路のいずれか一方の信号から復元されたフレームをそのまま前記メモリに蓄積させるメモリ接続制御部と、
   を備え、
   前記制御システムは、
   前記メモリの接続先を前記メモリ接続制御部に対して指示する制御部、
   を備える伝送システム。
5. 現用系の伝送路と、予備系の伝送路とを介して送信側の伝送装置との間で通信を行う伝送装置と、前記伝送装置を制御する制御システムとを備える伝送システムであって、
   前記伝送装置は、
   前記現用系の伝送路と前記予備系の伝送路との最大の経路差による遅延を許容できる容量を有するメモリと、
   前記制御システムからの指示に従って前記メモリの接続を切り替えて、前記現用系の伝送路又は前記予備系の伝送路のいずれか一方の信号を前記メモリに蓄積させるメモリ接続制御部と、
   前記制御システムからの指示に従って、前記現用系の伝送路又は前記予備系の伝送路のうち、信号の取得元の経路を選択する経路選択部と、
   を備え、
   前記制御システムは、
   前記メモリの接続先を前記メモリ接続制御部に対して指示するとともに、信号の取得元の経路を前記経路選択部に対して指示する制御部、
   を備え、
   前記制御部は、
   前記メモリ接続制御部に対して、前記現用系の伝送路又は前記予備系の伝送路のいずれかの伝送路において疎通待機中に前記メモリの接続を切断し、疎通が回復した後に、遅延が少ない前記現用系の伝送路又は前記予備系の伝送路のいずれか一方の信号を蓄積させるために前記メモリを再度接続しなおす指示を行い、
   前記経路選択部に対して、前記メモリの接続がなされた後に、信号の取得元の経路を選択した経路に切り替える指示を行う伝送システム。
6. 現用系の伝送路と、予備系の伝送路とを介して送信側の伝送装置との間で通信を行う伝送装置における遅延調整方法であって、
   前記現用系の伝送路と前記予備系の伝送路との最大の経路差による遅延を許容できる容量を有するメモリの接続を切り替えて、前記現用系の伝送路又は前記予備系の伝送路のいずれか一方の信号から復元されたフレームをそのまま前記メモリに蓄積させるメモリ接続制御ステップ、
   を有する遅延調整方法。
7. 現用系の伝送路と、予備系の伝送路とを介して送信側の伝送装置との間で通信を行う伝送装置における遅延調整方法であって、
   前記現用系の伝送路と前記予備系の伝送路との最大の経路差による遅延を許容できる容量を有するメモリの接続を切り替えて、前記現用系の伝送路又は前記予備系の伝送路のいずれか一方の信号を前記メモリに蓄積させるメモリ接続制御ステップと、
   前記現用系の伝送路又は前記予備系の伝送路のうち、信号の取得元の経路を選択する経路選択ステップと、
   を有し、
   前記メモリ接続制御ステップでは、前記現用系の伝送路又は前記予備系の伝送路のいずれかの伝送路において疎通待機中に前記メモリの接続を切断し、疎通が回復した後に、遅延が少ない前記現用系の伝送路又は前記予備系の伝送路のいずれか一方の信号を蓄積させるために前記メモリを再度接続しなおし、
   前記経路選択ステップでは、前記メモリの接続がなされた後に、信号の取得元の経路を選択した経路に切り替える遅延調整方法。

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