JP2005277789A - 伝送路無瞬断切替位相調整システム及びそれに用いる伝送路無瞬断切替位相調整方法 - Google Patents

Abstract

【課題】 無瞬断冗長切替えにおける主信号の位相調整を行うエラスティックメモリにおける伝送信号の遅延量を最小限にすることが可能な伝送路無瞬断切替位相調整システムを提供する。
【解決手段】 遅延測定情報挿入回路１７ａはタイマ値と折返タイマ値と折返遅延時間とを指定されたデータの空き領域に挿入し、対向側に送出する。遅延測定情報終端回路１１ａは対向側から受信したデータの中からタイマ値を終端し、その値を折返タイマ値として遅延測定情報挿入回路１７ａに渡す。遅延測定情報終端回路１１ａは対向側から受信したデータの中から折返タイマ値、折返遅延量を終端し、その値を基に遅延測定演算部１３で自系の伝送路遅延時間を演算し、その遅延時間に相当するエラスティックメモリ１２のバッファリング容量を確保し、エラスティックメモリ１２の書込み、読出し制御を行う。
【選択図】 図１

Description

本発明は伝送路無瞬断切替位相調整システム及びそれに用いる伝送路無瞬断切替位相調整方法に関し、特に新同期網ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）ディジタル多重伝送方式の二重化伝送路の無瞬断切替えに関する。

従来、伝送路無瞬断切替方式においては、図６に示すように、ＳＤＨ信号３０１，３０２が無瞬断切替部６に入力されると、無瞬断切替部６のＪ１バイト識別部６３でＪ１バイト同期照合部６１からのＳＤＨ信号３０５のＪ１バイトを判定し、ＥＳ（エラスティック）メモリ６５に遅延量が設定される。

一方、ＳＤＨ信号３０２がＪ１バイト同期照合部６２にてＪ１バイトの同期照合が実行されると、遅延量設定制御部６７，６８によってＥＳメモリ６５，６６から読出す遅延量の読出し位相が同一となるように制御され、ＳＤＨ信号３１１，３１２がデータ一致比較部７０へ出力される。

このデータ一致比較部７０で、ＳＤＨ信号３１１，３１２の各ビットの一致が判定されると、無瞬断切替選択部６９によってＳＤＨ信号３１１に代わりＳＤＨ信号３１２が選択されて送出される（例えば、特許文献１参照）。

特許第２７１５９６２号公報

しかしながら、上述した従来の伝送路無瞬断切替方式では、０系と１系との間に距離長差が長距離になる可能性があるシステムの場合、ＥＳメモリの容量が増大し、伝送信号の遅延量が増加するという問題がある。このため、従来の伝送路無瞬断切替方式では、伝送信号遅延量の制限によって、無瞬断切替えスイッチの設置ポイントがネットワーク上で制限されることになる。

上記のように、エラスティックメモリの容量が増大し、伝送信号の遅延量が増加する理由について図７〜図１０を参照して説明する。

図７は位相調整構成のシステムを示す図である。このシステムでは、０系Ｌ１の経路と１系Ｌ２の経路とに関して、考えうる最大の経路長差に相当する遅延時間Ｔ１を計算し、このＴ１をＥＳメモリの初期遅延量として、始めに起動した系ではその遅延時間に相当するデータをＥＳメモリでバッファリングする。

後に起動した系では、始めに起動した系とＪ１バイトの先頭位置を合わせるのに最適な量に相当するデータをＥＳメモリでバッファリングする。Ｔ１は最大経路長での遅延量であるため、以下最大遅延量と記述する。

図８はＬ１とＬ２とが最大経路の半分の経路長で、経路長差が同じ場合に、０系を始めに起動した場合の位相調整量を示す図である。この場合、０系を始めに起動するため、０系には初期遅延量に相当するデータがＥＳメモリにバッファリングされる。

１系は後から起動されて０系と遅延量を比較し、初期遅延量に相当するデータがＥＳメモリにバッファリングされる。このため、経路長による遅延分の（１／２）×最大遅延量に初期遅延量（最大遅延量）を加えた１．５×最大遅延量が、分岐点から選択部（ＥＳメモリの出力）までの遅延時間となる。

図９はＬ１が最短の経路長、Ｌ２が最長の経路長で経路長差が最大の場合に、０系を始めに起動した位相調整量を示す図である。この場合、０系を始めに起動するため、０系には初期遅延量に相当するデータがＥＳメモリにバッファリングされる。

１系は後から起動されて０系と遅延量を比較するが、Ｌ２の遅延時間によってすでに初期遅延量に相当する遅延時間が生じており、ほぼ同位相であるため、ＥＳメモリにはデータがほとんどバッファリングされない。このため、最大遅延量が分岐点から選択部（ＥＳメモリの出力）までの遅延時間となる。

図１０はＬ１が最長の経路長、Ｌ２が最短の経路長で経路長差が最大の場合に、０系を始めに起動した位相調整量を示す図である。この場合、０系を始めに起動するため、０系には初期遅延量に相当するデータがＥＳメモリにバッファリングされる。

１系は後から起動されて０系と遅延量を比較するが、Ｌ１の遅延時間によってすでに初期遅延量に相当する遅延時間が生じており、初期遅延量に距離長差を加えたほぼ初期遅延量の２倍の位相差があるため、初期遅延量の２倍に相当するデータがＥＳメモリにバッファリングされる。このため、経路長による遅延分の最大遅延量に初期遅延量（最大遅延量）を加えた２×最大遅延量が、分岐点から選択部（ＥＳメモリの出力）までの遅延時間となる。

このように、従来の伝送路無瞬断切替方式では、無瞬断切替えの位相調整に際して、最大距離長による伝送路の遅延時間に、同等の時間となるＥＳメモリによるバッファリングの遅延時間が加わり、最大距離長の２倍の遅延時間が発生する。また、ＥＳメモリは最大距離長の位相差の２倍の遅延時間に相当するデータをバッファリングする容量が必要となる。

そこで、本発明の目的は上記の問題点を解消し、無瞬断冗長切替えにおける主信号の位相調整を行うエラスティックメモリにおける伝送信号の遅延量を最小限にすることができる伝送路無瞬断切替位相調整システム及びそれに用いる伝送路無瞬断切替位相調整方法を提供することにある。

本発明による伝送路無瞬断切替位相調整システムは、０系インタフェースと１系インタフェースとの間に距離長差が長距離になる可能性があり、伝送路の上り下りの各方向がほぼ同一の伝送路長のＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）伝送システムにおいて、各冗長系の主信号の位相を一致させるためのエラスティックメモリのバッファリング量の制御を行う伝送路無瞬断切替位相調整システムであって、前記伝送路の遅延測定を行うために必要な遅延測定情報をデータの未使用領域に挿入する遅延測定情報挿入回路と、受信したデータから前記遅延測定情報を抽出する遅延測定情報終端回路と、前記遅延測定情報から自系インタフェースにおける付加遅延量を演算して前記エラスティックメモリのバッファリング容量を制御する遅延測定演算回路とを備えている。

本発明による伝送路無瞬断切替位相調整方法は、０系インタフェースと１系インタフェースとの間に距離長差が長距離になる可能性があり、伝送路の上り下りの各方向がほぼ同一の伝送路長のＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）伝送システムにおいて、各冗長系の主信号の位相を一致させるためのエラスティックメモリのバッファリング量の制御を行う伝送路無瞬断切替位相調整方法であって、遅延測定情報挿入回路において前記伝送路の遅延測定を行うために必要な遅延測定情報をデータの未使用領域に挿入し、遅延測定情報終端回路において受信したデータから前記遅延測定情報を抽出し、遅延測定演算回路において前記遅延測定情報から自系インタフェースにおける付加遅延量を演算して前記エラスティックメモリのバッファリング容量を制御している。

すなわち、本発明の伝送路無瞬断切替位相調整システムは、無瞬断切替えのための冗長系位相調整方法が用いられ、各冗長系の主信号の位相を一致させるためのエラスティックメモリのバッファリング量の制御を行う部分に、伝送路の遅延測定を行うために必要な遅延測定情報をデータの未使用領域に挿入する遅延測定情報挿入回路と、受信したデータから遅延測定を行うために必要な遅延測定情報を受信する遅延測定情報終端回路と、受信した遅延測定情報から自系インタフェースにおける付加遅延量を演算し、エラスティックメモリのバッファリング容量を制御する遅延測定演算回路とを設けたことを特徴としている。

より具体的に説明すると、本発明の伝送路無瞬断切替位相調整システムでは、遅延測定情報挿入回路がクロックでカウントするタイマ値を指定されたデータの空き領域に挿入する機能を持つ。挿入されたタイマ値は主信号とともに、対向側に送出される。

遅延測定情報終端回路は対向側から受信したデータの中からタイマ値を終端し、その値を折返タイマ値として遅延測定情報挿入回路に渡す機能を持つ。遅延測定情報挿入回路はタイマ値とは別の領域に指定されたデータの空き領域に折返タイマ値を挿入する機能を持つ。

また、遅延測定情報終端回路はタイマ値を受信したタイミングから遅延測定情報挿入回路で折返タイマ値として送信するタイミングまでの所要時間を折返遅延量としてカウントし、その値も折返タイマ値として挿入する機能を持つ。

挿入された折返タイマ値、折返遅延量は主信号、自系インタフェースのタイマ値とともに、対向側に送出される。遅延測定情報終端回路は対向側から受信したデータの中から折返タイマ値、折返遅延量を終端し、その値を遅延測定演算回路に渡す機能を持つ。

遅延測定演算回路は、自系インタフェースのタイマ値、対向側から受信した折返タイマ値、折返遅延量を基に自系の伝送路遅延時間を演算し、その遅延時間に相当するエラスティックメモリのバッファリング容量を確保し、受信信号のフレーム信号、装置内フレームのタイミングにしたがって、エラスティックメモリの書込み、読出し制御を行う機能を持つ。

位相調整及び遅延時間の演算は各系それぞれ独立して個別に行われる。遅延測定情報挿入回路ではタイマ値の挿入が行われ、対向装置の遅延測定情報折返部でタイマ値が折返され、折返タイマ値、折返遅延量とともに、遅延測定部で受信される。

遅延測定部は折返タイマ値から現在のタイマ値を引き算し、タイマ値の挿入から折返して受信するまでの所要時間を演算する。遅延測定部はその所要時間から、対向装置でタイマ値の折返しに要した時間である折返遅延量を引き算する。この値が伝送路の往復に要した時間であるため、遅延測定部はさらにその値を２で割り算し、片道の伝送路遅延時間を取得する。

本発明の伝送路無瞬断切替位相調整システムでは、上記のようにして、Ｌ１の伝送路遅延時間を取得し、さらにその伝送路遅延時間を最大距離での伝送路遅延時間から引き算することによって得られる時間がエラスティックメモリでバッファリングする必要のあるデータ量に相当する時間となる。本発明の伝送路無瞬断切替位相調整システムでは、上記のようなエラスティックメモリでバッファリングするデータ量を取得する動作が行われる。

したがって、本発明の伝送路無瞬断切替位相調整システムでは、上記のようにして得られた値に基づきエラスティックメモリのバッファリング量を決定しているので、エラスティックメモリの出力から主信号の分岐までの遅延時間が、伝送路最大距離長の時の遅延時間に相当する。これは、伝送路が最大距離長の場合、エラスティックメモリのバッファリング容量がほぼ０ということである。

よって、本発明の伝送路無瞬断切替位相調整システムでは、エラスティックメモリの容量を最適化し、エラスティックメモリにおける伝送信号の遅延量を最小限にするという効果が得られる。

本発明の伝送路無瞬断切替位相調整システムでは、０系と１系との間に距離長差が長距離になる可能性があり、伝送路上り下りの各方向がほぼ同一の伝送路長のＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）伝送システムにおいて、無瞬断冗長切替えにおける主信号の位相調整を行うエラスティックメモリの容量を最適化し、エラスティックメモリにおける伝送信号の遅延量を最小限にすることで、ネットワークにおける無瞬断切替えスイッチの適用領域を拡大することが可能となる。

本発明の伝送路無瞬断切替位相調整システムは、以下に述べるような構成及び動作とすることで、無瞬断冗長切替えにおける主信号の位相調整を行うエラスティックメモリにおける伝送信号の遅延量を最小限にすることができるという効果が得られる。

次に、本発明の実施例について図面を参照して説明する。図１は本発明の一実施例による伝送路無瞬断切替位相調整システムの構成を示すブロック図である。図１において、本発明の一実施例による伝送路無瞬断切替位相調整システムは０系インタフェース１と１系インタフェース２，３とに分けられる伝送路インタフェースと、切替えセレクタ４と、信号分岐５とから構成されている。

０系インタフェース１はＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）伝送路インタフェース終端部１１と、ＥＳ（エラスティック）メモリ１２と、遅延測定演算部１３と、折返タイマ値１４と、折返遅延量１５と、タイマ１６と、ＳＤＨ伝送路インタフェース挿入部１７とから構成されている。

ＳＤＨ伝送路インタフェース終端部１１は遅延測定情報終端回路１１ａと、フレーム終端回路１１ｂと、タイマ値１１ｃと、折返遅延量１１ｄと、折返タイマ値１１ｅと、フレーム同期回路１１ｆとから構成されている。ＳＤＨ伝送路インタフェース挿入部１７は遅延測定情報挿入回路１７ａと、タイマ値１７ｂと、折返遅延量１７ｃと、折返タイマ値１７ｄとから構成されている。

尚、図示していないが、１系インタフェース２，３は上述した０系インタフェース１と同様の構成となっている。以下、遅延測定情報をＳＯＨ（Ｓｅｃｔｉｏｎ Ｏｖｅｒｈｅａｄ）のＤ４＃１〜＃３、Ｄ５＃１〜＃３、Ｄ６＃１〜＃３バイトに挿入する場合の例について説明する。

装置の伝送路インタフェースは０系インタフェース１と１系インタフェース２，３とに分けられる。装置内信号１２３は信号分岐５を行い、０系の信号１２４、１系の信号１２５として同一の信号が０系インタフェース１及び１系インタフェース３各々のＳＤＨ伝送路インタフェース挿入部１７を経由して、伝送路信号０系１３２、伝送路信号１系１３３として伝送路（図示せず）に送信される。

伝送路から受信する伝送路信号０系１３１、伝送路信号１系１３０は０系インタフェース１及び１系インタフェース３各々のＳＤＨ伝送路インタフェース終端部１１を経由して、ＥＳメモリ１２に入力される。ＥＳメモリ１２ではＥＳメモリ出力信号１２１の位相が、対向装置（図示せず）の信号分岐５から最大距離の時の遅延量と同一となるように、信号をバッファリングする。

切替えセレクタ４では０系の信号１２０と１系の信号１２１との切替えを行う。切替えセレクタ４の前段のＥＳメモリ１２によって、信号は０系と１系との両系ともに同一位相となっていることから、無瞬断で冗長系の切替えを行うことができる。

ＳＤＨ伝送路インタフェース挿入部１７の遅延測定情報挿入回路１７ａでは、タイマ１６によって生成されるタイマ値を指定されたデータの空き領域、ここではＳＯＨのＤ４＃１〜＃３バイトに挿入する。また、ＳＤＨ伝送路インタフェース終端部１１で受信したタイマ値１１ｃを折返タイマ値１７ｂとして、ここではＤ５＃１〜＃３バイトに折返タイマ値を挿入する。

また、ＳＤＨ伝送路インタフェース終端部１１で受信したタイマ値１１ｃをＳＤＨ伝送路インタフェース挿入部１７で挿入するまでには、オーバヘッドの送出タイミング待ち等、即時のタイミングでは実施できないため、遅延測定情報終端回路１１ａでタイマ値を受信したタイミングから遅延測定情報挿入回路１７ａで送信するタイミングまでの所要時間を折返遅延量１１ｅとしてカウントし、その値を折返タイマ値として、ここではＤ６＃１〜＃３バイトに挿入する。挿入されたタイマ値、折返タイマ値、折返遅延量は主信号とともに、対向装置に送出される。

ＳＤＨ伝送路インタフェース終端部１１の遅延測定情報終端回路１１ａでは、対向装置から受信したデータの中からここでは、ＳＯＨのＤ４＃１〜＃３バイトに含まれるタイマ値を終端し、その値を折返タイマ値１１ｅとして遅延測定情報挿入回路１７ｄに出力する。

また、ここでは、ＳＯＨのＤ５＃１〜＃３バイトに含まれる折返タイマ値、Ｄ６＃１〜＃３バイトに含まれる折返遅延量を終端し、その値を遅延測定演算部１３に出力する。

遅延測定演算部１３では、初期起動時、伝送路異常からの復旧時遅延測定の演算を行い、ＥＳメモリ１２のバッファリング容量を演算する。遅延測定演算部１３ではタイマ１６から入力するタイマ値１１７、遅延測定情報終端回路１１ａから入力する折返タイマ値１１３、折返遅延量１１２を基に自系の伝送路遅延時間を演算し、その遅延時間に相当するＥＳメモリ１２のバッファリング容量を確保するタイミングで、ＥＳメモリ１２の書込み、読出しの制御を行う。

また、遅延測定情報終端回路１１ａから入力するフレーム同期信号１１４と装置基準の装置内フレーム同期クロック１１８とにしたがって、ＥＳメモリ１２の書込みタイミング、読出しタイミングの制御信号１１９を出力する。

図２は本発明の一実施例による伝送路無瞬断切替位相調整システムのシステム構成を説明するためのブロック図であり、図３は本発明の一実施例において冗長系の経路長差が同じ場合の位相調整量を説明するための図である。

図４は本発明の一実施例において冗長系の経路長差が最大で、０系の経路が短い場合の位相調整量を説明するための図であり、図５は本発明の一実施例において冗長系の経路長差が最大で、１系の経路が短い場合の位相調整量を説明するための図である。これら図２〜図５を参照して、遅延測定演算部１３における伝送路遅延時間の演算方法について説明する。

図２において、送信側装置において主信号は分岐点２０で分岐し、０系、１系それぞれＬ１（２０１）、Ｌ２（２０２）の伝送路を経由し、受信側装置に入力される。受信側装置のそれぞれ０系のＥＳメモリ３５及び１系のＥＳメモリ３６では、ＥＳメモリ３５，３６の出力タイミングが、主信号の分岐点２０からＥＳメモリ３５，３６の入力点までの遅延時間が最大となる時と同等になるタイミングでデータを出力する。位相調整及び遅延時間の演算は０系及び１系の各系でそれぞれ独立して個別に行われる。

遅延測定情報挿入部３２，３３ではタイマ値の挿入が行われ、送信側装置の遅延測定情報折返部２１，２２でタイマ値が折返され、折返タイマ値、折返遅延量とともに、遅延測定部３１，３４で受信される。

遅延測定部３１，３４は折返タイマ値から現在のタイマ値を引き算し、タイマ値の挿入から折返して受信するまでの所要時間を演算する。その所要時間から、送信側装置でタイマ値の折返しに要した時間である折返遅延量を引き算する。この値が伝送路の往復に所要した時間であるため、遅延測定部３１，３４はさらにその値を２で割り算して、片道の伝送路遅延時間を取得する。

上記のようにして、本実施例では、Ｌ１（２０１）の伝送路遅延時間を取得し、さらにその伝送路遅延時間を最大距離での伝送路遅延時間から引き算することによって得られる時間が、ＥＳメモリ３５，３６でバッファリングする必要のあるデータ量に相当する時間となる。

図３はＬ１とＬ２とが最大経路の半分の経路長で経路長差が同じ場合の位相調整量を示す図である。図３において、本実施例では、最大遅延量から経路長による遅延分の０．５×最大遅延量を引き算した０．５×最大遅延量に相当するデータがＥＳメモリにバッファリングされる。

このため、経路長による遅延分の０．５×最大遅延量にＥＳメモリの遅延量０．５×最大遅延量を加えた最大遅延量が、分岐点２０から選択点３７（ＥＳメモリの出力）までの遅延時間となる。

図４はＬ１が最短の経路長、Ｌ２が最長の経路長で経路長差が最大の場合の位相調整量を示す図である。図４において、本実施例では、０系が最大遅延量から経路長による遅延分の０を引き算した最大遅延量に相当するデータがＥＳメモリにバッファリングされる。

１系は最大遅延量から経路長による遅延分の最大遅延量を引き算すると、遅延量０に相当するため、ＥＳメモリにバッファリングされない。このため、両系とも、最大遅延量が分岐点２０から選択点３７（ＥＳメモリの出力）までの遅延時間となる。

図５はＬ１が最長の経路長、Ｌ２が最短の経路長で経路長差が最大の場合の位相調整量を示す図である。図５において、０系は最大遅延量から経路長による遅延分の最大遅延量を引き算すると遅延量０に相当するため、ＥＳメモリにバッファリングされない。

１系は最大遅延量から経路長による遅延分の０を引き算した最大遅延量に相当するデータがＥＳメモリにバッファリングされる。このため、０系及び１系の両系とも、最大遅延量が分岐点２０から選択点３７（ＥＳメモリの出力）までの遅延時間となる。

このように、本実施例では、無瞬断切替えの位相調整に際して、最大距離長による伝送路の遅延時間と同等の時間が分岐点２０から選択点３７（ＥＳメモリの出力）までの最大の遅延時間となる。このため、本実施例では、ＥＳメモリ３５，３６の容量を最適化し、ＥＳメモリ３５，３６における伝送信号の遅延量を最小限にすることができる。

次に、本発明の他の実施例として、遅延測定情報を主信号ペイロードのタイムスロット２０４０〜２０４２、タイムスロット２０４３〜２０４５、タイムスロット２０４６〜２０４８バイトに挿入する場合の例について説明する。

図１において、装置の伝送路インタフェースは０系インタフェース１と１系インタフェース２，３とに分けられる。装置内信号１２３は信号分岐５を行い、０系の信号１２４及び１系の信号１２５として同一の信号が０系インタフェース１及び１系インタフェース３各々のＳＤＨ伝送路インタフェース挿入部１７を経由して、伝送路信号０系１３２及び伝送路信号１系１３３として伝送路に送信される。

伝送路から受信する伝送路信号０系１３１及び伝送路信号１系１３０は、０系インタフェース１及び１系インタフェース２各々のＳＤＨ伝送路インタフェース終端部１１を経由して、ＥＳメモリ１２に入力される。ＥＳメモリ１２では、ＥＳメモリ出力信号１２１の位相が、対向装置の信号分岐５から最大距離の時の遅延量と同一となるように、信号をバッファリングする。

切替えセレクタ４では０系の信号１２１と１系の信号１２０との切替えを行う。切替えセレクタ４の前段のＥＳメモリ１２によって、信号は０系と１系との両系ともに同一位相となっていることから、無瞬断で冗長系の切替えを行うことができる。

ＳＤＨ伝送路インタフェース挿入部１７の遅延測定情報挿入回路１７ａでは、タイマ１６によって生成されるタイマ値を指定されたデータの空き領域、ここではタイムスロット２０４０〜２０４２バイトに挿入する。また、ＳＤＨ伝送路インタフェース終端部１１で受信したタイマ値１１ｃを折返タイマ値として、ここではタイムスロット２０４３〜２０４５バイトに折返タイマ値を挿入する。

また、ＳＤＨ伝送路インタフェース終端部１１で受信したタイマ値１１ｃをＳＤＨ伝送路インタフェース挿入部１７で挿入するまでには、オーバヘッドの送出タイミング待ち等、即時のタイミングでは実施できないため、遅延測定情報終端回路１１ａでタイマ値を受信したタイミングから遅延測定情報挿入回路１７ａで送信するタイミングまでの所要時間を折返遅延量１５としてカウントし、その値を折返タイマ値として、ここではタイムスロット２０４６〜２０４８バイトに挿入する。挿入されたタイマ値、折返タイマ値、折返遅延量は主信号とともに、対向装置に送出される。

ＳＤＨ伝送路インタフェース終端部１１の遅延測定情報終端回路１１ａでは、対向装置から受信したデータの中から、ここではタイムスロット２０４０〜２０４２バイトに含まれるタイマ値を終端し、その値を折返タイマ値１４として遅延測定情報挿入回路１７ａに出力する。

また、ここではタイムスロット２０４３〜２０４５に含まれる折返タイマ値、タイムスロット２０４６〜２０４８バイトに含まれる折返遅延量を終端し、その値を遅延測定演算部１３に出力する。

遅延測定演算部１３では、初期起動時、伝送路異常からの復旧時遅延測定の演算を行い、ＥＳメモリ１２のバッファリング容量を演算する。遅延測定演算部１３では、タイマ１６から入力するタイマ値１１７、遅延測定情報終端回路１１ａから入力する折返タイマ値１１３、折返遅延量１１２を基に自系の伝送路遅延時間を演算し、その遅延時間に相当するＥＳメモリ１２のバッファリング容量を確保するタイミングで、ＥＳメモリ１２の書込み、読出しの制御を行う。

また、遅延測定情報終端回路１１ａから入力するフレーム同期信号１１４と装置基準の装置内フレーム同期クロック１１８とにしたがって、ＥＳメモリ１２の書込みタイミング、読出しタイミングの制御信号１１９を出力する。

このように、本発明では、伝送路の遅延時間の測定機能を持ち、冗長系の分岐点２０から選択点３７までの遅延時間を最長経路長での遅延時間と同等になるように、ＥＳメモリ３５，３６での遅延時間を制御することによって、無瞬断冗長切替えにおける主信号の位相調整を行うＥＳメモリ３５，３６における伝送信号の遅延量を最小限にすることができる。

また、本発明では、伝送路の遅延時間の測定機能を持ち、冗長系の分岐点２０から選択点３７までの遅延時間を最長経路長での遅延時間と同等になるように、ＥＳメモリ３５，３６でのバッファリング量を制御することによって、無瞬断冗長切替えにおける主信号の位相調整を行うＥＳメモリ３５，３６の容量を最適化することができる。

本発明の一実施例による伝送路無瞬断切替位相調整システムの構成を示すブロック図である。 本発明の一実施例による伝送路無瞬断切替位相調整システムのシステム構成を説明するためのブロック図である。 本発明の一実施例において冗長系の経路長差が同じ場合の位相調整量を説明するための図である。 本発明の一実施例において冗長系の経路長差が最大で、０系の経路が短い場合の位相調整量を説明するための図である。 本発明の一実施例において冗長系の経路長差が最大で、１系の経路が短い場合の位相調整量を説明するための図である。 従来例の構成を説明するためのブロック図である。 従来例のシステムを説明するためのブロック図である。 従来例において冗長系の経路長差が同じ場合の位相調整量を説明するための図である。 従来例において冗長系の経路長差が最大で、始めに起動した系の経路が短い場合の位相調整量を説明するための図である。 従来例において冗長系の経路長差が最大で、後に起動した系の経路が短い場合の位相調整量を説明するための図である。

符号の説明

１ ０系インタフェース
２，３ １系インタフェース
４ 切替えセレクタ
５ 信号分岐
１１ ＳＤＨ伝送路インタフェース終端部
１１ａ 遅延測定情報終端回路
１１ｂ フレーム終端回路
１１ｃ，１７ｂ タイマ値
１１ｄ，１５，１７ｃ 折返遅延量
１１ｅ，１４，１７ｄ 折返タイマ値
１１ｆ フレーム同期回路
１２，３５，３６ エラスティックメモリ
１３ 遅延測定演算部
１６ タイマ
１７ ＳＤＨ伝送路インタフェース挿入部
１７ａ 遅延測定情報挿入回路
２０ 分岐点
２１，２２ 遅延測定情報折返部
３１，３４ 遅延測定部
３２，３３ 遅延測定情報挿入部
３７ 選択点

Claims (20)

1. ０系インタフェースと１系インタフェースとの間に距離長差が長距離になる可能性があり、伝送路の上り下りの各方向がほぼ同一の伝送路長のＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）伝送システムにおいて、各冗長系の主信号の位相を一致させるためのエラスティックメモリのバッファリング量の制御を行う伝送路無瞬断切替位相調整システムであって、前記伝送路の遅延測定を行うために必要な遅延測定情報をデータの未使用領域に挿入する遅延測定情報挿入回路と、受信したデータから前記遅延測定情報を抽出する遅延測定情報終端回路と、前記遅延測定情報から自系インタフェースにおける付加遅延量を演算して前記エラスティックメモリのバッファリング容量を制御する遅延測定演算回路とを有することを特徴とする伝送路無瞬断切替位相調整システム。
2. 前記遅延測定情報挿入回路は、クロックでカウントするタイマ値を指定されたデータの空き領域に挿入する機能を含み、その挿入されたタイマ値を主信号とともに対向側に送出することを特徴とする請求項１記載の伝送路無瞬断切替位相調整システム。
3. 前記遅延測定情報終端回路は、前記対向側から受信したデータの中から前記タイマ値を終端し、その値を折返タイマ値として前記遅延測定情報挿入回路に渡す機能を含むことを特徴とする請求項２記載の伝送路無瞬断切替位相調整システム。
4. 前記遅延測定情報挿入回路は、前記タイマ値とは別の領域に指定されたデータの空き領域に前記折返タイマ値を挿入する機能を含むことを特徴とする請求項３記載の伝送路無瞬断切替位相調整システム。
5. 前記遅延測定情報終端回路は、前記タイマ値を受信したタイミングから前記遅延測定情報挿入回路で前記折返タイマ値として送信するタイミングまでの所要時間を折返遅延量としてカウントし、その値も前記折返タイマ値として挿入する機能を含むことを特徴とする請求項３または請求項４記載の伝送路無瞬断切替位相調整システム。
6. 前記遅延測定情報終端回路は、前記対向側から受信したデータの中から前記折返タイマ値及び前記折返遅延量を終端し、その値を前記遅延測定演算回路に渡す機能を含むことを特徴とする請求項５記載の伝送路無瞬断切替位相調整システム。
7. 前記遅延測定演算回路は、前記自系インタフェースのタイマ値と、前記対向側から受信した折返タイマ値及び折返遅延量とを基に自系の伝送路遅延時間を演算し、その遅延時間に相当するエラスティックメモリのバッファリング容量を確保するとともに、受信信号のフレーム信号、装置内フレームのタイミングにしたがって前記エラスティックメモリの書込み及び読出し制御を行う機能を含むことを特徴とする請求項１から請求項６のいずれか記載の伝送路無瞬断切替位相調整システム。
8. 前記遅延測定演算回路は、前記折返タイマ値から現在のタイマ値を引き算し、前記タイマ値の挿入からそれを折返して受信するまでの所要時間を演算することを特徴とする請求項１から請求項７のいずれか記載の伝送路無瞬断切替位相調整システム。
9. 前記遅延測定演算回路は、前記所要時間から対向側で前記タイマ値の折返しに要した時間である折返遅延量を引き算した後にその値を２で割り算して片道の伝送路遅延時間を取得することを特徴とする請求項８記載の伝送路無瞬断切替位相調整システム。
10. 前記伝送路遅延時間を最大距離での伝送路遅延時間から引き算することで得られる時間を前記エラスティックメモリでバッファリングすることを特徴とする請求項９記載の伝送路無瞬断切替位相調整システム。
11. ０系インタフェースと１系インタフェースとの間に距離長差が長距離になる可能性があり、伝送路の上り下りの各方向がほぼ同一の伝送路長のＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）伝送システムにおいて、各冗長系の主信号の位相を一致させるためのエラスティックメモリのバッファリング量の制御を行う伝送路無瞬断切替位相調整方法であって、遅延測定情報挿入回路において前記伝送路の遅延測定を行うために必要な遅延測定情報をデータの未使用領域に挿入し、遅延測定情報終端回路において受信したデータから前記遅延測定情報を抽出し、遅延測定演算回路において前記遅延測定情報から自系インタフェースにおける付加遅延量を演算して前記エラスティックメモリのバッファリング容量を制御することを特徴とする伝送路無瞬断切替位相調整方法。
12. 前記遅延測定情報挿入回路が、クロックでカウントするタイマ値を指定されたデータの空き領域に挿入し、その挿入されたタイマ値を主信号とともに対向側に送出することを特徴とする請求項１１記載の伝送路無瞬断切替位相調整方法。
13. 前記遅延測定情報終端回路が、前記対向側から受信したデータの中から前記タイマ値を終端し、その値を折返タイマ値として前記遅延測定情報挿入回路に渡すことを特徴とする請求項１２記載の伝送路無瞬断切替位相調整方法。
14. 前記遅延測定情報挿入回路が、前記タイマ値とは別の領域に指定されたデータの空き領域に前記折返タイマ値を挿入することを特徴とする請求項１３記載の伝送路無瞬断切替位相調整方法。
15. 前記遅延測定情報終端回路が、前記タイマ値を受信したタイミングから前記遅延測定情報挿入回路で前記折返タイマ値として送信するタイミングまでの所要時間を折返遅延量としてカウントし、その値も前記折返タイマ値として挿入することを特徴とする請求項１３または請求項１４記載の伝送路無瞬断切替位相調整方法。
16. 前記遅延測定情報終端回路が、前記対向側から受信したデータの中から前記折返タイマ値及び前記折返遅延量を終端し、その値を前記遅延測定演算回路に渡すことを特徴とする請求項１５記載の伝送路無瞬断切替位相調整方法。
17. 前記遅延測定演算回路が、前記自系インタフェースのタイマ値と、前記対向側から受信した折返タイマ値及び折返遅延量とを基に自系の伝送路遅延時間を演算し、その遅延時間に相当するエラスティックメモリのバッファリング容量を確保するとともに、受信信号のフレーム信号、装置内フレームのタイミングにしたがって前記エラスティックメモリの書込み及び読出し制御を行うことを特徴とする請求項１１から請求項１６のいずれか記載の伝送路無瞬断切替位相調整方法。
18. 前記遅延測定演算回路が、前記折返タイマ値から現在のタイマ値を引き算し、前記タイマ値の挿入からそれを折返して受信するまでの所要時間を演算することを特徴とする請求項１１から請求項１７のいずれか記載の伝送路無瞬断切替位相調整方法。
19. 前記遅延測定演算回路が、前記所要時間から対向側で前記タイマ値の折返しに要した時間である折返遅延量を引き算した後にその値を２で割り算して片道の伝送路遅延時間を取得することを特徴とする請求項１８記載の伝送路無瞬断切替位相調整方法。
20. 前記伝送路遅延時間を最大距離での伝送路遅延時間から引き算することで得られる時間を前記エラスティックメモリでバッファリングすることを特徴とする請求項１９記載の伝送路無瞬断切替位相調整方法。
    

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