JP2008236311A

JP2008236311A - 伝送装置

Info

Publication number: JP2008236311A
Application number: JP2007072201A
Authority: JP
Inventors: Takayuki Furukawa; 孝之古川; Kenichi Oyama; 健一大山; Katsuyuki Okabe; 克行岡部; Noboru Kamei; 登亀井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2007-03-20
Filing date: 2007-03-20
Publication date: 2008-10-02
Also published as: US20080232245A1

Abstract

【課題】主信号の処理用に装備する２つのプログラマブルデバイスの一方を現用側とし、他方をバージョンアップの実施に用いる予備側とする場合に、バージョンアップの実施中に生じた現用側での状態変化も含めた現用側の全ての状態を完全に、かつ待ち時間なくバージョンアップを完了した予備側に引き継ぐこと。
【解決手段】入り方路から主信号が並列に入力されるプログラマブルデバイス２，３に対して外部メモリデバイス群４を共有する形で設け、バージョンアップを実施した予備側のプログラマブルデバイス３が、現用側のプログラマブルデバイス２からの引継開始指示に従って当該プログラマブルデバイス２が更新した外部メモリ群４を利用した主信号の処理を行い、切替器５が、予備側でのバージョンアップ実施後に選択対象を現用側から予備側に切り替えることで、それぞれでの処理済み主信号を切り替えて出方路へ送出する。
【選択図】図１

Description

この発明は、主信号（フレームまたはパケット）を終端可能な伝送装置に関し、特に主信号の処理用に装備するプログラマブルデバイスのバージョンアップを実施する伝送装置に関するものである。

通信ネットワークで用いられる中継装置などの伝送装置は、主信号の処理をＦＰＧＡ（Field Programmable Gate Array）やＣＰＬＤ（Complex Programmable Logic Device）などのプログラマブルデバイスを用いて行い、主信号の処理で必要になる各種のテーブルや主信号などを外付けの記憶装置に格納する構成が採られる。

この種の伝送装置では、仕様変更や不具合が発生した場合に、プログラマブルデバイスをバージョンアップすることが行われる。以下、図９〜図１６を参照して、従来行われているプログラマブルデバイスのバージョンアップ方法について概略説明する。

図９は、伝送装置が装備するプログラマブルデバイスが１つである場合の従来のバージョンアップ方法（その１）を説明する図である。図９では、主信号の伝送方向上流側の伝送装置２０と下流側の伝送装置２１とが示されている。伝送装置２０，２１は、それぞれプログラマブルデバイス２２と外部メモリ群２３とで構成されている。

この構成において、下流側の伝送装置２１が、プログラマブルデバイス２２のバージョンアップを実施する場合、前段の伝送装置２０に対して、主信号の送出を停止させるようなシグナリング２５を行って自伝送装置２１に入力される主信号が無い状態にしてから、プログラマブルデバイス２２のバージョンアップを実施する。なお、シグナリング２５としては、ＩＥＥＥ８０２．３ｘに規定するポーズフレームなどが用いられる。

図１０は、伝送装置が装備するプログラマブルデバイスが１つである場合の従来のバージョンアップ方法（その２）を説明する図である。図１０に示す伝送装置３０は、プログラマブルデバイス３１と外部メモリ群３２との他に、プログラマブルデバイス３１の入力段に外部メモリデバイス３３が設けられ、伝送路からの主信号は、外部メモリデバイス３３を介してプログラマブルデバイス３１に入力する。

この構成において、プログラマブルデバイス３１のバージョンアップを実施する場合、プログラマブルデバイス３１から外部メモリデバイス３３に対して抑止信号３４を出力して伝送路からの主信号を外部メモリデバイス３３に待機させた状態でバージョンアップを実施し、バージョンアップの完了後に抑止信号３４を解除して外部メモリデバイス３３に格納されている主信号の処理を再開する。

以上のように、プログラマブルデバイスを１つ備えた伝送装置では、プログラマブルデバイスのバージョンアップ中は、プログラマブルデバイスが主信号の処理動作を行うことができないので、主信号の断が発生する。また、バージョンアップが終了するまで主信号を待たせる構成を採るので、主信号のロスなどは発生しないが、プログラマブルデバイスのバージョンアップ時間の分、伝送遅延が発生する。現在のプログラマブルデバイスのバージョンアップ時間は、ＦＰＧＡにおけるConfiguration Timeで言えば、数秒のオーダーになるので、主信号を待たせる方式では、フレーム蓄積量が大きくなり、大きな伝送遅延が発生するという問題がある。

そこで、従来では、図１１〜図１６に示すように、バージョンアップ用のプログラマブルデバイスを追加してバージョンアップ中の主信号断を回避し、また伝送遅延が発生しないようにしている。なお、例えば特許文献１では、異なる回路構成のプログラマブルデバイスを複数個備え、不具合が発生した場合に、適切なプログラマブルデバイスに切り替えることで、通信を中断させることなく更新（バージョンアップ）する方法が提案されている。

図１１〜図１６は、伝送装置が装備するプログラマブルデバイスが２つである場合の従来のバージョンアップ方法を説明する図である。各図に示す伝送装置４０は、主信号が並列に入力されるプログラマブルデバイス４１，４３と、プログラマブルデバイス４１が用いる外部メモリ群４２と、プログラマブルデバイス４３が用いる外部メモリ群４４と、プログラマブルデバイス４１，４３の各出力の一方を選択して出方路へ送出する切替器（ＳＷ）とを備えている。そして、バージョンアップ用の回路情報が格納される回路情報ＲＡＭ４６がプログラマブルデバイス４１，４３に並列に接続されている。

図１１は、バージョンアップ実施前の運用状態を示す。図１１に示すように、プログラマブルデバイス４１および外部メモリ群４２が実際に出方路への主信号の生成を行う現用側であり、プログラマブルデバイス４３および外部メモリ群４４がバージョンアップを実施する予備側である。現用側のプログラマブルデバイス４１は、外部メモリ群４２を利用して主信号の処理を行っている。予備側のプログラマブルデバイス４３も、外部メモリ群４４を利用して主信号の処理を行っているが、切替器４５は、現用側のプログラマブルデバイス４１の出力を選択している。

このように現用側が主信号の処理を行っている運用状態において図１２に示すように、回路情報ＲＡＭ４６から予備側のプログラマブルデバイス４３に回路情報を与えてプログラマブルデバイス４３のバージョンアップを実施する。完了すると（図１３）、予備側のプログラマブルデバイス４３が主信号の処理を開始する（図１４）が、切替器４５は、伝送路から入力する主信号（フレーム）が予備側のプログラマブルデバイス４３を一巡するまでは、現用側のプログラマブルデバイス４１の出力を選択するようになっている。

すなわち、図１５に示すように、切替器４５は、伝送路から入力する主信号（フレーム）が予備側のプログラマブルデバイス４３を一巡し、現用側のプログラマブルデバイス４１と予備側のプログラマブルデバイス４３との各出力フレームの位相が揃ったタイミングにおいて、予備側のプログラマブルデバイス４３の出力を選択する。

以降は、図１６に示すように、プログラマブルデバイス４３および外部メモリ群４４が現用側となり、プログラマブルデバイス４１および外部メモリ群４２が予備側となる。現用側のプログラマブルデバイス４３は、外部メモリ群４４を利用して主信号の処理を継続する。予備側のプログラマブルデバイス４１も、外部メモリ群４２を利用して主信号の処理を行うが、切替器４５は、現用側のプログラマブルデバイス４３の出力を選択する。

特開２０００−１７４８４４号公報

しかしながら、図１１〜図１６に示した従来のバージョンアップ方法では、特許文献１に提案される無瞬断でバージョンアップを実施できない場合があり、また無瞬断で現用側から予備側へ切り替え得る場合でも予備側では誤った処理が行われる場合がある。以下、図１７と図１８とを参照して説明する。なお、図１７は、図１５に示す主信号の処理を現用側から予備側へ切り替える場合の現用側と予備側との関係を説明する図である。図１８は、図１５に示す主信号の処理を現用側から予備側へ切り替える場合に外部メモリの内容を現用側から予備側にコピーする動作を説明する図である。

図１７において、現用側の外部メモリ群４２の内容と予備側の外部メモリ群４４の内容とは異なるので、上記のように、単に、フレームが一巡して位相が揃ったタイミングで、切替器４５が、現用側のプログラマブルデバイス４１からバージョンアップ済みの予備側プログラマブルデバイス４３に切り替える方法では、正しく通信を継続できない場合がある。

例えば、出方路の帯域が入り方路の帯域よりも小さい場合は、現用側の運用時においては現用側の外部メモリ群４２内の主信号メモリにはフレームは滞留している状態である。このようなケースでは、プログラマブルデバイス４１，４３の各出力フレームの位相が揃わないので、切替器４５は切り替えができない。つまり、主信号の断が発生する。これを回避するには、バージョンアップ実施後のプログラマブルデバイス４３に滞留フレーム数を通知する必要がある。

また、例えば、現用側の外部メモリ群４２内のルーティングテーブルがＲＩＰ（Routing Information Protocol：レイヤ３における伝送装置間の経路情報伝達プロトコル）によって更新された場合、その更新内容をバージョンアップ実施後のプログラマブルデバイス４３に通知しなければ、フレームが一巡して位相が揃ったということで切替器４５が現用側のプログラマブルデバイス４１からバージョンアップ済みの予備側プログラマブルデバイス４３に切り替えると、フレームが誤った出方路へ送出されることが起こる。

そこで、現用側の状態を予備側に引き継ぐために、例えば図１８に示すように、運用を現用側から予備側へ切り替える場合に、現用側の外部メモリ群４２の内容を予備側の外部メモリ群４４にコピー４８する方法が考えられる。

しかし、図１１等に示すように従来の伝送装置４０は、２つのプログラマブルデバイス４１，４３毎に、別個の外部メモリ群４２，４４を持つ構成であるので、完全に現用側の状態を予備側に引き継ぐには、現用側の外部メモリ群４２からバージョンアップ後の予備側の外部メモリ群４４へのコピー４８の他に、現用側のプログラマブルデバイス４１の内部状態を予備側のプログラマブルデバイス４３にコピーする必要もあり、図１８に示す引き継ぎ方法では不十分である。

そして、それらのコピーには一定時間が必要であるので、コピー操作中に現用側において受信フレームによって状態変化が引き起こされた場合に、その引き起こされた現用側の状態変化に予備側は対応することができない可能性がある。

この発明は、上述した従来技術による問題点を解消するためになされたものであり、主信号の処理用に装備する２つのプログラマブルデバイスの一方を現用側とし、他方をバージョンアップの実施に用いる予備側とする場合に、バージョンアップの実施中に生じた現用側での状態変化も含めた現用側の全ての状態を完全に、かつ待ち時間なくバージョンアップを完了した予備側に引き継ぐことができる伝送装置を提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１の発明に係る伝送装置は、伝送路から入力する主信号であるフレームまたはパケットを終端可能な伝送装置であって、前記主信号を並列に処理可能であり、前記主信号の処理の現用側となる現用側プログラマブルデバイスと、前記主信号の処理の予備側となってバージョンアップの実施対象となる予備側プログラマブルデバイスとを有する２つのプログラマブルデバイスと、前記プログラマブルデバイスによる主信号の処理に必要な各種の検索用テーブルを格納するテーブルメモリと前記主信号を格納する主信号メモリとを含み前記２つのプログラマブルデバイスが共有する外部メモリ群と、バージョンアップ実施前は前記現用側プログラマブルデバイスの処理済み主信号を選択し、バージョンアップ実施後は前記予備側プログラマブルデバイスの処理済み主信号を選択するように前記２つのバージョンアップの処理済み主信号を択一選択して出方路へ送出する切替手段とを備え、前記現用側プログラマブルデバイスは、前記予備側プログラマブルデバイスからのバージョンアップ完了通知を受けて前記予備側プログラマブルデバイスに引継開始指示を発行し、前記予備側プログラマブルデバイスは、前記現用側プログラマブルデバイスからの引継開始指示に従って前記現用側プログラマブルデバイスが更新した前記外部メモリ群のテーブルメモリおよび主信号メモリを利用した前記主信号の処理を行うことを特徴とする。

この請求項１の発明によれば、現用側と予備側がテーブルメモリと主信号メモリとを含む外部メモリ群を共有するので、予備側のバージョンアップが完了するまでに現用側が処理した方路決定の内容とキューイングの状態を完全にかつ待ち時間なくバージョンアップを完了した予備側に引き継ぐことができる。

請求項２の発明に係る伝送装置は、請求項１の発明において、前記現用側プログラマブルデバイスは、前記予備側プログラマブルデバイスからバージョンアップの完了通知を受けて、前記予備側プログラマブルデバイスに前記引継開始指示を発行するとともに処理対象となる最終の主信号を特定し、前記最終の主信号までの処理済み主信号を前記切替手段に送出後に前記切替手段に対する切替信号を有効から無効に変更するとともに、前記予備側プログラマブルデバイスに対し切替通知を発行し、前記予備側プログラマブルデバイスは、前記切替通知を受け取ると、前記切替手段に対する切替信号を無効から有効に変更し、前記切替手段は、現用側および予備側のプログラマブルデバイスからの切替信号に従って前記択一選択動作を行うことを特徴とする。

この請求項２の発明によれば、現用側から予備側への切替時に出方路へ送出する主信号が重複しないようにすることができる。

請求項３の発明に係る伝送装置は、請求項１または２の発明において、前記外部メモリ群は、前記主信号の受信に由来する動的情報を格納する動的情報メモリを備え、前記現用側プログラマブルデバイスは、前記主信号の処理単位を処理するたびに前記動的情報メモリを更新し、前記バージョンアップを実施した前記予備側プログラマブルデバイスは、前記現用側プログラマブルデバイスが更新した前記動的情報メモリを参照して前記主信号の処理動作を行うことを特徴とする。

この請求項３の発明によれば、バージョンアップの実施中に生じた現用側での状態変化も完全にかつ瞬時にバージョンアップを完了した予備側に引き継ぐことができる。

請求項４の発明に係る伝送装置は、請求項３の発明において、前記動的情報には、前記主信号の処理単位毎に変化する前記主信号メモリのメモリ構造と受信数や廃棄数などの統計情報とが含まれていることを特徴とする。

この請求項４の発明によれば、保守に必要な情報の収集が行える。

請求項１の発明によれば、真に無瞬断でバージョンアップが実施できるという効果を奏する。

請求項２の発明によれば、現用側から予備側への切り替えを出方路へ送出する主信号の重複が無い状態で実施できるという効果を奏する。

請求項３の発明によれば、現用側から引き継いだ予備側では、誤り無く主信号の処理が行えるという効果を奏する。

請求項４の発明によれば、バージョンアップを実施しても支障なく保守に必要な情報の収集が行えるという効果を奏する。

以下に図面を参照してこの発明に係る伝送装置の好適な実施の形態を詳細に説明する。

図１は、この発明に係る伝送装置の基本構成を示すブロック図である。図２は、この発明に係る伝送装置の一実施例による伝送装置の構成を示すブロック図である。ここでは、この発明の理解を容易にするため、まず、図１を参照してこの発明に係る伝送装置の基本構成について説明し、その後、図２を参照してこの発明に係る伝送装置の具体的な構成例について説明する。

図１に示すように、この発明に係る伝送装置１は、通信ネットワークにおいて主信号であるフレームまたはパケットを終端可能な伝送装置であって、入り方路から主信号が並列に入力されそれぞれ同じ内容の処理を行うことができるプログラマブルデバイス２，３と、プログラマブルデバイス２，３が共有する外部メモリデバイス群４と、プログラマブルデバイス２，３の各出力主信号の一方を択一選択して出方路へ送出する切替器（ＳＷ）５とを備えている。

外部メモリデバイス群４は、各種のテーブル（例えばＭＡＣ学習テーブル、ルーティングテーブルなど）を格納するＣＡＭ（いわゆる連想メモリ）等で構成されるテーブルメモリ６と、主信号を格納するＤＲＡＭ（ダイナミックＲＡＭ）等で構成される主信号メモリ７と、主信号の受信に由来する動的情報を格納する動的情報メモリ８とを備えている。前記動的情報には、主信号の処理単位毎に、つまり１フレーム毎にまたは１パケット毎に変化する主信号メモリ７のメモリ構造と受信数や廃棄数などの統計情報とが含まれている。

この伝送装置１では、プログラマブルデバイス２が実際に外部メモリ群４を利用して出方路へ送出する主信号の処理を行う現用側となり、プログラマブルデバイス３が主信号の処理を行わずバージョンアップの実施を待機する予備側となる。

現用側のプログラマブルデバイス２は、外部メモリ群４のテーブルメモリ６と主信号メモリ７とを利用して出方路へ送出する主信号の処理を行う過程で、主信号の処理単位を処理するたびに動的情報メモリ８を更新する。この動作は、予備側でのバージョンアップ完了後に特定した最終の主信号まで継続される。

予備側のプログラマブルデバイス３は、バージョンアップが完了すると、その旨を現用側のプログラマブルデバイス２に通知し、現用側のプログラマブルデバイス２からの引継開始指示に従って、現用側のプログラマブルデバイス２が更新した外部メモリ群４のテーブルメモリ６および主信号メモリ７を利用して、また、現用側のプログラマブルデバイス２が更新した動的情報メモリ８を参照して、出方路へ送出する主信号の処理を開始する。

切替器５は、通常の運用時は現用側のプログラマブルデバイス２の出力を選択し、予備側のプログラマブルデバイス３でのバージョンアップが完了してもその時点では選択対象の切り替えは行わず、現用側のプログラマブルデバイス２での最終主信号の処理終了に応じて予備側のプログラマブルデバイス３の出力を選択するようになっている。

以上のように、この発明に係る伝送装置では、２つのプログラマブルデバイスが、テーブルメモリと主信号メモリと動的情報メモリとを含む外部メモリ群を共有するので、従来例（図１８）にて説明したようなコピー時間は存在せず、ほぼ瞬時に、バージョンアップの実施中に生じた現用側での状態変化も含めた現用側の全ての状態を完全に予備側に引き継ぐことができ、真に無瞬断でのバージョンアップを実施することのできる伝送装置が実現できる。

以下、図２を参照してこの発明に係る伝送装置の具体的な構成例について説明する。なお、図２では、ＯＳＩ参照モデルにおけるレイヤ３までの各レイヤを処理する中継装置にこの発明を適用した構成例が示されているが、説明の便宜から、図１に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。

図２に示す伝送装置１は、図１に示した構成において、２つのプログラマブルデバイス２，３は、それぞれＦＰＧＡであり、処理対象の主信号は、フレームである。したがって外部メモリ群４の主信号メモリ７には、フレームが格納される。また、外部メモリ群４では、テーブルメモリ６の具体例として、ＩＰルーティング／ＡＲＰテーブル６ａと、フィルタリングテーブル６ｂとが示されている。

ＩＰルーティングテーブルは、レイヤ３で用いるＩＰ（インターネットプロトコル）による方路決定で用いるテーブルである。ＡＲＰ（アドレス解決プロトコル）テーブルは、ＩＰアドレスとレイヤ２でのイーサネット（登録商標）フレーム処理で用いる物理アドレスであるＭＡＣアドレス（メディアアクセス制御アドレス）とを関連付けるテーブルである。フィルタリングテーブル６ｂは、ＱｏＳ（Quality of Service）を行うために参照するテーブルである。

ＦＰＧＡ２，３がそれぞれ備える主信号処理ブロック１０は、ＭＡＣフレームの解析処理やＩＰパケットのプロトコル解析処理などを行うブロックであり、ポインタ等のフレーム管理情報ブロック１０ａを内蔵している。

ポインタ等のフレーム管理情報ブロック１０ａは、動的情報メモリ８に格納する動的情報、つまり主信号メモリ７へのアクセスポインタ（リードポインタ、ライトポインタ）、主信号メモリ７のメモリ構造（キュー構造、リスト構造）、受信フレーム数や廃棄フレーム数など保守で必要になる統計情報、ＩＰルーティング，ＡＲＰ，フィルタリングでの情報など、フレーム単位に変化する動的情報を管理するブロックである。

主信号処理ブロック１０は、ポインタ等のフレーム管理情報ブロック１０ａを制御してフレームを処理するたびに動作動的情報メモリ８を更新するので、動作動的情報メモリ８には、常に最新の動的情報が格納される。

また、ＦＰＧＡ２，３は、それぞれ状態引継制御ブロック１１を備えている。状態引継制御ブロック１１は、対応する主信号処理ブロック１０の制御下に状態引継制御信号１３をやりとりして、現用側であるＦＰＧＡ２と予備側であるＦＰＧＡ３との間で引き継ぐタイミングを決定するブロックである。

そして、ＦＰＧＡ２，３は、それぞれ切替器５に対して切替信号１４ａ，１４ｂを出力する。切替信号１４ａ，１４ｂは、「有効」と「無効」とを区別できる２値のレベル信号である。切替器５は、切替信号１４ａ，１４ｂのうち、「有効」である切替信号を出力しているＦＰＧＡの出力フレームを選択して出方路へ送出する。切替器５は、単純な空間スイッチを用いることができ、フレームが通過する際の遅延時間は、予め決まっている。

次に、図３〜図８を参照して、図２に示す伝送装置で実施されるバージョンアップ方法について説明する。なお、図３は、バージョンアップを実施する前の運用状態を説明する図である。図４は、図３に示す現用側のフレーム処理中に予備側をバージョンアップする動作を説明する図である。図５は、図４に示すバージョンアップを完了した予備側にフレーム処理を開始させる動作を説明する図である。図６は、予備側がフレーム処理を開始した後にフレーム処理を現用側から予備側へ切り替える前の過渡状態での動作を説明する図である。図７は、図６に示す過渡状態においてフレーム処理を現用側から予備側へ切り替えるタイミングを説明する図である。図８は、予備側が現用側に代わってフレーム処理を無瞬断で継続する動作を説明する図である。

図３に示すように、入り方路からのフレームは、現用側のＦＰＧＡ２と予備側のＦＰＧＡ３とに並列に供給されるが、通常の運用時では、現用側のＦＰＧＡ２が切替器５への切替信号１４ａを「有効」にしている。一方、予備側のＦＰＧＡ３は、入力ポート１５ａ，出力ポート１５ｂをそれぞれ閉塞し切替器５への切替信号１４ｂを「無効」にしている。

現用側のＦＰＧＡ２は、入力するフレーム毎に、ＩＰルーティング／ＡＲＰテーブル６ａ、フィルタリングテーブル６ｂをそれぞれ参照して方路の決定、フィルタリングなどの処理を実行し、主信号メモリ７に格納してキューイングし、主信号メモリ７から読み出したフレームを、フレーム毎に動的情報メモリ８を参照して必要な更新処理を実行しつつ切替器５に出力する。

図４に示すように、予備側のＦＰＧＡ３でのバージョンアップは、入力ポート１５ａ，出力ポート１５ｂをそれぞれ閉塞し切替器５への切替信号１４ｂを「無効」にしている状態で、例えば、図１１に示したような回路情報ＲＡＭ４６を接続して実施される。現用側のＦＰＧＡ２は、出方路へ送出するフレームの生成処理を上記のように行っている。

予備側のＦＰＧＡ３でのバージョンアップが完了すると、図５に示すように、予備側のＦＰＧＡ３は、状態引継制御信号１３を用いて現用側のＦＰＧＡ２にバージョンアップ終了を通知する。現用側のＦＰＧＡ２は、バージョンアップ終了通知を受けて、状態引継制御信号１３を用いてＦＰＧＡ３に引継開始を指示するとともに、最終フレーム１８に最終フレームであることを示す識別子１８ａを付与する。現用側のＦＰＧＡ２は、最終フレーム１８以降のフレーム処理は行わない。識別子１８ａは、主信号メモリ７から取り出す際に最終フレームであることを識別するのに用いる。なお、図５では、入力ポート１６ａを閉塞するとしているが、最終フレーム１８を特定するので、入力ポート１６ａを閉塞する必要性は必ずしも無いと言える。

一方、予備側のＦＰＧＡ３は、引継開始１３の指示を受けて、切替器５への切替信号１４ｂを「無効」のままにして入出力ポートの閉塞を解除し、入り方路からのフレームを取り込み、ＩＰルーティング／ＡＲＰテーブル６ａと動的情報メモリ８とを参照しつつフレームの処理を行うことを開始する。つまり、バージョンアップを完了した予備側のＦＰＧＡ３は、現用側のＦＰＧＡ２が取り込んだ最終フレーム１８以後のフレームからフレーム処理を開始する。

したがって、図６に示すように、フレーム処理を現用側から予備側へ切り替える前に、現用側のＦＰＧＡ２と予備側のＦＰＧＡ３とが共に動作している過渡状態が存在する。現用側のＦＰＧＡ２は、主信号メモリ７に格納した最終フレーム１８を識別子１８ａによって確認し切替器５に出力するまでフレーム処理を継続する。予備側のＦＰＧＡ３は、切替器５への切替信号１４ｂを「無効」のままにして、入力するフレーム毎に、ＩＰルーティング／ＡＲＰテーブル６ａ、フィルタリングテーブル６ｂをそれぞれ参照して方路の決定、フィルタリングなどの処理を実行し、主信号メモリ７に格納してキューイングする。

図７に示すように、現用側のＦＰＧＡ２が最終フレーム１８を切替器５に送出したタイミングでは、予備側のＦＰＧＡ３は、主信号メモリ７から読み出したフレームを動的情報メモリ８を参照して処理し切替器５に送出しようとするタイミングである。現用側のＦＰＧＡ２は、このタイミング関係を状態引継制御信号１３によって認識すると、状態引継制御信号１３によって予備側のＦＰＧＡ３に切替通知を発行する。

そして、図８に示すように、現用側のＦＰＧＡ２は、切替器５への切替信号１４ａを「無効」にするとともに、出力ポート１６ｂを閉塞する。予備側のＦＰＧＡ３は、切替通知１３を受けて、切替器５への切替信号１４ｂを「有効」にする。

これによって、切替器５は、選択対象を現用側のＦＰＧＡ２から予備側のＦＰＧＡ３に切り替える。つまり、切替器５は、現用側のＦＰＧＡ２からの最終フレームを出方路へ送出した後、引き続いて予備側のＦＰＧＡ３からのフレームを出方路へ送出する。

以降、バージョンアップを実施した予備側のＦＰＧＡ３が現用側となり、現用側のＦＰＧＡ２が予備側となって当該伝送装置１の運用が継続される。その後、バージョンアップを実施する場合は、同様の手順で、ＦＰＧＡ３の動作中にＦＰＧＡ２にバージョンアップを実施し、ＦＰＧＡ３からＦＰＧＡ２に切り替えることを行う。

以上のように、実施例によれば、予備側のＦＰＧＡ３は、バージョンアップ実施中に、またその後に、現用側のＦＰＧＡ２が更新した動的情報メモリ８を参照してフレーム処理を行うので、従来例のような出方路を誤るような誤ったフレーム処理を行うことは無い。

また、現用側のＦＰＧＡ２は、識別子を付けた最終フレームまでの処理が終了した時点で予備側のＦＰＧＡ３に切替通知を指示するので、現用側のＦＰＧＡ２から予備側のＦＰＧＡ３に切り替える際に、フレームが重複することは無い。

以上のように、この発明に係る伝送装置は、真に無瞬断でバージョンアップを実施するのに有用である。

この発明に係る伝送装置の構成を示すブロック図である。一実施例による伝送装置の構成を示すブロック図である。図２に示す伝送装置においてバージョンアップを実施する前の運用状態を説明する図である。図３に示す現用側のフレーム処理中に予備側をバージョンアップする動作を説明する図である。図４に示すバージョンアップを完了した予備側にフレーム処理を開始させる動作を説明する図である。予備側がフレーム処理を開始した後にフレーム処理を現用側から予備側へ切り替える前の過渡状態での動作を説明する図である。図６に示す過渡状態においてフレーム処理を現用側から予備側へ切り替えるタイミングを説明する図である。予備側が現用側に代わってフレーム処理を無瞬断で継続する動作を説明する図である。伝送装置が装備するプログラマブルデバイスが１つである場合の従来のバージョンアップ方法（その１）を説明する図である。伝送装置が装備するプログラマブルデバイスが１つである場合の従来のバージョンアップ方法（その２）を説明する図である。伝送装置が装備するプログラマブルデバイスが２つである場合の従来のバージョンアップ方法（バージョンアップ実施前の運用状態）を説明する図である。図１１に示す現用側の主信号処理中に予備側をバージョンアップする動作を説明する図である。図１２に示す予備側のバージョンアップを完了した状態を説明する図である。図１３に示すバージョンアップを完了した予備側に主信号の処理を開始させる動作を説明する図である。予備側に主信号の処理を開始させた後に運用を現用側から予備側へ切り替える動作を説明する図である。予備側が現用側となって主信号の処理を継続する動作を説明する図である。図１５に示す主信号の処理を現用側から予備側へ切り替える場合の現用側と予備側との関係を説明する図である。図１５に示す主信号の処理を現用側から予備側へ切り替える場合に外部メモリの内容を現用側から予備側にコピーする動作を説明する図である。

符号の説明

１伝送装置
２，３ＦＰＧＡやＣＰＬＤなどのプルグラマブルデバイス
４外部メモリデバイス群
５切替器（ＳＷ）
６テーブルメモリ
６ａＩＰルーティング／ＡＲＰテーブル
６ｂフィルタリングテーブル
７主信号メモリ
８動的情報メモリ
１０主信号処理ブロック
１０ａポインタ等のフレーム管理情報ブロック
１１状態引継制御ブロック
１８最終フレーム
１８ａ識別子

Claims

伝送路から入力する主信号であるフレームまたはパケットを終端可能な伝送装置であって、
前記主信号を並列に処理可能であり、前記主信号の処理の現用側となる現用側プログラマブルデバイスと、前記主信号の処理の予備側となってバージョンアップの実施対象となる予備側プログラマブルデバイスとを有する２つのプログラマブルデバイスと、
前記プログラマブルデバイスによる主信号の処理に必要な各種の検索用テーブルを格納するテーブルメモリと前記主信号を格納する主信号メモリとを含み前記２つのプログラマブルデバイスが共有する外部メモリ群と、
バージョンアップ実施前は前記現用側プログラマブルデバイスの処理済み主信号を選択し、バージョンアップ実施後は前記予備側プログラマブルデバイスの処理済み主信号を選択するように前記２つのバージョンアップの処理済み主信号を択一選択して出方路へ送出する切替手段と、
を備え、
前記現用側プログラマブルデバイスは、前記予備側プログラマブルデバイスからのバージョンアップ完了通知を受けて前記予備側プログラマブルデバイスに引継開始指示を発行し、前記予備側プログラマブルデバイスは、前記現用側プログラマブルデバイスからの引継開始指示に従って前記現用側プログラマブルデバイスが更新した前記外部メモリ群のテーブルメモリおよび主信号メモリを利用した前記主信号の処理を行う
ことを特徴とする伝送装置。
前記現用側プログラマブルデバイスは、前記予備側プログラマブルデバイスからバージョンアップの完了通知を受けて、前記予備側プログラマブルデバイスに前記引継開始指示を発行するとともに処理対象となる最終の主信号を特定し、前記最終の主信号までの処理済み主信号を前記切替手段に送出後に前記切替手段に対する切替信号を有効から無効に変更するとともに、前記予備側プログラマブルデバイスに対し切替通知を発行し、
前記予備側プログラマブルデバイスは、前記切替通知を受け取ると、前記切替手段に対する切替信号を無効から有効に変更し、
前記切替手段は、現用側および予備側のプログラマブルデバイスからの切替信号に従って前記択一選択動作を行う
ことを特徴とする請求項１に記載の伝送装置。
前記外部メモリ群は、前記主信号の受信に由来する動的情報を格納する動的情報メモリを備え、
前記現用側プログラマブルデバイスは、前記主信号の処理単位を処理するたびに前記動的情報メモリを更新し、前記バージョンアップを実施した前記予備側プログラマブルデバイスは、前記現用側プログラマブルデバイスが更新した前記動的情報メモリを参照して前記主信号の処理動作を行う
ことを特徴とする請求項１または２に記載の伝送装置。
前記動的情報には、前記主信号の処理単位毎に変化する前記主信号メモリのメモリ構造と受信数や廃棄数などの統計情報とが含まれていることを特徴とする請求項３に記載の伝送装置。