JP7024047B2 - EtherCATマスタースレーブ統合ブリッジコントローラー及び制御方法 - Google Patents
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Description
本願内容は、通信技術分野に関し、特に、EtherCATマスタースレーブ統合ブリッジコントローラーの制御方法、EtherCATマスタースレーブ統合ブリッジコントローラー、マスタースレーブ統合ステーションブリッジコントローラーに基づく制御システム及び読み取り可能な記憶媒体に関する。
EtherCAT(Ether Control Automation Technology、イーサネット制御自動化技術)は、イーサネットに基づくオープンアーキテクチャのフィールドバスシステムであり、ネットワークの高いリアルタイムパフォーマンス、柔軟なトポロジ構造、シンプルなシステム構成等の特点を備えており、ますます広く使われている。
既存のEtherCAT技術はマスタースレーブメディアアクセス制御方式を採用し、マスターが標準のイーサネットカードを採用し、スレーブがET1100、ET1200、LAN9252のような専門的なESC(EtherCAT Slave Controller)チップを採用して、スレーブ機能を実現する。マスター設備とスレーブ設備の間に線形トポロジ構造で通信される。具体的に、マスター設備はデータメッセージを送信し、スレーブ設備はメッセージがそのノードを通過する時に対応するアドレス指定マスターによって発行されたデータを読み取り、同時に、マスターに返されるデータもメッセージが通過する時にメッセージに挿入される。プロセス全体で、メッセージには数十ナノ秒の遅延時間がある。メッセージは、すべてのスレーブを介してデータ交換を完了した後、EtherCATネットワークセグメントにおけるエンドスレーブによって返される。
EtherCATマスター設備は、EtherCATマスタースレーブシステム全体の中核であり、スレーブ設備のリアルタイムパフォーマンスと同期性を確保するために、安定して確実に作動できる必要がある。EtherCATマスターの実現は、主に、ドイツのベッコフのPCベースのWindows(登録商標)オペレーティングシステム、Linux(登録商標)オペレーティングシステム又はAndroid(登録商標)オペレーティングシステムの組み込みソリューションを採用する。Windows(登録商標)、 Linux(登録商標)、又はAndroid(登録商標)オペレーティングシステムの何れも非リアルタイムパフォーマンスオペレーティングシステムであり、EtherCATプロトコル分析プロセスのタスクスケジューリングの優先順位は制御不可能で不確実であり、その結果、マスター、スレーブはデータを受信する時間が延長し、通信サイクルが増加し、サイクルジッタが増加し、したがって、CNC高精度同期制御の要件を満たすことができない。マスターのリアルタイムパフォーマンスを確保するために、一部の設備がVxworks、QNX、uC/OS IIのようなRTOSリアルタイムオペレーティングシステムを採用するが、RTOSシステムの高額な著作権とソフトウェア移行の負荷が高いため、広く宣伝して適用することは困難である。且つ既存のEtherCATバス制御システムには、通常、1つのEtherCATマスター設備と複数のEtherCATスレーブ設備しか含まれていない。シングルマスターネットワークトポロジ構造の通信は、1つのマスターによる割り当てと調整に依存して、マスター設備又は何れかのスレーブ設備が故障すると、ネットワーク全体がダウンすることがある。
要するに、EtherCATマスタースレーブ統合ブリッジコントローラー制御における信頼性の高い制御等の課題を如何に効果的に解決するかは、当業者によって解決されることが望まれている技術的課題である。
本願の目的は、フィールドバス制御における制御信頼性を向上させるように、EtherCAT(Ether Control Automation Technology;イーサネット制御自動化技術)マスタースレーブ統合ブリッジコントローラーの制御方法、EtherCATマスタースレーブ統合ブリッジコントローラー、マスタースレーブ統合ステーションブリッジコントローラーに基づく制御システム及び読み取り可能な記憶媒体を提供することにある。
上記課題を解決するために、本願は、下記の技術的解決策を提供する。
EtherCATマスタースレーブ統合ブリッジコントローラーの制御方法は、FPGAに基づいて構築されたEtherCATマスタースレーブ統合ブリッジコントローラーに適用される。EtherCATマスタースレーブ統合ブリッジコントローラーは、マスター部、スレーブ部及びGPMC(General-Purpose Memory Controller、ユニバーサルメモリコントローラー)バスを含む。ブリッジコントローラーの制御方法は、マスター部がGPMCバスを介して外部CPU(Central Processing Unit;中央処理装置)における送信待ちの第1のデータを取得し、第1のデータをサードパーティのスレーブ設備に送信する工程と、マスター部がサードパーティのスレーブ設備から送信された第2のデータを受信し、第2のデータを外部CPUにフィードバックする工程と、スレーブ部がGPMCバスを介して外部CPUにおける送信待ちの第3のデータを取得し、第3のデータをサードパーティのマスター設備に送信する工程と、スレーブ部が前記サードパーティのマスター設備から送信された第4のデータを受信し、第4のデータを外部CPUにフィードバックする工程と、を含む。
更に言えば、マスター部は、マスター送信キャッシュとマスタークロックを含み、GPMCバスを介して外部CPUにおける送信待ちの第1のデータを取得し、第1のデータをサードパーティのスレーブ設備に送信する。第1のデータを取得し、第1のデータをマスター送信キャッシュに格納し、マスタークロックに基づいて定期的に前記第1のデータをサードパーティのスレーブ設備に送信する工程を更に含む。更に言えば、マスター部は、マスター受信キャッシュを含み、サードパーティのスレーブ設備から送信された第2のデータを受信し、第2のデータを外部CPUにフィードバックする。第2のデータを受信し、第2のデータを前記マスター受信キャッシュに格納し、前記外部CPUが前記第2のデータを読み取るようにする工程を含む。
更に言えば、スレーブ部は、スレーブ送信キャッシュとスレーブ処理モジュールを含み、スレーブ部がGPMCバスを介して外部CPUにおける送信待ちの第3のデータを取得し、第3のデータをサードパーティのマスター設備に送信する。第3のデータを取得し、第3のデータをスレーブ送信キャッシュに格納し、スレーブ処理モジュールによってデータパケットが挿入されて、第3のデータをサードパーティのマスター設備に送信する工程を含む。
更に言えば、スレーブ部は、スレーブ受信キャッシュを含み、サードパーティのマスター設備から送信された第4のデータを受信し、第4のデータを外部CPUにフィードバックする。第4のデータを受信し、第4のデータを前記スレーブ受信キャッシュに一時的に格納して、外部CPUが前記第4のデータを読み取るようにする工程を含む。
本願は、EtherCATマスタースレーブ統合ブリッジコントローラーを提供し、前記ブリッジコントローラーがFPGAに組み込まれ、マスター部、スレーブ部及びGPMCバスを含む。マスター部はGPMCバスを介して外部CPUに接続される。スレーブ部は前記GPMCバスを介して外部CPUに接続される。マスター部はネットワークドライバーチップを介してサードパーティのスレーブ設備と相互に接続される。スレーブ部はネットワークドライバーチップを介してサードパーティのマスター設備と相互に接続される。
更に言えば、マスター部は、マスター処理モジュール、マスタークロック、マスター送信キャッシュ、マスター受信キャッシュ、マスターステータスレジスタを含む。
更に言えば、スレーブ部は、スレーブ処理モジュール、スレーブクロック、スレーブ送信キャッシュ、スレーブ受信キャッシュとスレーブステータスレジスタを含む。
更に言えば、GPMCバスは、デコーダー、一方向アドレスバス、双方向データバス、GPMCバス制御信号、割り込み調停コントローラーを含み、GPMCバス制御信号がチップセレクト信号、書き込み信号、読み取り信号を含む。
マスタースレーブ統合ステーションブリッジコントローラーに基づく制御システムは、少なくとも1つの上記のようなブリッジコントローラー、1つのサードパーティのマスター設備、1つ又は複数のサードパーティのスレーブ設備及びブリッジコントローラーの制御に用いられる外部CPUを含む。サードパーティのマスター設備とブリッジコントローラーにおけるスレーブ部とは接続され、サードパーティのスレーブ設備とブリッジコントローラーにおけるマスター部とは通信的に接続され、外部CPUがGPMCバスを介してマスター部又はスレーブ部とは通信的に接続される。
読み取り可能な記憶媒体は、コンピュータプログラムが記憶されるものであり、コンピュータプログラムがプロセッサによって実行されると、上記EtherCATマスタースレーブ統合ブリッジコントローラーの制御方法の工程が実現される。
FPGAに基づいて構築されたブリッジコントローラーにおいて、本願の提供されるEtherCATマスタースレーブ統合ブリッジコントローラーの制御方法を適用し、ブリッジコントローラーがマスター部、スレーブ部及びGPMCバスを含む。EtherCATマスタースレーブ統合ブリッジコントローラーの制御方法は、マスター部がGPMCバスを介して外部CPUにおける送信待ちの第1のデータを取得し、第1のデータをサードパーティのスレーブ設備に送信する工程と、マスター部がサードパーティのスレーブ設備から送信された第2のデータを受信し、第2のデータを外部CPUにフィードバックする工程と、スレーブ部がGPMCバスを介して外部CPUにおける送信待ちの第3のデータを取得し、第3のデータをサードパーティのマスター設備に送信する工程と、スレーブ部がサードパーティのマスター設備から送信された第4のデータを受信し、第4のデータを外部CPUにフィードバックする工程と、を含む。
以上のように、本方法において、FPGAに基づいて構築されたブリッジコントローラーは、FPGAが並列特性を持っているため、またハードリアルタイム特性及び並列能力を持っており、産業用バスを制御する時、データの送受信のリアルタイムパフォーマンスを保証し、CPU及びオペレーティングシステムへの依存性を低下させ、且つ同時にサードパーティのマスター設備のスレーブ設備、及びサードパーティのスレーブ設備のマスター設備とすることができる。つまり、前記ブリッジコントローラーは、サードパーティのマスター設備とサードパーティのスレーブ設備に連通され、且つ同時にマスター及びスレーブとすることができる。2つ以上のブリッジコントローラーを直列に接続することにより、サードパーティのマスター設備とサードパーティのスレーブ設備との間の接続トポロジ界面を変更することができ、既存のシングル線形通信に対して、ブリッジコントローラーを接続ノードとして、ツリー構造のネットワークトポロジを構築することができて、ネットワークトポロジ構造の柔軟性を向上させ、ネットワークの負荷を軽減し、構築されたネットワークシステムの信頼性、リアルタイムパフォーマンスを向上させた。
これに対応して、本願の実施例は、上記のEtherCATマスタースレーブ統合ブリッジコントローラーの制御方法に対応するEtherCATマスタースレーブ統合ブリッジコントローラーと、マスタースレーブ統合ステーションブリッジコントローラーに基づく制御システムと、読み取り可能な記憶媒体とをまた提供し、上記の技術的効果を持つので、ここで繰り返して説明しない。
本開示の上記及び他の目的、特徴、メリット及び実施例をより分かりやすくするために、添付図面の説明は以下の通りである。
本開示の実施例のEtherCATマスタースレーブ統合ブリッジコントローラーの制御方法の実施フロー図である。
本開示の実施例のブリッジコントローラーの具体的な構造模式図である。
本開示の実施例のブリッジコントローラーと外部設備の具体的な接続模式図である。
本開示の実施例のマスタースレーブ統合ステーションブリッジコントローラーに基づく制御システムのネットワークトポロジ図である。
本明細書に用いられるすべての語彙は、一般的な意味を有する。上記の語彙については、普通の常用の辞典における定義は、本明細書で論じられる任意の単語の使用例が例示だけであり、本開示の範囲及び意味に限定されるべきではない。同様に、本開示は、本明細書に示される様々な実施形態に限定されない。
図1を参照されたい。図1は、本願の実施例におけるEtherCAT(Ether Control Automation Technology;イーサネット制御自動化技術)マスタースレーブ統合ブリッジコントローラーの制御方法の実施フロー図である。特に、本願の提供されたEtherCATマスタースレーブ統合ブリッジコントローラーの制御方法は、FPGAに基づいて構築されたブリッジコントローラーに適用され、図2に示すように、前記ブリッジコントローラーは、マスター部、スレーブ部及びGPMC(General-Purpose Memory Controller;ユニバーサルメモリコントローラー)バスを含む。
本開示において、第1の、第2の、第3のと第4のなどの関係用語は、1つの実体又は動作を別の実体又は動作から区別するためにのみ使用され、必ずしもこれらの実体又は動作の間にこのような実際の関係又は順序があることは、必ずしも要求又は暗示されているわけではない。
具体的に、EtherCATマスタースレーブ統合ブリッジコントローラーの制御方法は、以下の工程を含む。
工程S101において、マスター部はGPMCバスを介して外部CPU(Central Processing Unit;中央処理装置)における送信待ちの第1のデータを取得し、第1のデータをサードパーティのスレーブ設備に送信する。
マスター部はサードパーティのスレーブ設備に対応し、前記ブリッジコントローラーがそのマスター役割として存在し、つまり、前記マスター部は、FPGAで構築するブリッジコントローラーにおける仮想マスターと見なされてよく、マスター設備の処理能力/機能を有する。サードパーティのスレーブ設備は、具体的に、前記ブリッジコントローラー以外の他のブリッジコントローラー又はEtherCATスレーブ設備であってよい。
第1のデータは、具体的に、外部CPUの制御に用いられるサードパーティのスレーブ設備の制御データである。
前記マスター部がマスター送信キャッシュとマスタークロックを含む場合、第1のデータの処理は、具体的に、第1のデータを取得し、第1のデータをマスター送信キャッシュに格納し、マスタークロックに基づいて定期的に第1のデータをサードパーティのスレーブ設備に送信することを含む。つまり、ブリッジコントローラーはGPMCバスを介して外部CPUにおける送信待ちの第1のデータを取得し、且つ前記第1のデータをマスター送信キャッシュに格納することができる。マスタークロックの役割で、定期的に第1のデータをサードパーティのスレーブ設備に送信することができる。
工程S102において、マスター部はサードパーティのスレーブ設備から送信された第2のデータを受信し、第2のデータを外部CPUにフィードバックする。
第2のデータは、具体的に、サードパーティのスレーブ設備が外部CPUの制御管理に応答するデータ、又はサードパーティのスレーブ設備が動作中に生じた外部CPUに報告して処理を行う必要があるイベントデータであってよい。
マスター部がマスター受信キャッシュを含む場合、マスター部の第2のデータに対する処理は、具体的に、第2のデータを受信し、第2のデータをマスター受信キャッシュに格納して、外部CPUが第2のデータを読み取るようにすることを含む。つまり、ブリッジコントローラーにおけるマスター部が第2のデータを受信した後、第2のデータをマスター受信キャッシュに格納することができ、このように、外部CPUは前記マスター受信キャッシュを読み取ることにより、第2のデータを取得することができる。
工程S103において、スレーブ部はGPMCバスを介して外部CPUにおける送信待ちの第3のデータを取得し、第3のデータをサードパーティのマスター設備に送信する。
スレーブ部は、FPGAに基づいて構築されたブリッジコントローラーにおいてスレーブ機能を実現する部分である。サードパーティのマスター設備は、具体的に、前記ブリッジコントローラー以外の他のブリッジコントローラー又はEtherCATマスター設備であってよい。第3のデータは、具体的に、外部CPUの制御に用いられるサードパーティのマスター設備のデータであってよい。
スレーブ部がスレーブ送信キャッシュとスレーブ処理モジュールを含む場合、前記スレーブ部の第3のデータに対する処理過程は、第3のデータを取得し、第3のデータをスレーブ送信キャッシュに格納し、スレーブ処理モジュールによってデータパケットが挿入されて、第3のデータをサードパーティのマスター設備に送信することを含んでよい。即ち、スレーブ部が第2のCPUにおける送信待ちの第3のデータを受信する場合、第3のデータをスレーブ送信キャッシュに一時的に格納してから、またスレーブ処理モジュールによってデータパケットが挿入されて、このように、第3のデータをサードパーティのマスター設備に送信する。
工程S104において、スレーブ部は、サードパーティのマスター設備から送信された第4のデータを受信し、第4のデータを外部CPUにフィードバックする。
第4のデータは、具体的に、応答データのようなサードパーティのマスター設備が外部CPUに送信する必要があるデータであってよい。
スレーブ部がスレーブ受信キャッシュを含む場合、スレーブ部の第4のデータに対する処理過程は、第4のデータを受信し、第4のデータをスレーブ受信キャッシュに一時的に格納して、外部CPUが第4のデータを読み取るようにすることを含む。ブリッジコントローラーにおけるスレーブ部がサードパーティのマスター設備から送信された第4のデータを受信した場合、第4のデータをスレーブ受信キャッシュに一時的に格納してよく、外部CPUが前記スレーブ受信キャッシュから第4のデータを読み取るようにする。
説明する必要があるのは、上記の工程説明において、ブリッジコントローラーにおけるマスター部とスレーブ部がそれぞれ対応する具体的な内容について、簡単に説明したが、実際の応用において、マスター設備及びスレーブ部の中のモジュールは、具体的に、クロック、ステータスレジスタ等の具体的な機能モジュールを含んでよく、詳しい内容は本願の提供されたブリッジコントローラーを参照されたい。なお、上記工程S101、S102、S103とS104の間に不可避の前後順序がなく、即ちこれらの4つの工程は、同時に実行することも、具体的なデータ伝送要件に従って順次に実行することもできる。
FPGAに基づいて構築されたブリッジコントローラーにおいて、本願の提供されたEtherCATマスタースレーブ統合ブリッジコントローラーの制御方法を適用し、ブリッジコントローラーは、マスター部、スレーブ部及びGPMCバスを含む。EtherCATマスタースレーブ統合ブリッジコントローラーの制御方法は、マスター部がGPMCバスを介して外部CPUにおける送信待ちの第1のデータを取得し、第1のデータをサードパーティのスレーブ設備に送信する工程と、マスター部がサードパーティのスレーブ設備から送信された第2のデータを受信し、第2のデータを外部CPUにフィードバックする工程と、スレーブ部がGPMCバスを介して外部CPUにおける送信待ちの第3のデータを取得し、第3のデータをサードパーティのマスター設備に送信する工程と、スレーブ部がサードパーティのマスター設備から送信された第4のデータを受信し、第4のデータを外部CPUにフィードバックする工程と、を含む。
以上のように、本方法において、FPGAに基づいて構築されたブリッジコントローラーは、FPGAが並列特性を持っているため、またハードリアルタイム特性及び並列能力を持っており、産業用バスを制御する時、データの送受信のリアルタイムパフォーマンスを保証し、CPU及びオペレーティングシステムへの依存性を低下させ、且つ同時にサードパーティのマスター設備のスレーブ設備、及びサードパーティのスレーブ設備のマスター設備とすることができる。つまり、前記ブリッジコントローラーは、サードパーティのマスター設備とサードパーティのスレーブ設備に連通され、且つ同時にマスター及びスレーブとすることができる。2つ以上のブリッジコントローラーを直列に接続することにより、サードパーティのマスター設備とサードパーティのスレーブ設備との間の接続トポロジ界面を変更することができ、既存のシングル線形通信に対して、ブリッジコントローラーを接続ノードとして、ツリー構造のネットワークトポロジを構築することができて、ネットワークトポロジ構造の柔軟性を向上させ、ネットワークの負荷を軽減し、構築されたネットワークシステムの信頼性、リアルタイムパフォーマンスを向上させた。
上記のEtherCATマスタースレーブ統合ブリッジコントローラーの制御方法に対応して、本願は、またEtherCATマスタースレーブ統合ブリッジコントローラーを提供し、その具体的な構造について図2と図3を参照されたい。図2は、本願の実施例におけるブリッジコントローラーの具体的な構造模式図であり、図3は、本願の実施例におけるブリッジコントローラーと外部設備の具体的な接続模式図である。前記ブリッジコントローラー100は、FPGA(Field Programmable Gate Array;フィールドプログラマブルロジックゲートアレイモジュール)に構築され、ブリッジコントローラーは、マスター部102、スレーブ部101及びGPMCバス103を含む。マスター部はGPMCバスを介して外部CPUに接続され、スレーブ部はGPMCバスを介して外部CPUに接続され、マスター部はネットワークドライバーチップ(例えば:PHYチップ4003)を介してサードパーティのスレーブ設備と相互に接続され、スレーブ部はネットワークドライバーチップ(例えば:PHYチップ3005と3006)を介してサードパーティのマスター設備と相互に接続される。
ネットワークドライバーチップは、具体的に、PHYチップであってよい。
FPGAには並列コンピューティング機能があるため、マスター、スレーブデータフレームの送受信のリアルタイムパフォーマンスを確保し、オペレーティングシステム、CPUパフォーマンスへの依存性を低下させた。マスター部は、マスター処理モジュール1020、マスタークロック1024、マスター送信キャッシュ1021、マスター受信キャッシュ1023、及びマスターステータスレジスタ1022を含む。
具体的に、マスター処理モジュール1020と外部のPHYチップ4003、ネットワーク分離トランス4002、及びEtherCATバスインターフェイス4001は、ブリッジコントローラー100のマスター入力/出力物理リンクを構成し、マスター設備として、1つ又は複数のサードパーティのEtherCATスレーブ設備と第2レベルのEtherCATネットワークを構成する。外部CPUはGPMCバスを介して、サードパーティのスレーブ設備に送信されるデータをマスター送信キャッシュ1021に書き込み、1つのデータパケットが書き込まれるたびに、ステータスレジスタ1022における送信キャッシュ(FIFO)カウンターが+1となり、送信キャッシュ(FIFO)カウンターが10よりも大きい場合、送信キャッシュ(FIFO)がいっぱいになり、CPUが書き込みを停止したことを示す。
マスター処理モジュールは、マスタークロックによって設定されたPDOデータ(同期データパケット)の送信サイクルに従って、マスター送信キャッシュ1021のデータパケットを読み取り、送信物理リンク(PHYチップ4003、ネットワーク分離トランス4002、EtherCATバスインターフェイス4001)を介してサードパーティのスレーブ設備に送信する。マスター処理モジュールが1つのデータパケットを読み取るたびに、送信キャッシュカウンターが-1となり、設定されたPDOデータ送信サイクルがトリガーされる時に、送信キャッシュカウンターが0である場合、マスター処理モジュールはデータの送信を停止し、ステータスレジスタ1022における送信エラーカウンターを+1にする。
マスター処理モジュールは、サードパーティのスレーブ設備の受信物理リンク(EtherCATバスインターフェイス4001、ネットワーク分離トランス4002、PHYチップ4003)から入力されたデータを受信し、データをマスター受信キャッシュ(FIFO)1023に格納し、1つのデータパケットがマスター受信キャッシュ(FIFO)に書き込まれるたびに、ステータスレジスタにおける受信キャッシュカウンターは+1となる。
外部CPUはGPMCバスを介して、ステータスレジスタにおける受信キャッシュカウンターの値を読み取り、前記の値が1よりも大きい場合、マスター処理モジュールがすでに完全なデータパケットを受信したことを示す。外部CPUはGPMCバスを介してマスター受信キャッシュにおけるデータパケットを読み取り、1つのデータパケットを読み取るたびに、受信キャッシュカウンターが-1となり、受信キャッシュカウンターが0に等しい場合、CPUは読み取り動作を停止する。
マスターステータスレジスタ1022は、送信キャッシュカウンター、受信キャッシュカウンター、エラーカウンター、PHYチップ4003接続ステータスを含み、送信キャッシュカウンターは当時の送信キャッシュにおけるデータパケットの数を記録し、CPUが1つのデータパケットを書き込むと、前記カウンターが+1となり、スレーブ処理モジュールから1つのデータパケットを読み取るたびに、前記カウンターが-1となる。受信キャッシュカウンターは当時の受信キャッシュにおけるデータパケットの数を記録し、CPUが1つのデータパケットを読み取ると、前記カウンターが-1となり、スレーブ処理モジュールから1つのデータパケットを書き込むたびに、前記カウンターが+1となる。エラーカウンターは当時のスレーブ処理モジュールのデータパケットの送信/受信のエラー回数を記録し、PHYチップ4003の接続ステータスはネットワークケーブルの接続ステータスを記録し、ネットワークケーブルアクセスが1となり、ネットワーク接続がないと0となる。
マスタークロック1024は、サードパーティのスレーブ設備のクロックと同期であってよい。外部CPUはGPMCバスを介して、マスター処理モジュール送信PDOデータパケットの周期を設定し、マスタークロック1024のスクラッチパッドに書き込むことができる。PDOデータパケット周期が満了すると、マスタークロック1024はマスター処理モジュールをトリガーして1つのPDOデータのパケットを送信する。
スレーブ部は、スレーブ処理モジュール1010、スレーブクロック1014、スレーブ送信キャッシュ1011、スレーブ受信キャッシュ1013とスレーブステータスレジスタ1012を含む。
具体的に、スレーブ処理モジュール1010とPHYチップ3005(ネットワークドライバーチップ)、ネットワーク分離トランス3003、EtherCATバスインターフェイス3001とは、ブリッジコントローラー100のスレーブ入力物理リンクを構成し、サードパーティのEtherCATマスターから送信されるデータフレームを受信する。
スレーブ処理モジュール1010と外部のPHYチップ3006、ネットワーク分離トランス3004、EtherCATバスインターフェイス3002とは、ブリッジコントローラー100のスレーブ出力物理リンクを構成し、サードパーティのEtherCATマスターから送信されたデータフレームを次のレベルのスレーブ設備に転送する。
スレーブ処理モジュール1010は、サードパーティのEtherCATマスターから送信されたデータフレームにおける当該コントローラーのアドレスに一致するデータパケットを受信キャッシュ(FIFO)にロードし、完全な各データパケットが受信キャッシュ(FIFO)にロードされる時に、ステータスレジスタにおける受信キャッシュ(FIFO)カウンターが+1となり、外部CPUはGPMCバスを介してスレーブ受信キャッシュ(FIFO)ステータス情報を取得し、当時の受信キャッシュ(FIFO)におけるデータパケットの数量を取得する。受信キャッシュ(FIFO)カウンターが1よりも大きい場合、外部CPUはGPMCバスを介してデータパケットを読み取り、1つのデータパケットを読み取ると、受信キャッシュカウンターが-1となり、受信キャッシュカウンターの値が0に等しい場合、CPUは読み取り動作を停止する。
外部CPUはGPMCバスを介して、スレーブ部からサードパーティのマスター設備に送信する必要があるデータをスレーブ送信キャッシュ1011に書き込み、1つのデータパケットが書き込まれるたびに、ステータスレジスタにおける送信キャッシュ(FIFO)カウンターが+1となり、送信キャッシュ(FIFO)カウンターが10よりも大きい場合、送信キャッシュ(FIFO)がいっぱいになり、CPUが書き込みを停止したことを示す。スレーブ処理モジュールは、送信キャッシュ1011のデータパケットを読み取り、受信物理リンク(EtherCATバスインターフェイス3001、ネットワーク分離トランス3003、PHYチップ3005)によって入力されたマスターデータパケットに挿入して、またスレーブ送信物理リンク(PHYチップ3006、ネットワーク分離トランス3004、EtherCATバスインターフェイス3002)によって次のレベルのスレーブに転送される。
スレーブクロック1014は、サードパーティのマスター設備、各EtherCATスレーブのクロックとの同期を実現する。
スレーブステータスレジスタ1012は、送信キャッシュカウンター、受信キャッシュカウンター、エラーカウンター、PHYチップ3005及び3006接続ステータスを含む。送信キャッシュカウンターは当時の送信キャッシュにおけるデータパケットの数を記録し、CPUが1つのデータパケットを書き込むと、前記カウンターが+1となり、スレーブ処理モジュールが1つのデータパケットを読み取るたびに、前記カウンターが-1となる。受信キャッシュカウンターは当時の受信キャッシュにおけるデータパケットの数を記録し、CPUが1つのデータパケットを読み取ると、前記カウンターが-1となり、スレーブ処理モジュールが1つのデータパケットを書き込むたびに、前記カウンターが+1となる。エラーカウンターは当時のスレーブ処理モジュールのデータパケットの送信/受信のエラー回数を記録し、PHYチップ3005と3006の接続ステータスは当時のネットワークケーブルの接続ステータスを記録し、ネットワークケーブルアクセスが1となり、ネットワーク接続がないと0となる。
GPMCバスは、デコーダー1031、16bit一方向アドレスバス、16bit双方向データバス、GPMCバス制御信号、割り込み調停コントローラー1032を含む。GPMCバス制御信号は、チップセレクト信号nCS、書き込み信号nWE、読み取り信号nOEを含み、低電圧によってはオン(有効)にする。
具体的に、外部CPUはGPMCバスを介してマスタースレーブハイブリッド産業用ブリッジコントローラーの各ユニットモジュールを読み書き制御し、割り込み調停コントローラー1032がマスタースレーブハイブリッド産業用ブリッジコントローラーからCPUへの割り込み信号をシールドできるようにする。
デコーダー1031は、外部CPUから送信された16bitアドレスをデコードし、スレーブ送信キャッシュ、スレーブ受信キャッシュ、スレーブステータスレジスタ、スレーブクロック、マスター送信キャッシュ、マスター受信キャッシュ、マスターステータスレジスタ及びマスタークロックをそれぞれ読み書き制御するようにCPUを制御し、具体的なアドレスは表1に示す。
説明する必要があるのは、前文において説明されたカウンター回数の注入、アドレスビットの割り当て等の具体的な値は、個別な例示だけであり、すべてのオプションデータではなく、実際に応用する時に、実際の状況に応じて設置と調整を行ってもよい。
以上のように、本方法において、FPGAに基づいて構築されたブリッジコントローラーは、FPGAが並列特性を持っているため、またハードリアルタイム特性及び並列能力を持っており、このように産業用バスを制御する時、データの送受信のリアルタイムパフォーマンスを保証し、CPU及びオペレーティングシステムへの依存性を低下させ、且つ同時にサードパーティのマスター設備のスレーブ設備、及びサードパーティのスレーブ設備のマスター設備とすることができる。つまり、前記ブリッジコントローラーは、サードパーティのマスター設備とサードパーティのスレーブ設備に連通され、且つ同時にマスター及びスレーブとすることができる。2つ以上のブリッジコントローラーを直列に接続することにより、サードパーティのマスター設備とサードパーティのスレーブ設備との間の接続トポロジ界面を変更することができ、既存のシングル線形通信に対して、ブリッジコントローラーを接続ノードとして、ツリー構造のネットワークトポロジを構築することができて、ネットワークトポロジ構造の柔軟性を向上させ、ネットワークの負荷を軽減し、構築されたネットワークシステムの信頼性、リアルタイムパフォーマンスを向上させた。
上記の方法及び設備の実施例に対応して、本願においてまたマスタースレーブ統合ステーションブリッジコントローラーに基づく制御システムを提供する。具体的に、図4を参照されたい。図4は、本願の実施例においてマスタースレーブ統合ステーションブリッジコントローラーに基づく制御システムのネットワークトポロジ図であり、前記システムは、1つ又は複数の実施例の提供されたブリッジコントローラー、1つのサードパーティのマスター設備、1つ又は複数のサードパーティのスレーブ設備及びブリッジコントローラーの制御に用いられる外部CPUを含む。
サードパーティのマスター設備とブリッジコントローラーにおけるスレーブ部とは接続され、サードパーティのスレーブ設備とブリッジコントローラーにおけるマスター部とは通信的に接続され、外部CPUがGPMCバスを介してマスター部又はスレーブ部とは通信的に接続される。
具体的に、1つのサードパーティのEtherCATマスター設備は、EtherCATバスを介して1つ又は複数のブリッジコントローラーからなるマスタースレーブ混合システムを直列に接続することができ、ブリッジコントローラーのそれぞれは1つ又は複数のサードパーティのEtherCATスレーブ設備を直列に接続することができるので、システムのネットワークトポロジを変える。
本実施例において、サードパーティのEtherCATマスター設備がスレーブ設備をより柔軟性があるように拡張し、ネットワークの負荷を軽減し、ネットワークトポロジ構造の柔軟性を向上させて、効果的にデータフレームの送受信の効率及び安定性を向上させた。且つ、ブリッジコントローラーが1つ又は複数のサードパーティのEtherCATスレーブ設備を直列に接続し、FPGAに基づくハードリアルタイム制御戦略を使用するため、CPUの処理圧力が大幅に削減され、且つFPGAにおいて実現されたクロック同期により、マスターデータフレームの送受信のリアルタイムパフォーマンスを保証し、オペレーティングシステム、CPUパフォーマンスへの依存性を低下させた。
上記の方法の実施形態に対応して、本願の実施例は、また読み取り可能な記憶媒体を提供し、以下に記載の読み取り可能な記憶媒体、と以上に説明されたEtherCATマスタースレーブ統合ブリッジコントローラーの制御方法は、互いに対応して参照してよい。
読み取り可能な記憶媒体には、コンピュータプログラムが記憶され、コンピュータプログラムがプロセッサによって実行されると、前記方法の実施例のEtherCATマスタースレーブ統合ブリッジコントローラーの制御方法の工程が実現される。
前記読み取り可能な記憶媒体は、具体的に、USBメモリ、モバイルハードディスク、読み取り専用メモリ(Read-Only Memory;ROM)、ランダムアクセスメモリ(Random Access Memory;RAM)、磁気ディスク又はCD等の様々なログラムコードを記憶することができる読み取り可能な記憶媒体であってよい。
専門家は更に意識するように、本文に開示された実施例に記載された各例のユニットおよびアルゴリズム工程が、電子ハードウェア、コンピュータソフトウェア、または両方の組み合わせによって実装されることができ、ハードウェアとソフトウェアの互換性を明確に説明するために、上記の説明では、各例の構成と工程はすでに機能に従って一般的に説明されている。これらの機能がハードウェアで実行されるかソフトウェアで実行されるかは、技術的解決策の特定のアプリケーションと技術ソリューションの設計上の制約条件に依存する。専門家と技術者は、特定のアプリケーションごとに異なる方法を使用して説明されている機能を実現できるが、この実現は本願の範囲外として考慮されるべきではない。
本発明の上記及び他の目的、特徴、メリット及び実施例をより分かりやすくするために、添付図面の説明は以下の通りである。
S101,S102,S103,S104:工程
100:ブリッジコントローラー
101:スレーブ部
1010:スレーブ処理モジュール
1011:送信キャッシュ
1012:ステータスレジスタ
1013:受信キャッシュ
1014:スレーブクロック
102:マスター部
1020:マスター処理モジュール
1021:送信キャッシュ
1022:ステータスレジスタ
1023:受信キャッシュ
1024:マスタークロック
103:GPMCバス
1031:デコーダー
1032:割り込み調停コントローラー
3001:EtherCATバスインターフェイス
3002:EtherCATバスインターフェイス
3003:ネットワーク分離トランス
3004:ネットワーク分離トランス
3005:PHYチップ
3006:PHYチップ
4001:EtherCATバスインターフェイス
4002:ネットワーク分離トランス
4003:PHYチップ
S101,S102,S103,S104:工程
100:ブリッジコントローラー
101:スレーブ部
1010:スレーブ処理モジュール
1011:送信キャッシュ
1012:ステータスレジスタ
1013:受信キャッシュ
1014:スレーブクロック
102:マスター部
1020:マスター処理モジュール
1021:送信キャッシュ
1022:ステータスレジスタ
1023:受信キャッシュ
1024:マスタークロック
103:GPMCバス
1031:デコーダー
1032:割り込み調停コントローラー
3001:EtherCATバスインターフェイス
3002:EtherCATバスインターフェイス
3003:ネットワーク分離トランス
3004:ネットワーク分離トランス
3005:PHYチップ
3006:PHYチップ
4001:EtherCATバスインターフェイス
4002:ネットワーク分離トランス
4003:PHYチップ
Claims (11)
- FPGAに基づいて構築され、マスター部、スレーブ部及びGPMCバスを含むEtherCATマスタースレーブ統合ブリッジコントローラーに適用されるEtherCATマスタースレーブ統合ブリッジコントローラーの制御方法であって、
前記マスター部は前記GPMCバスを介して外部CPUにおける送信待ちの第1のデータを取得し、前記第1のデータをサードパーティのスレーブ設備に送信することと、
前記マスター部は前記サードパーティのスレーブ設備から送信された第2のデータを受信し、前記第2のデータを前記外部CPUにフィードバックすることと、
前記スレーブ部は前記GPMCバスを介して前記外部CPUにおける送信待ちの第3のデータを取得し、前記第3のデータをサードパーティのマスター設備に送信することと、
前記スレーブ部は前記サードパーティのマスター設備から送信された第4のデータを受信し、前記第4のデータを前記外部CPUにフィードバックすることと、
を備えるEtherCATマスタースレーブ統合ブリッジコントローラーの制御方法。 - 前記マスター部は、マスター送信キャッシュとマスタークロックを含み、前記GPMCバスを介して前記外部CPUにおける送信待ちの前記第1のデータを取得し、前記第1のデータをサードパーティのスレーブ設備に送信するEtherCATマスタースレーブ統合ブリッジコントローラーの制御方法であって、
前記第1のデータを取得し、前記第1のデータを前記マスター送信キャッシュに格納し、前記マスタークロックに基づいて定期的に前記第1のデータを前記サードパーティのスレーブ設備に送信することを更に含む請求項1に記載のEtherCATマスタースレーブ統合ブリッジコントローラーの制御方法。 - 前記マスター部は、マスター受信キャッシュを含み、前記サードパーティのスレーブ設備から送信された前記第2のデータを受信し、前記第2のデータを前記外部CPUにフィードバックするEtherCATマスタースレーブ統合ブリッジコントローラーの制御方法であって、
前記第2のデータを受信し、前記第2のデータを前記マスター受信キャッシュに格納して、前記外部CPUが前記第2のデータを読み取るようにすることを更に含む請求項1に記載のEtherCATマスタースレーブ統合ブリッジコントローラーの制御方法。 - 前記スレーブ部は、スレーブ送信キャッシュとスレーブ処理モジュールを含み、前記GPMCバスを介して前記外部CPUにおける送信待ちの前記第3のデータを取得し、前記第3のデータをサードパーティのマスター設備に送信するEtherCATマスタースレーブ統合ブリッジコントローラーの制御方法であって、
前記第3のデータを取得し、前記第3のデータを前記スレーブ送信キャッシュに格納し、前記スレーブ処理モジュールによってデータパケットが挿入されて、前記第3のデータを前記サードパーティのマスター設備に送信するようにすることを更に含む請求項1に記載のEtherCATマスタースレーブ統合ブリッジコントローラーの制御方法。 - 前記スレーブ部は、スレーブ受信キャッシュを含み、前記サードパーティのマスター設備から送信された第4のデータを受信し、前記第4のデータを前記外部CPUにフィードバックするEtherCATマスタースレーブ統合ブリッジコントローラーの制御方法であって、
前記第4のデータを受信し、前記第4のデータを前記スレーブ受信キャッシュに一時的に格納して、前記外部CPUが前記第4のデータを読み取るようにすることを更に含む請求項1に記載のEtherCATマスタースレーブ統合ブリッジコントローラーの制御方法。 - FPGAに組み込まれ、マスター部、スレーブ部及びGPMCバスを含むEtherCATマスタースレーブ統合ブリッジコントローラーであって、
前記マスター部は前記GPMCバスを介して外部CPUに接続され、
前記スレーブ部は前記GPMCバスを介して前記外部CPUに接続され、
前記マスター部はネットワークドライバーチップを介してサードパーティのスレーブ設備と相互に接続され、
前記スレーブ部はネットワークドライバーチップを介してサードパーティのマスター設備と相互に接続されるEtherCATマスタースレーブ統合ブリッジコントローラー。 - 前記マスター部は、マスター処理モジュール、マスタークロック、マスター送信キャッシュ、マスター受信キャッシュとマスターステータスレジスタを含む請求項6に記載のブリッジコントローラー。
- 前記スレーブ部は、スレーブ処理モジュール、スレーブクロック、スレーブ送信キャッシュ、スレーブ受信キャッシュとスレーブステータスレジスタを含む請求項6に記載のブリッジコントローラー。
- 前記GPMCバスは、デコーダー、一方向アドレスバス、双方向データバス、GPMCバス制御信号、割り込み調停コントローラーを含み、前記GPMCバス制御信号は、チップセレクト信号、書き込み信号、読み取り信号を含む請求項6に記載のブリッジコントローラー。
- 少なくとも1つの請求項6~9の何れか1項に記載のブリッジコントローラー、1つのサードパーティのマスター設備、1つ又は複数のサードパーティのスレーブ設備及び前記ブリッジコントローラーの制御に用いられる外部CPUを含み、
前記サードパーティのマスター設備と前記ブリッジコントローラーにおける前記スレーブ部とは接続され、前記サードパーティのスレーブ設備と前記ブリッジコントローラーにおける前記マスター部とは通信的に接続され、前記外部CPUは前記GPMCバスを介して前記マスター部又は前記スレーブ部とは通信的に接続されることを含むマスタースレーブ統合ステーションブリッジコントローラーに基づく制御システム。 - コンピュータプログラムが格納されるものであり、前記コンピュータプログラムがプロセッサによって実行されると、請求項1~5の何れか1項に記載のEtherCATマスタースレーブ統合ブリッジコントローラーの制御方法の工程が実現される読み取り可能な記憶媒体。
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