JP2021170311A - ＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラー及び制御方法 - Google Patents

Abstract

【課題】ＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーにおける信頼性の高い制御を提供する。【解決手段】ＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーは、ハードウェア並列コンピューティング機能を持っている。マスター部は、高いハードリアルタイム特性を備え、ＥｔｈｅｒＣＡＴネットワークデータの送受信のリアルタイムパフォーマンスを保証し、ＣＰＵパフォーマンス、オペレーティングシステムのリアルタイムパフォーマンスへの依存性を低下させる。ＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーは、同時にサードパーティのマスター設備のスレーブ設備としても、サードパーティのスレーブ設備のマスター設備としても使用でき、ＥｔｈｅｒＣＡＴバスネットワークの負荷を軽減し、ネットワークトポロジ構造の柔軟性を向上させる。【選択図】図１

Description

本願内容は、通信技術分野に関し、特に、ＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーの制御方法、ＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラー、マスタースレーブ統合ステーションブリッジコントローラーに基づく制御システム及び読み取り可能な記憶媒体に関する。

ＥｔｈｅｒＣＡＴ（Ｅｔｈｅｒ Ｃｏｎｔｒｏｌ Ａｕｔｏｍａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ、イーサネット制御自動化技術）は、イーサネットに基づくオープンアーキテクチャのフィールドバスシステムであり、ネットワークの高いリアルタイムパフォーマンス、柔軟なトポロジ構造、シンプルなシステム構成等の特点を備えており、ますます広く使われている。

既存のＥｔｈｅｒＣＡＴ技術はマスタースレーブメディアアクセス制御方式を採用し、マスターが標準のイーサネットカードを採用し、スレーブがＥＴ１１００、ＥＴ１２００、ＬＡＮ９２５２のような専門的なＥＳＣ（ＥｔｈｅｒＣＡＴ Ｓｌａｖｅ Ｃｏｎｔｒｏｌｌｅｒ）チップを採用して、スレーブ機能を実現する。マスター設備とスレーブ設備の間に線形トポロジ構造で通信される。具体的に、マスター設備はデータメッセージを送信し、スレーブ設備はメッセージがそのノードを通過する時に対応するアドレス指定マスターによって発行されたデータを読み取り、同時に、マスターに返されるデータもメッセージが通過する時にメッセージに挿入される。プロセス全体で、メッセージには数十ナノ秒の遅延時間がある。メッセージは、すべてのスレーブを介してデータ交換を完了した後、ＥｔｈｅｒＣＡＴネットワークセグメントにおけるエンドスレーブによって返される。

ＥｔｈｅｒＣＡＴマスター設備は、ＥｔｈｅｒＣＡＴマスタースレーブシステム全体の中核であり、スレーブ設備のリアルタイムパフォーマンスと同期性を確保するために、安定して確実に作動できる必要がある。ＥｔｈｅｒＣＡＴマスターの実現は、主に、ドイツのベッコフのＰＣベースのＷｉｎｄｏｗｓ（登録商標）オペレーティングシステム、Ｌｉｎｕｘ（登録商標）オペレーティングシステム又はＡｎｄｒｏｉｄ（登録商標）オペレーティングシステムの組み込みソリューションを採用する。Ｗｉｎｄｏｗｓ（登録商標）、 Ｌｉｎｕｘ（登録商標）、又はＡｎｄｒｏｉｄ（登録商標）オペレーティングシステムの何れも非リアルタイムパフォーマンスオペレーティングシステムであり、ＥｔｈｅｒＣＡＴプロトコル分析プロセスのタスクスケジューリングの優先順位は制御不可能で不確実であり、その結果、マスター、スレーブはデータを受信する時間が延長し、通信サイクルが増加し、サイクルジッタが増加し、したがって、ＣＮＣ高精度同期制御の要件を満たすことができない。マスターのリアルタイムパフォーマンスを確保するために、一部の設備がＶｘｗｏｒｋｓ、ＱＮＸ、ｕＣ／ＯＳ ＩＩのようなＲＴＯＳリアルタイムオペレーティングシステムを採用するが、ＲＴＯＳシステムの高額な著作権とソフトウェア移行の負荷が高いため、広く宣伝して適用することは困難である。且つ既存のＥｔｈｅｒＣＡＴバス制御システムには、通常、１つのＥｔｈｅｒＣＡＴマスター設備と複数のＥｔｈｅｒＣＡＴスレーブ設備しか含まれていない。シングルマスターネットワークトポロジ構造の通信は、１つのマスターによる割り当てと調整に依存して、マスター設備又は何れかのスレーブ設備が故障すると、ネットワーク全体がダウンすることがある。

要するに、ＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラー制御における信頼性の高い制御等の課題を如何に効果的に解決するかは、当業者によって解決されることが望まれている技術的課題である。

本願の目的は、フィールドバス制御における制御信頼性を向上させるように、ＥｔｈｅｒＣＡＴ（Ｅｔｈｅｒ Ｃｏｎｔｒｏｌ Ａｕｔｏｍａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ；イーサネット制御自動化技術）マスタースレーブ統合ブリッジコントローラーの制御方法、ＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラー、マスタースレーブ統合ステーションブリッジコントローラーに基づく制御システム及び読み取り可能な記憶媒体を提供することにある。

上記課題を解決するために、本願は、下記の技術的解決策を提供する。

ＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーの制御方法は、ＦＰＧＡに基づいて構築されたＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーに適用される。ＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーは、マスター部、スレーブ部及びＧＰＭＣ（Ｇｅｎｅｒａｌ−Ｐｕｒｐｏｓｅ Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ、ユニバーサルメモリコントローラー）バスを含む。ブリッジコントローラーの制御方法は、マスター部がＧＰＭＣバスを介して外部ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；中央処理装置）における送信待ちの第１のデータを取得し、第１のデータをサードパーティのスレーブ設備に送信する工程と、マスター部がサードパーティのスレーブ設備から送信された第２のデータを受信し、第２のデータを外部ＣＰＵにフィードバックする工程と、スレーブ部がＧＰＭＣバスを介して外部ＣＰＵにおける送信待ちの第３のデータを取得し、第３のデータをサードパーティのマスター設備に送信する工程と、スレーブ部が前記サードパーティのマスター設備から送信された第４のデータを受信し、第４のデータを外部ＣＰＵにフィードバックする工程と、を含む。

更に言えば、マスター部は、マスター送信キャッシュとマスタークロックを含み、ＧＰＭＣバスを介して外部ＣＰＵにおける送信待ちの第１のデータを取得し、第１のデータをサードパーティのスレーブ設備に送信する。第１のデータを取得し、第１のデータをマスター送信キャッシュに格納し、マスタークロックに基づいて定期的に前記第１のデータをサードパーティのスレーブ設備に送信する工程を更に含む。更に言えば、マスター部は、マスター受信キャッシュを含み、サードパーティのスレーブ設備から送信された第２のデータを受信し、第２のデータを外部ＣＰＵにフィードバックする。第２のデータを受信し、第２のデータを前記マスター受信キャッシュに格納し、前記外部ＣＰＵが前記第２のデータを読み取るようにする工程を含む。

更に言えば、スレーブ部は、スレーブ送信キャッシュとスレーブ処理モジュールを含み、スレーブ部がＧＰＭＣバスを介して外部ＣＰＵにおける送信待ちの第３のデータを取得し、第３のデータをサードパーティのマスター設備に送信する。第３のデータを取得し、第３のデータをスレーブ送信キャッシュに格納し、スレーブ処理モジュールによってデータパケットが挿入されて、第３のデータをサードパーティのマスター設備に送信する工程を含む。

更に言えば、スレーブ部は、スレーブ受信キャッシュを含み、サードパーティのマスター設備から送信された第４のデータを受信し、第４のデータを外部ＣＰＵにフィードバックする。第４のデータを受信し、第４のデータを前記スレーブ受信キャッシュに一時的に格納して、外部ＣＰＵが前記第４のデータを読み取るようにする工程を含む。

本願は、ＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーを提供し、前記ブリッジコントローラーがＦＰＧＡに組み込まれ、マスター部、スレーブ部及びＧＰＭＣバスを含む。マスター部はＧＰＭＣバスを介して外部ＣＰＵに接続される。スレーブ部は前記ＧＰＭＣバスを介して外部ＣＰＵに接続される。マスター部はネットワークドライバーチップを介してサードパーティのスレーブ設備と相互に接続される。スレーブ部はネットワークドライバーチップを介してサードパーティのマスター設備と相互に接続される。

更に言えば、マスター部は、マスター処理モジュール、マスタークロック、マスター送信キャッシュ、マスター受信キャッシュ、マスターステータスレジスタを含む。

更に言えば、スレーブ部は、スレーブ処理モジュール、スレーブクロック、スレーブ送信キャッシュ、スレーブ受信キャッシュとスレーブステータスレジスタを含む。

更に言えば、ＧＰＭＣバスは、デコーダー、一方向アドレスバス、双方向データバス、ＧＰＭＣバス制御信号、割り込み調停コントローラーを含み、ＧＰＭＣバス制御信号がチップセレクト信号、書き込み信号、読み取り信号を含む。

マスタースレーブ統合ステーションブリッジコントローラーに基づく制御システムは、少なくとも１つの上記のようなブリッジコントローラー、１つのサードパーティのマスター設備、１つ又は複数のサードパーティのスレーブ設備及びブリッジコントローラーの制御に用いられる外部ＣＰＵを含む。サードパーティのマスター設備とブリッジコントローラーにおけるスレーブ部とは接続され、サードパーティのスレーブ設備とブリッジコントローラーにおけるマスター部とは通信的に接続され、外部ＣＰＵがＧＰＭＣバスを介してマスター部又はスレーブ部とは通信的に接続される。

読み取り可能な記憶媒体は、コンピュータプログラムが記憶されるものであり、コンピュータプログラムがプロセッサによって実行されると、上記ＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーの制御方法の工程が実現される。

ＦＰＧＡに基づいて構築されたブリッジコントローラーにおいて、本願の提供されるＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーの制御方法を適用し、ブリッジコントローラーがマスター部、スレーブ部及びＧＰＭＣバスを含む。ＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーの制御方法は、マスター部がＧＰＭＣバスを介して外部ＣＰＵにおける送信待ちの第１のデータを取得し、第１のデータをサードパーティのスレーブ設備に送信する工程と、マスター部がサードパーティのスレーブ設備から送信された第２のデータを受信し、第２のデータを外部ＣＰＵにフィードバックする工程と、スレーブ部がＧＰＭＣバスを介して外部ＣＰＵにおける送信待ちの第３のデータを取得し、第３のデータをサードパーティのマスター設備に送信する工程と、スレーブ部がサードパーティのマスター設備から送信された第４のデータを受信し、第４のデータを外部ＣＰＵにフィードバックする工程と、を含む。

以上のように、本方法において、ＦＰＧＡに基づいて構築されたブリッジコントローラーは、ＦＰＧＡが並列特性を持っているため、またハードリアルタイム特性及び並列能力を持っており、産業用バスを制御する時、データの送受信のリアルタイムパフォーマンスを保証し、ＣＰＵ及びオペレーティングシステムへの依存性を低下させ、且つ同時にサードパーティのマスター設備のスレーブ設備、及びサードパーティのスレーブ設備のマスター設備とすることができる。つまり、前記ブリッジコントローラーは、サードパーティのマスター設備とサードパーティのスレーブ設備に連通され、且つ同時にマスター及びスレーブとすることができる。２つ以上のブリッジコントローラーを直列に接続することにより、サードパーティのマスター設備とサードパーティのスレーブ設備との間の接続トポロジ界面を変更することができ、既存のシングル線形通信に対して、ブリッジコントローラーを接続ノードとして、ツリー構造のネットワークトポロジを構築することができて、ネットワークトポロジ構造の柔軟性を向上させ、ネットワークの負荷を軽減し、構築されたネットワークシステムの信頼性、リアルタイムパフォーマンスを向上させた。

これに対応して、本願の実施例は、上記のＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーの制御方法に対応するＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーと、マスタースレーブ統合ステーションブリッジコントローラーに基づく制御システムと、読み取り可能な記憶媒体とをまた提供し、上記の技術的効果を持つので、ここで繰り返して説明しない。

本開示の上記及び他の目的、特徴、メリット及び実施例をより分かりやすくするために、添付図面の説明は以下の通りである。
本開示の実施例のＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーの制御方法の実施フロー図である。 本開示の実施例のブリッジコントローラーの具体的な構造模式図である。 本開示の実施例のブリッジコントローラーと外部設備の具体的な接続模式図である。 本開示の実施例のマスタースレーブ統合ステーションブリッジコントローラーに基づく制御システムのネットワークトポロジ図である。

本明細書に用いられるすべての語彙は、一般的な意味を有する。上記の語彙については、普通の常用の辞典における定義は、本明細書で論じられる任意の単語の使用例が例示だけであり、本開示の範囲及び意味に限定されるべきではない。同様に、本開示は、本明細書に示される様々な実施形態に限定されない。

図１を参照されたい。図１は、本願の実施例におけるＥｔｈｅｒＣＡＴ（Ｅｔｈｅｒ Ｃｏｎｔｒｏｌ Ａｕｔｏｍａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ；イーサネット制御自動化技術）マスタースレーブ統合ブリッジコントローラーの制御方法の実施フロー図である。特に、本願の提供されたＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーの制御方法は、ＦＰＧＡに基づいて構築されたブリッジコントローラーに適用され、図２に示すように、前記ブリッジコントローラーは、マスター部、スレーブ部及びＧＰＭＣ（Ｇｅｎｅｒａｌ−Ｐｕｒｐｏｓｅ Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ；ユニバーサルメモリコントローラー）バスを含む。

本開示において、第１の、第２の、第３のと第４のなどの関係用語は、１つの実体又は動作を別の実体又は動作から区別するためにのみ使用され、必ずしもこれらの実体又は動作の間にこのような実際の関係又は順序があることは、必ずしも要求又は暗示されているわけではない。

具体的に、ＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーの制御方法は、以下の工程を含む。

工程Ｓ１０１において、マスター部はＧＰＭＣバスを介して外部ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；中央処理装置）における送信待ちの第１のデータを取得し、第１のデータをサードパーティのスレーブ設備に送信する。

マスター部はサードパーティのスレーブ設備に対応し、前記ブリッジコントローラーがそのマスター役割として存在し、つまり、前記マスター部は、ＦＰＧＡで構築するブリッジコントローラーにおける仮想マスターと見なされてよく、マスター設備の処理能力／機能を有する。サードパーティのスレーブ設備は、具体的に、前記ブリッジコントローラー以外の他のブリッジコントローラー又はＥｔｈｅｒＣＡＴスレーブ設備であってよい。

第１のデータは、具体的に、外部ＣＰＵの制御に用いられるサードパーティのスレーブ設備の制御データである。

前記マスター部がマスター送信キャッシュとマスタークロックを含む場合、第１のデータの処理は、具体的に、第１のデータを取得し、第１のデータをマスター送信キャッシュに格納し、マスタークロックに基づいて定期的に第１のデータをサードパーティのスレーブ設備に送信することを含む。つまり、ブリッジコントローラーはＧＰＭＣバスを介して外部ＣＰＵにおける送信待ちの第１のデータを取得し、且つ前記第１のデータをマスター送信キャッシュに格納することができる。マスタークロックの役割で、定期的に第１のデータをサードパーティのスレーブ設備に送信することができる。

工程Ｓ１０２において、マスター部はサードパーティのスレーブ設備から送信された第２のデータを受信し、第２のデータを外部ＣＰＵにフィードバックする。

第２のデータは、具体的に、サードパーティのスレーブ設備が外部ＣＰＵの制御管理に応答するデータ、又はサードパーティのスレーブ設備が動作中に生じた外部ＣＰＵに報告して処理を行う必要があるイベントデータであってよい。

マスター部がマスター受信キャッシュを含む場合、マスター部の第２のデータに対する処理は、具体的に、第２のデータを受信し、第２のデータをマスター受信キャッシュに格納して、外部ＣＰＵが第２のデータを読み取るようにすることを含む。つまり、ブリッジコントローラーにおけるマスター部が第２のデータを受信した後、第２のデータをマスター受信キャッシュに格納することができ、このように、外部ＣＰＵは前記マスター受信キャッシュを読み取ることにより、第２のデータを取得することができる。

工程Ｓ１０３において、スレーブ部はＧＰＭＣバスを介して外部ＣＰＵにおける送信待ちの第３のデータを取得し、第３のデータをサードパーティのマスター設備に送信する。

スレーブ部は、ＦＰＧＡに基づいて構築されたブリッジコントローラーにおいてスレーブ機能を実現する部分である。サードパーティのマスター設備は、具体的に、前記ブリッジコントローラー以外の他のブリッジコントローラー又はＥｔｈｅｒＣＡＴマスター設備であってよい。第３のデータは、具体的に、外部ＣＰＵの制御に用いられるサードパーティのマスター設備のデータであってよい。

スレーブ部がスレーブ送信キャッシュとスレーブ処理モジュールを含む場合、前記スレーブ部の第３のデータに対する処理過程は、第３のデータを取得し、第３のデータをスレーブ送信キャッシュに格納し、スレーブ処理モジュールによってデータパケットが挿入されて、第３のデータをサードパーティのマスター設備に送信することを含んでよい。即ち、スレーブ部が第２のＣＰＵにおける送信待ちの第３のデータを受信する場合、第３のデータをスレーブ送信キャッシュに一時的に格納してから、またスレーブ処理モジュールによってデータパケットが挿入されて、このように、第３のデータをサードパーティのマスター設備に送信する。

工程Ｓ１０４において、スレーブ部は、サードパーティのマスター設備から送信された第４のデータを受信し、第４のデータを外部ＣＰＵにフィードバックする。

第４のデータは、具体的に、応答データのようなサードパーティのマスター設備が外部ＣＰＵに送信する必要があるデータであってよい。

スレーブ部がスレーブ受信キャッシュを含む場合、スレーブ部の第４のデータに対する処理過程は、第４のデータを受信し、第４のデータをスレーブ受信キャッシュに一時的に格納して、外部ＣＰＵが第４のデータを読み取るようにすることを含む。ブリッジコントローラーにおけるスレーブ部がサードパーティのマスター設備から送信された第４のデータを受信した場合、第４のデータをスレーブ受信キャッシュに一時的に格納してよく、外部ＣＰＵが前記スレーブ受信キャッシュから第４のデータを読み取るようにする。

説明する必要があるのは、上記の工程説明において、ブリッジコントローラーにおけるマスター部とスレーブ部がそれぞれ対応する具体的な内容について、簡単に説明したが、実際の応用において、マスター設備及びスレーブ部の中のモジュールは、具体的に、クロック、ステータスレジスタ等の具体的な機能モジュールを含んでよく、詳しい内容は本願の提供されたブリッジコントローラーを参照されたい。なお、上記工程Ｓ１０１、Ｓ１０２、Ｓ１０３とＳ１０４の間に不可避の前後順序がなく、即ちこれらの４つの工程は、同時に実行することも、具体的なデータ伝送要件に従って順次に実行することもできる。

ＦＰＧＡに基づいて構築されたブリッジコントローラーにおいて、本願の提供されたＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーの制御方法を適用し、ブリッジコントローラーは、マスター部、スレーブ部及びＧＰＭＣバスを含む。ＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーの制御方法は、マスター部がＧＰＭＣバスを介して外部ＣＰＵにおける送信待ちの第１のデータを取得し、第１のデータをサードパーティのスレーブ設備に送信する工程と、マスター部がサードパーティのスレーブ設備から送信された第２のデータを受信し、第２のデータを外部ＣＰＵにフィードバックする工程と、スレーブ部がＧＰＭＣバスを介して外部ＣＰＵにおける送信待ちの第３のデータを取得し、第３のデータをサードパーティのマスター設備に送信する工程と、スレーブ部がサードパーティのマスター設備から送信された第４のデータを受信し、第４のデータを外部ＣＰＵにフィードバックする工程と、を含む。

以上のように、本方法において、ＦＰＧＡに基づいて構築されたブリッジコントローラーは、ＦＰＧＡが並列特性を持っているため、またハードリアルタイム特性及び並列能力を持っており、産業用バスを制御する時、データの送受信のリアルタイムパフォーマンスを保証し、ＣＰＵ及びオペレーティングシステムへの依存性を低下させ、且つ同時にサードパーティのマスター設備のスレーブ設備、及びサードパーティのスレーブ設備のマスター設備とすることができる。つまり、前記ブリッジコントローラーは、サードパーティのマスター設備とサードパーティのスレーブ設備に連通され、且つ同時にマスター及びスレーブとすることができる。２つ以上のブリッジコントローラーを直列に接続することにより、サードパーティのマスター設備とサードパーティのスレーブ設備との間の接続トポロジ界面を変更することができ、既存のシングル線形通信に対して、ブリッジコントローラーを接続ノードとして、ツリー構造のネットワークトポロジを構築することができて、ネットワークトポロジ構造の柔軟性を向上させ、ネットワークの負荷を軽減し、構築されたネットワークシステムの信頼性、リアルタイムパフォーマンスを向上させた。

上記のＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーの制御方法に対応して、本願は、またＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーを提供し、その具体的な構造について図２と図３を参照されたい。図２は、本願の実施例におけるブリッジコントローラーの具体的な構造模式図であり、図３は、本願の実施例におけるブリッジコントローラーと外部設備の具体的な接続模式図である。前記ブリッジコントローラー１００は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ；フィールドプログラマブルロジックゲートアレイモジュール）に構築され、ブリッジコントローラーは、マスター部１０２、スレーブ部１０１及びＧＰＭＣバス１０３を含む。マスター部はＧＰＭＣバスを介して外部ＣＰＵに接続され、スレーブ部はＧＰＭＣバスを介して外部ＣＰＵに接続され、マスター部はネットワークドライバーチップ（例えば：ＰＨＹチップ４００３）を介してサードパーティのスレーブ設備と相互に接続され、スレーブ部はネットワークドライバーチップ（例えば：ＰＨＹチップ３００５と３００６）を介してサードパーティのマスター設備と相互に接続される。

ネットワークドライバーチップは、具体的に、ＰＨＹチップであってよい。

ＦＰＧＡには並列コンピューティング機能があるため、マスター、スレーブデータフレームの送受信のリアルタイムパフォーマンスを確保し、オペレーティングシステム、ＣＰＵパフォーマンスへの依存性を低下させた。マスター部は、マスター処理モジュール１０２０、マスタークロック１０２４、マスター送信キャッシュ１０２１、マスター受信キャッシュ１０２３、及びマスターステータスレジスタ１０２２を含む。

具体的に、マスター処理モジュール１０２０と外部のＰＨＹチップ４００３、ネットワーク分離トランス４００２、及びＥｔｈｅｒＣＡＴバスインターフェイス４００１は、ブリッジコントローラー１００のマスター入力／出力物理リンクを構成し、マスター設備として、１つ又は複数のサードパーティのＥｔｈｅｒＣＡＴスレーブ設備と第２レベルのＥｔｈｅｒＣＡＴネットワークを構成する。外部ＣＰＵはＧＰＭＣバスを介して、サードパーティのスレーブ設備に送信されるデータをマスター送信キャッシュ１０２１に書き込み、１つのデータパケットが書き込まれるたびに、ステータスレジスタ１０２２における送信キャッシュ（ＦＩＦＯ）カウンターが＋１となり、送信キャッシュ（ＦＩＦＯ）カウンターが１０よりも大きい場合、送信キャッシュ（ＦＩＦＯ）がいっぱいになり、ＣＰＵが書き込みを停止したことを示す。

マスター処理モジュールは、マスタークロックによって設定されたＰＤＯデータ（同期データパケット）の送信サイクルに従って、マスター送信キャッシュ１０２１のデータパケットを読み取り、送信物理リンク（ＰＨＹチップ４００３、ネットワーク分離トランス４００２、ＥｔｈｅｒＣＡＴバスインターフェイス４００１）を介してサードパーティのスレーブ設備に送信する。マスター処理モジュールが１つのデータパケットを読み取るたびに、送信キャッシュカウンターが−１となり、設定されたＰＤＯデータ送信サイクルがトリガーされる時に、送信キャッシュカウンターが０である場合、マスター処理モジュールはデータの送信を停止し、ステータスレジスタ１０２２における送信エラーカウンターを＋１にする。

マスター処理モジュールは、サードパーティのスレーブ設備の受信物理リンク（ＥｔｈｅｒＣＡＴバスインターフェイス４００１、ネットワーク分離トランス４００２、ＰＨＹチップ４００３）から入力されたデータを受信し、データをマスター受信キャッシュ（ＦＩＦＯ）１０２３に格納し、１つのデータパケットがマスター受信キャッシュ（ＦＩＦＯ）に書き込まれるたびに、ステータスレジスタにおける受信キャッシュカウンターは＋１となる。

外部ＣＰＵはＧＰＭＣバスを介して、ステータスレジスタにおける受信キャッシュカウンターの値を読み取り、前記の値が１よりも大きい場合、マスター処理モジュールがすでに完全なデータパケットを受信したことを示す。外部ＣＰＵはＧＰＭＣバスを介してマスター受信キャッシュにおけるデータパケットを読み取り、１つのデータパケットを読み取るたびに、受信キャッシュカウンターが−１となり、受信キャッシュカウンターが０に等しい場合、ＣＰＵは読み取り動作を停止する。

マスターステータスレジスタ１０２２は、送信キャッシュカウンター、受信キャッシュカウンター、エラーカウンター、ＰＨＹチップ４００３接続ステータスを含み、送信キャッシュカウンターは当時の送信キャッシュにおけるデータパケットの数を記録し、ＣＰＵが１つのデータパケットを書き込むと、前記カウンターが＋１となり、スレーブ処理モジュールから１つのデータパケットを読み取るたびに、前記カウンターが−１となる。受信キャッシュカウンターは当時の受信キャッシュにおけるデータパケットの数を記録し、ＣＰＵが１つのデータパケットを読み取ると、前記カウンターが−１となり、スレーブ処理モジュールから１つのデータパケットを書き込むたびに、前記カウンターが＋１となる。エラーカウンターは当時のスレーブ処理モジュールのデータパケットの送信／受信のエラー回数を記録し、ＰＨＹチップ４００３の接続ステータスはネットワークケーブルの接続ステータスを記録し、ネットワークケーブルアクセスが１となり、ネットワーク接続がないと０となる。

マスタークロック１０２４は、サードパーティのスレーブ設備のクロックと同期であってよい。外部ＣＰＵはＧＰＭＣバスを介して、マスター処理モジュール送信ＰＤＯデータパケットの周期を設定し、マスタークロック１０２４のスクラッチパッドに書き込むことができる。ＰＤＯデータパケット周期が満了すると、マスタークロック１０２４はマスター処理モジュールをトリガーして１つのＰＤＯデータのパケットを送信する。

スレーブ部は、スレーブ処理モジュール１０１０、スレーブクロック１０１４、スレーブ送信キャッシュ１０１１、スレーブ受信キャッシュ１０１３とスレーブステータスレジスタ１０１２を含む。

具体的に、スレーブ処理モジュール１０１０とＰＨＹチップ３００５（ネットワークドライバーチップ）、ネットワーク分離トランス３００３、ＥｔｈｅｒＣＡＴバスインターフェイス３００１とは、ブリッジコントローラー１００のスレーブ入力物理リンクを構成し、サードパーティのＥｔｈｅｒＣＡＴマスターから送信されるデータフレームを受信する。

スレーブ処理モジュール１０１０と外部のＰＨＹチップ３００６、ネットワーク分離トランス３００４、ＥｔｈｅｒＣＡＴバスインターフェイス３００２とは、ブリッジコントローラー１００のスレーブ出力物理リンクを構成し、サードパーティのＥｔｈｅｒＣＡＴマスターから送信されたデータフレームを次のレベルのスレーブ設備に転送する。

スレーブ処理モジュール１０１０は、サードパーティのＥｔｈｅｒＣＡＴマスターから送信されたデータフレームにおける当該コントローラーのアドレスに一致するデータパケットを受信キャッシュ（ＦＩＦＯ）にロードし、完全な各データパケットが受信キャッシュ（ＦＩＦＯ）にロードされる時に、ステータスレジスタにおける受信キャッシュ（ＦＩＦＯ）カウンターが＋１となり、外部ＣＰＵはＧＰＭＣバスを介してスレーブ受信キャッシュ（ＦＩＦＯ）ステータス情報を取得し、当時の受信キャッシュ（ＦＩＦＯ）におけるデータパケットの数量を取得する。受信キャッシュ（ＦＩＦＯ）カウンターが１よりも大きい場合、外部ＣＰＵはＧＰＭＣバスを介してデータパケットを読み取り、１つのデータパケットを読み取ると、受信キャッシュカウンターが−１となり、受信キャッシュカウンターの値が０に等しい場合、ＣＰＵは読み取り動作を停止する。

外部ＣＰＵはＧＰＭＣバスを介して、スレーブ部からサードパーティのマスター設備に送信する必要があるデータをスレーブ送信キャッシュ１０１１に書き込み、１つのデータパケットが書き込まれるたびに、ステータスレジスタにおける送信キャッシュ（ＦＩＦＯ）カウンターが＋１となり、送信キャッシュ（ＦＩＦＯ）カウンターが１０よりも大きい場合、送信キャッシュ（ＦＩＦＯ）がいっぱいになり、ＣＰＵが書き込みを停止したことを示す。スレーブ処理モジュールは、送信キャッシュ１０１１のデータパケットを読み取り、受信物理リンク（ＥｔｈｅｒＣＡＴバスインターフェイス３００１、ネットワーク分離トランス３００３、ＰＨＹチップ３００５）によって入力されたマスターデータパケットに挿入して、またスレーブ送信物理リンク（ＰＨＹチップ３００６、ネットワーク分離トランス３００４、ＥｔｈｅｒＣＡＴバスインターフェイス３００２）によって次のレベルのスレーブに転送される。

スレーブクロック１０１４は、サードパーティのマスター設備、各ＥｔｈｅｒＣＡＴスレーブのクロックとの同期を実現する。

スレーブステータスレジスタ１０１２は、送信キャッシュカウンター、受信キャッシュカウンター、エラーカウンター、ＰＨＹチップ３００５及び３００６接続ステータスを含む。送信キャッシュカウンターは当時の送信キャッシュにおけるデータパケットの数を記録し、ＣＰＵが１つのデータパケットを書き込むと、前記カウンターが＋１となり、スレーブ処理モジュールが１つのデータパケットを読み取るたびに、前記カウンターが−１となる。受信キャッシュカウンターは当時の受信キャッシュにおけるデータパケットの数を記録し、ＣＰＵが１つのデータパケットを読み取ると、前記カウンターが−１となり、スレーブ処理モジュールが１つのデータパケットを書き込むたびに、前記カウンターが＋１となる。エラーカウンターは当時のスレーブ処理モジュールのデータパケットの送信／受信のエラー回数を記録し、ＰＨＹチップ３００５と３００６の接続ステータスは当時のネットワークケーブルの接続ステータスを記録し、ネットワークケーブルアクセスが１となり、ネットワーク接続がないと０となる。

ＧＰＭＣバスは、デコーダー１０３１、１６ｂｉｔ一方向アドレスバス、１６ｂｉｔ双方向データバス、ＧＰＭＣバス制御信号、割り込み調停コントローラー１０３２を含む。ＧＰＭＣバス制御信号は、チップセレクト信号ｎＣＳ、書き込み信号ｎＷＥ、読み取り信号ｎＯＥを含み、低電圧によってはオン（有効）にする。

具体的に、外部ＣＰＵはＧＰＭＣバスを介してマスタースレーブハイブリッド産業用ブリッジコントローラーの各ユニットモジュールを読み書き制御し、割り込み調停コントローラー１０３２がマスタースレーブハイブリッド産業用ブリッジコントローラーからＣＰＵへの割り込み信号をシールドできるようにする。

デコーダー１０３１は、外部ＣＰＵから送信された１６ｂｉｔアドレスをデコードし、スレーブ送信キャッシュ、スレーブ受信キャッシュ、スレーブステータスレジスタ、スレーブクロック、マスター送信キャッシュ、マスター受信キャッシュ、マスターステータスレジスタ及びマスタークロックをそれぞれ読み書き制御するようにＣＰＵを制御し、具体的なアドレスは表１に示す。

説明する必要があるのは、前文において説明されたカウンター回数の注入、アドレスビットの割り当て等の具体的な値は、個別な例示だけであり、すべてのオプションデータではなく、実際に応用する時に、実際の状況に応じて設置と調整を行ってもよい。

以上のように、本方法において、ＦＰＧＡに基づいて構築されたブリッジコントローラーは、ＦＰＧＡが並列特性を持っているため、またハードリアルタイム特性及び並列能力を持っており、このように産業用バスを制御する時、データの送受信のリアルタイムパフォーマンスを保証し、ＣＰＵ及びオペレーティングシステムへの依存性を低下させ、且つ同時にサードパーティのマスター設備のスレーブ設備、及びサードパーティのスレーブ設備のマスター設備とすることができる。つまり、前記ブリッジコントローラーは、サードパーティのマスター設備とサードパーティのスレーブ設備に連通され、且つ同時にマスター及びスレーブとすることができる。２つ以上のブリッジコントローラーを直列に接続することにより、サードパーティのマスター設備とサードパーティのスレーブ設備との間の接続トポロジ界面を変更することができ、既存のシングル線形通信に対して、ブリッジコントローラーを接続ノードとして、ツリー構造のネットワークトポロジを構築することができて、ネットワークトポロジ構造の柔軟性を向上させ、ネットワークの負荷を軽減し、構築されたネットワークシステムの信頼性、リアルタイムパフォーマンスを向上させた。

上記の方法及び設備の実施例に対応して、本願においてまたマスタースレーブ統合ステーションブリッジコントローラーに基づく制御システムを提供する。具体的に、図４を参照されたい。図４は、本願の実施例においてマスタースレーブ統合ステーションブリッジコントローラーに基づく制御システムのネットワークトポロジ図であり、前記システムは、１つ又は複数の実施例の提供されたブリッジコントローラー、１つのサードパーティのマスター設備、１つ又は複数のサードパーティのスレーブ設備及びブリッジコントローラーの制御に用いられる外部ＣＰＵを含む。

サードパーティのマスター設備とブリッジコントローラーにおけるスレーブ部とは接続され、サードパーティのスレーブ設備とブリッジコントローラーにおけるマスター部とは通信的に接続され、外部ＣＰＵがＧＰＭＣバスを介してマスター部又はスレーブ部とは通信的に接続される。

具体的に、１つのサードパーティのＥｔｈｅｒＣＡＴマスター設備は、ＥｔｈｅｒＣＡＴバスを介して１つ又は複数のブリッジコントローラーからなるマスタースレーブ混合システムを直列に接続することができ、ブリッジコントローラーのそれぞれは１つ又は複数のサードパーティのＥｔｈｅｒＣＡＴスレーブ設備を直列に接続することができるので、システムのネットワークトポロジを変える。

本実施例において、サードパーティのＥｔｈｅｒＣＡＴマスター設備がスレーブ設備をより柔軟性があるように拡張し、ネットワークの負荷を軽減し、ネットワークトポロジ構造の柔軟性を向上させて、効果的にデータフレームの送受信の効率及び安定性を向上させた。且つ、ブリッジコントローラーが１つ又は複数のサードパーティのＥｔｈｅｒＣＡＴスレーブ設備を直列に接続し、ＦＰＧＡに基づくハードリアルタイム制御戦略を使用するため、ＣＰＵの処理圧力が大幅に削減され、且つＦＰＧＡにおいて実現されたクロック同期により、マスターデータフレームの送受信のリアルタイムパフォーマンスを保証し、オペレーティングシステム、ＣＰＵパフォーマンスへの依存性を低下させた。

上記の方法の実施形態に対応して、本願の実施例は、また読み取り可能な記憶媒体を提供し、以下に記載の読み取り可能な記憶媒体、と以上に説明されたＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーの制御方法は、互いに対応して参照してよい。

読み取り可能な記憶媒体には、コンピュータプログラムが記憶され、コンピュータプログラムがプロセッサによって実行されると、前記方法の実施例のＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーの制御方法の工程が実現される。

前記読み取り可能な記憶媒体は、具体的に、ＵＳＢメモリ、モバイルハードディスク、読み取り専用メモリ（Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ；ＲＯＭ）、ランダムアクセスメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＲＡＭ）、磁気ディスク又はＣＤ等の様々なログラムコードを記憶することができる読み取り可能な記憶媒体であってよい。

専門家は更に意識するように、本文に開示された実施例に記載された各例のユニットおよびアルゴリズム工程が、電子ハードウェア、コンピュータソフトウェア、または両方の組み合わせによって実装されることができ、ハードウェアとソフトウェアの互換性を明確に説明するために、上記の説明では、各例の構成と工程はすでに機能に従って一般的に説明されている。これらの機能がハードウェアで実行されるかソフトウェアで実行されるかは、技術的解決策の特定のアプリケーションと技術ソリューションの設計上の制約条件に依存する。専門家と技術者は、特定のアプリケーションごとに異なる方法を使用して説明されている機能を実現できるが、この実現は本願の範囲外として考慮されるべきではない。

本発明の上記及び他の目的、特徴、メリット及び実施例をより分かりやすくするために、添付図面の説明は以下の通りである。
Ｓ１０１，Ｓ１０２，Ｓ１０３，Ｓ１０４：工程
１００：ブリッジコントローラー
１０１：スレーブ部
１０１０：スレーブ処理モジュール
１０１１：送信キャッシュ
１０１２：ステータスレジスタ
１０１３：受信キャッシュ
１０１４：スレーブクロック
１０２：マスター部
１０２０：マスター処理モジュール
１０２１：送信キャッシュ
１０２２：ステータスレジスタ
１０２３：受信キャッシュ
１０２４：マスタークロック
１０３：ＧＰＭＣバス
１０３１：デコーダー
１０３２：割り込み調停コントローラー
３００１：ＥｔｈｅｒＣＡＴバスインターフェイス
３００２：ＥｔｈｅｒＣＡＴバスインターフェイス
３００３：ネットワーク分離トランス
３００４：ネットワーク分離トランス
３００５：ＰＨＹチップ
３００６：ＰＨＹチップ
４００１：ＥｔｈｅｒＣＡＴバスインターフェイス
４００２：ネットワーク分離トランス
４００３：ＰＨＹチップ

Claims (11)

1. ＦＰＧＡに基づいて構築され、マスター部、スレーブ部及びＧＰＭＣバスを含むＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーに適用されるＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーの制御方法であって、
   前記マスター部は前記ＧＰＭＣバスを介して外部ＣＰＵにおける送信待ちの第１のデータを取得し、前記第１のデータをサードパーティのスレーブ設備に送信することと、
   前記マスター部は前記サードパーティのスレーブ設備から送信された第２のデータを受信し、前記第２のデータを前記外部ＣＰＵにフィードバックすることと、
   前記スレーブ部は前記ＧＰＭＣバスを介して前記外部ＣＰＵにおける送信待ちの第３のデータを取得し、前記第３のデータをサードパーティのマスター設備に送信することと、
   前記スレーブ部は前記サードパーティのマスター設備から送信された第４のデータを受信し、前記第４のデータを前記外部ＣＰＵにフィードバックすることと、
   を備えるＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーの制御方法。
2. 前記マスター部は、マスター送信キャッシュとマスタークロックを含み、前記ＧＰＭＣバスを介して前記外部ＣＰＵにおける送信待ちの前記第１のデータを取得し、前記第１のデータをサードパーティのスレーブ設備に送信するＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーの制御方法であって、
   前記第１のデータを取得し、前記第１のデータを前記マスター送信キャッシュに格納し、前記マスタークロックに基づいて定期的に前記第１のデータを前記サードパーティのスレーブ設備に送信することを更に含む請求項１に記載のＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーの制御方法。
3. 前記マスター部は、マスター受信キャッシュを含み、前記サードパーティのスレーブ設備から送信された前記第２のデータを受信し、前記第２のデータを前記外部ＣＰＵにフィードバックするＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーの制御方法であって、
   前記第２のデータを受信し、前記第２のデータを前記マスター受信キャッシュに格納して、前記外部ＣＰＵが前記第２のデータを読み取るようにすることを更に含む請求項１に記載のＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーの制御方法。
4. 前記スレーブ部は、スレーブ送信キャッシュとスレーブ処理モジュールを含み、前記ＧＰＭＣバスを介して前記外部ＣＰＵにおける送信待ちの前記第３のデータを取得し、前記第３のデータをサードパーティのマスター設備に送信するＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーの制御方法であって、
   前記第３のデータを取得し、前記第３のデータを前記スレーブ送信キャッシュに格納し、前記スレーブ処理モジュールによってデータパケットが挿入されて、前記第３のデータを前記サードパーティのマスター設備に送信するようにすることを更に含む請求項１に記載のＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーの制御方法。
5. 前記スレーブ部は、スレーブ受信キャッシュを含み、前記サードパーティのマスター設備から送信された第４のデータを受信し、前記第４のデータを前記外部ＣＰＵにフィードバックするＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーの制御方法であって、
   前記第４のデータを受信し、前記第４のデータを前記スレーブ受信キャッシュに一時的に格納して、前記外部ＣＰＵが前記第４のデータを読み取るようにすることを更に含む請求項１に記載のＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーの制御方法。
6. ＦＰＧＡに組み込まれ、マスター部、スレーブ部及びＧＰＭＣバスを含むＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーであって、
   前記マスター部は前記ＧＰＭＣバスを介して外部ＣＰＵに接続され、
   前記スレーブ部は前記ＧＰＭＣバスを介して前記外部ＣＰＵに接続され、
   前記マスター部はネットワークドライバーチップを介してサードパーティのスレーブ設備と相互に接続され、
   前記スレーブ部はネットワークドライバーチップを介してサードパーティのマスター設備と相互に接続されるＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラー。
7. 前記マスター部は、マスター処理モジュール、マスタークロック、マスター送信キャッシュ、マスター受信キャッシュとマスターステータスレジスタを含む請求項６に記載のブリッジコントローラー。
8. 前記スレーブ部は、スレーブ処理モジュール、スレーブクロック、スレーブ送信キャッシュ、スレーブ受信キャッシュとスレーブステータスレジスタを含む請求項６に記載のブリッジコントローラー。
9. 前記ＧＰＭＣバスは、デコーダー、一方向アドレスバス、双方向データバス、ＧＰＭＣバス制御信号、割り込み調停コントローラーを含み、前記ＧＰＭＣバス制御信号は、チップセレクト信号、書き込み信号、読み取り信号を含む請求項６に記載のブリッジコントローラー。
10. 少なくとも１つの請求項６〜９の何れか１項に記載のブリッジコントローラー、１つのサードパーティのマスター設備、１つ又は複数のサードパーティのスレーブ設備及び前記ブリッジコントローラーの制御に用いられる外部ＣＰＵを含み、
    前記サードパーティのマスター設備と前記ブリッジコントローラーにおける前記スレーブ部とは接続され、前記サードパーティのスレーブ設備と前記ブリッジコントローラーにおける前記マスター部とは通信的に接続され、前記外部ＣＰＵは前記ＧＰＭＣバスを介して前記マスター部又は前記スレーブ部とは通信的に接続されることを含むマスタースレーブ統合ステーションブリッジコントローラーに基づく制御システム。
11. コンピュータプログラムが格納されるものであり、前記コンピュータプログラムがプロセッサによって実行されると、請求項１〜５の何れか１項に記載のＥｔｈｅｒＣＡＴマスタースレーブ統合ブリッジコントローラーの制御方法の工程が実現される読み取り可能な記憶媒体。

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