CN117092903B - 一种冗余控制系统及方法 - Google Patents

Abstract

本发明涉及以太网冗余技术领域，公开了一种冗余控制系统及方法，包括：ethercat主站，多个ethercat从站以及至少一个冗余扩展从站；冗余扩展从站包括FPGA芯片，分别与FPGA芯片连接的第一PHY收发器、第二PHY收发器和第三PHY收发器；第一PHY收发器对接ethercat主站或ethercat从站，第二PHY收发器和第三PHY收发器均对接ethercat从站；第一PHY收发器、第二PHY收发器、第三PHY收发器结合FPGA芯片组成三路网络通信；FPGA芯片，用于控制三路网络通信进行数据帧的转发和数据帧走不同转发路线的延时等长处理。这样可以实现冗余功能，提升系统的稳定性和可靠性。

Description

一种冗余控制系统及方法

技术领域

本发明涉及以太网冗余技术领域，特别是涉及一种冗余控制系统及方法。

背景技术

工业以太网中冗余技术是提高以太网系统可靠性和可维护性最有效的手段之一。链路冗余是应对网口故障（包括主站网卡本身故障和连接）及链路故障（指从站节点之间的链路存在断开情况，如网线断开）的补救措施。通常在对系统稳定运行要求比较高的情况下，就需要应用链路冗余技术。

以太网控制自动化技术（EtherNet Control Automation Technology，ethercat）是一个基于以太网基础的开放架构的现场系统总线，具备实时、拓扑灵活、高精度同步、可选线冗余等特性。以ethercat为控制总线可编程逻辑控制器组成的系统形式为ethercat主站+ethercat从站，图1的ethercat主站不支持冗余功能，图2的ethercat主站支持冗余功能。但是，不支持冗余功能的主站在某些应用的场景无法适用，以及支持冗余功能的主站在多拓扑的情况下有些支路无法连接到冗余回路中。

发明内容

本发明的目的是提供一种冗余控制系统及方法，可以实现冗余功能，提升系统的稳定性和可靠性。

为解决上述技术问题，本发明提供一种冗余控制系统，包括：ethercat主站，多个ethercat从站，以及至少一个冗余扩展从站；

所述冗余扩展从站包括FPGA芯片，分别与所述FPGA芯片连接的第一PHY收发器、第二PHY收发器和第三PHY收发器；所述第一PHY收发器对接所述ethercat主站或所述ethercat从站，所述第二PHY收发器和所述第三PHY收发器均对接所述ethercat从站；

所述第一PHY收发器、所述第二PHY收发器、所述第三PHY收发器结合所述FPGA芯片组成三路网络通信；

所述FPGA芯片，用于控制所述三路网络通信进行数据帧的转发和数据帧走不同转发路线的延时等长处理。

第一方面，在本发明实施例提供的上述冗余控制系统中，当所述ethercat主站为不支持冗余功能的主站时，所述第一PHY收发器对接所述ethercat主站，所述第二PHY收发器对接第一级所述ethercat从站，所述第三PHY收发器对接最后一级所述ethercat从站。

另一方面，在本发明实施例提供的上述冗余控制系统中，当所述ethercat主站为支持冗余功能的主站时，所述冗余扩展从站包括第一冗余扩展从站和第二冗余扩展从站；所述第一冗余扩展从站对应第一条链路；所述第二冗余扩展从站对应第二条链路；

在所述第一冗余扩展从站中，所述第一PHY收发器对接所述ethercat主站，所述第二PHY收发器对接所述第一条链路中的第一级所述ethercat从站，所述第三PHY收发器对接所述第一条链路中的最后一级所述ethercat从站；

在所述第二冗余扩展从站中，所述第一PHY收发器对接所述第一条链路中的其中一个所述ethercat从站，所述第二PHY收发器对接所述第二条链路中的第一级所述ethercat从站，所述第三PHY收发器对接所述第二条链路中的最后一级所述ethercat从站。

另一方面，在本发明实施例提供的上述冗余控制系统中，所述FPGA芯片，还用于判断所述第二PHY收发器和所述第三PHY收发器的link状态，根据判断结果决定数据帧的传输路线。

另一方面，在本发明实施例提供的上述冗余控制系统中，所述FPGA芯片包括与所述第一PHY收发器连接的第一mii接口，与所述第一mii接口的输出端连接的第一fifo缓存器，与所述第二PHY收发器连接的第二mii接口，与所述第二mii接口的输出端连接的第二fifo缓存器，与所述第三PHY收发器连接的第三mii接口，与所述第三mii接口的输出端连接的第三fifo缓存器；

所述第一mii接口用于接收来自所述第一PHY收发器传输的数据帧；

所述第一fifo缓存器用于将所述第一mii接口接收的数据帧进行缓存及数据准备发送的时钟异步处理；

所述第二mii接口用于接收来自所述第二PHY收发器传输的数据帧；

所述第二fifo缓存器用于将所述第二mii接口接收的数据帧进行缓存及数据准备发送的时钟异步处理；

所述第三mii接口用于接收来自所述第三PHY收发器传输的数据帧；

所述第三fifo缓存器用于将所述第三mii接口接收的数据帧进行缓存及数据准备发送的时钟异步处理。

另一方面，在本发明实施例提供的上述冗余控制系统中，所述FPGA芯片还包括数据选择器和路线延时等长处理器；

所述数据选择器，分别与所述第一fifo缓存器、所述第二mii接口、所述第二fifo缓存器、所述第三mii接口和所述第三fifo缓存器连接，用于控制数据帧的流向；

所述路线延时等长处理器，输入端与所述数据选择器连接，输出端与所述第一mii接口连接，用于针对数据帧的不同传输路线进行延时等长处理。

另一方面，在本发明实施例提供的上述冗余控制系统中，所述数据选择器包括第一数据选择器、第二数据选择器、第三数据选择器、第四数据选择器、第五数据选择器；

所述第一数据选择器的输入端与所述第一fifo缓存器连接，第一输出端与所述第二mii接口连接，第二输出端与所述第二数据选择器的第一输入端连接；

所述第二数据选择器的第二输入端与所述第三数据选择器的第一输出端连接，第三输入端与所述第四数据选择器的第一输出端连接，输出端与所述第三mii接口连接；

所述第三数据选择器的输入端与所述第二fifo缓存器连接，第二输出端与所述第五数据选择器的第一输入端连接；

所述第四数据选择器的输入端与所述第三fifo缓存器连接，第二输出端与所述第五数据选择器的第二输入端连接；

所述第五数据选择器的输出端与所述路线延时等长处理器连接。

另一方面，在本发明实施例提供的上述冗余控制系统中，所述ethercat从站内设置有用于转发数据帧的ESC芯片。

为了解决上述技术问题，本发明还提供一种冗余控制方法，包括：

在ethercat主站和多个ethercat从站中设置至少一个冗余扩展从站；所述冗余扩展从站包括FPGA芯片、分别与所述FPGA芯片连接的第一PHY收发器、第二PHY收发器和第三PHY收发器；所述第一PHY收发器对接所述ethercat主站或所述ethercat从站，所述第二PHY收发器和所述第三PHY收发器均对接所述ethercat从站；

在所述第一PHY收发器、所述第二PHY收发器、所述第三PHY收发器与所述FPGA芯片之间构建三路网络通信；

利用所述FPGA芯片控制所述三路网络通信进行数据帧的转发和数据帧走不同转发路线的延时等长处理。

另一方面，在本发明实施例提供的上述冗余控制方法中，在利用所述FPGA芯片控制所述三路网络通信进行数据帧的转发和数据帧走不同转发路线的延时等长处理之前，还包括：

利用所述FPGA芯片判断所述第二PHY收发器和所述第三PHY收发器的link状态，根据判断结果决定数据帧的传输路线。

从上述技术方案可以看出，本发明所提供的一种冗余控制系统，包括：ethercat主站，多个ethercat从站，以及至少一个冗余扩展从站；冗余扩展从站包括FPGA芯片，分别与FPGA芯片连接的第一PHY收发器、第二PHY收发器和第三PHY收发器；第一PHY收发器对接ethercat主站或ethercat从站，第二PHY收发器和第三PHY收发器均对接ethercat从站；第一PHY收发器、第二PHY收发器、第三PHY收发器结合FPGA芯片组成三路网络通信；FPGA芯片，用于控制三路网络通信进行数据帧的转发和数据帧走不同转发路线的延时等长处理。

本发明的有益效果在于，本发明提供的上述冗余控制系统，在ethercat主站和ethercat从站之间或ethercat从站和ethercat从站之间增加了冗余扩展从站的设计，利用冗余扩展从站的FPGA芯片来控制三路网络通信进行数据帧的转发和数据帧走不同转发路线的延时等长处理，三路网络通信一路对接ethercat主站或ethercat从站，另外两路在FPGA芯片的控制下实现冗余功能，进而为不支持冗余功能的ethercat主站或不在冗余回路中的从站提供一个增加主站设备的系统稳定性和可靠性的方案，解决了不支持冗余功能的主站在某些应用的场景无法适用，以及支持冗余功能的主站在多拓扑的情况下有些支路无法连接到冗余回路中的技术问题。

此外，本发明还针对冗余控制系统提供了相应的冗余控制方法，与上述提到的冗余控制系统具有相同或相对应的技术特征，效果同上。

附图说明

为了更清楚地说明本发明实施例，下面将对实施例中所需要使用的附图做简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有的不支持冗余功能的ethercat主站与ethercat从站组成的系统结构示意图；

图2为现有的支持冗余功能的ethercat主站与ethercat从站组成的系统结构示意图；

图3为本发明实施例提供的一种冗余控制系统的结构示意图；

图4为本发明实施例提供的另一种冗余控制系统的结构示意图；

图5为本发明实施例提供的冗余扩展从站的结构示意图；

图6为本发明实施例提供的ethercat从站的内部结构示意图；

图7为本发明实施例提供的ethercat从站与冗余扩展从站之间的数据帧流向示意图；

图8为本发明实施例提供的FPGA芯片内部的结构示意图；

图9为本发明实施例提供的第二PHY收发器的link异常，第三PHY收发器的link正常时对应的数据帧传输线路示意图；

图10为本发明实施例提供的第二PHY收发器的link正常，第三PHY收发器的link异常时对应的数据帧传输线路示意图；

图11为本发明实施例提供的第二PHY收发器和第三PHY收发器的link均正常，但第二PHY收发器有数据帧流回时对应的数据帧传输线路示意图；

图12为本发明实施例提供的第二PHY收发器和第三PHY收发器的link均正常，且数据帧经第三PHY流回时对应的数据帧传输线路示意图；

图13为本发明实施例提供的冗余控制方法流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护范围。

本发明的核心是提供一种冗余控制系统及方法，以解决不支持冗余功能的主站在某些应用的场景无法适用，以及支持冗余功能的主站在多拓扑的情况下有些支路无法连接到冗余回路中的技术问题。

为了使本技术领域的人员更好地理解本发明方案，下面结合附图和具体实施方式对本发明作进一步的详细说明。图3和图4为本发明实施例提供的一种冗余控制系统的结构示意图。如图3和图4所示，该系统包括：ethercat主站，多个ethercat从站，以及至少一个冗余扩展从站；

图5示出了本发明实施例提供的冗余扩展从站的结构示意图；如图5所示，冗余扩展从站包括现场可编程门阵列（Field Programmable Gate Array，FPGA）芯片，分别与FPGA芯片连接的第一以太网物理（Physical，PHY）收发器、第二PHY收发器和第三PHY收发器；第一PHY收发器对接ethercat主站或ethercat从站，第二PHY收发器和第三PHY收发器均对接ethercat从站；

第一PHY收发器、第二PHY收发器、第三PHY收发器结合FPGA芯片组成三路网络通信；

FPGA芯片，用于控制三路网络通信进行数据帧的转发和数据帧走不同转发路线的延时等长处理。

本实施例中，在ethercat主站和ethercat从站之间或ethercat从站和ethercat从站之间增加了冗余扩展从站的设计，利用冗余扩展从站的FPGA芯片来控制三路网络通信进行数据帧的转发和数据帧走不同转发路线的延时等长处理，不影响ethercat从站的直流电（Direct Current，DC）同步，三路网络通信一路对接ethercat主站或ethercat从站，另外两路在FPGA芯片的控制下实现冗余功能，进而为不支持冗余功能的ethercat主站或不在冗余回路中的从站提供一个增加主站设备的系统稳定性和可靠性的方案，并且实现成本较低。

在具体实施时，在本发明实施例提供的上述冗余控制系统中，当ethercat主站为不支持冗余功能的主站时，第一PHY收发器对接ethercat主站，第二PHY收发器对接第一级ethercat从站，第三PHY收发器对接最后一级ethercat从站。

在实施中，以图3为例，ethercat冗余扩展从站有一个，ethercat主站有一个，ethercat从站有四个，ethercat冗余扩展从站位于ethercat主站和第一个ethercat从站之间。该ethercat冗余扩展从站的第一PHY收发器与ethercat主站连接，第二PHY收发器与第一个ethercat从站连接，第三PHY收发器与最后一个ethercat从站连接。

此外，在具体实施时，在本发明实施例提供的上述冗余控制系统中，当ethercat主站为支持冗余功能的主站时，冗余扩展从站包括第一冗余扩展从站和第二冗余扩展从站；第一冗余扩展从站对应第一条链路；第二冗余扩展从站对应第二条链路；

在第一冗余扩展从站中，第一PHY收发器对接ethercat主站，第二PHY收发器对接第一条链路中的第一级ethercat从站，第三PHY收发器对接第一条链路中的最后一级ethercat从站；

在第二冗余扩展从站中，第一PHY收发器对接第一条链路中的其中一个ethercat从站，第二PHY收发器对接第二条链路中的第一级ethercat从站，第三PHY收发器对接第二条链路中的最后一级ethercat从站。

在实施中，以图4为例，ethercat冗余扩展从站有两个，ethercat主站有一个，ethercat从站有六个，其中有四个ethercat从站在一条连路上，两个ethercat从站在扩展的另一条连路上。第一ethercat冗余扩展从站位于ethercat主站和第一个ethercat从站之间。第一ethercat冗余扩展从站的第一PHY收发器与ethercat主站连接，第二PHY收发器与第一个ethercat从站连接，第三PHY收发器与第四个ethercat从站连接。第二个ethercat冗余扩展从站位于第二个ethercat从站和第五个ethercat从站之间。第二ethercat冗余扩展从站的第一PHY收发器与第二个ethercat从站连接，第二PHY收发器与第五个ethercat从站连接，第三PHY收发器与第六个ethercat从站连接。

在具体实施时，在本发明实施例提供的上述冗余控制系统中，ethercat从站内设置有用于转发数据帧的ethercat从站控制器（Ethercat Slave Controller，ESC）芯片。

在实施中，如图6所示，ethercat从站由ESC芯片做数据转发，每个ESC最多支持四个数据收发端口，即图6中的端口0、端口1、端口2、端口3；端口0和端口3之间具有数据帧处理单元；端口2和端口3处具有回环功能和自动转发功能。每个端口都可以处在打开或关闭状态。如果端口打开，则数据可以从该端口流向下一个ethercat从站。如果端口闭合，则数据帧由ESC内部回环功能流向下一个逻辑端口。如图7所示，ethercat从站使用ESC两个端口，正常通信情况下，数据帧由ethercat冗余扩展从站phy1端口（即第二PHY收发器）流出，依次经过各个ethercat从站，最后从phy2（即第三PHY收发器）流入。当ethercat从站因接触或干扰等因素导致ethercat从站间链路断开时，如从站2与从站3断开，数据由从站2的In端口流入，Out端口因关闭，故数据帧经回环功能由In口流出，回到ethercat从站1，再由phy1流入冗余扩展从站。

在具体实施时，在本发明实施例提供的上述冗余控制系统中，FPGA芯片，还可以用于判断第二PHY收发器和第三PHY收发器的链接（link）状态，根据判断结果决定数据帧的传输路线。

在实施中，第二PHY收发器和第三PHY收发器的link状态可以为link正常或link异常，此时可以根据该状态，FPGA芯片可以选择合适的数据帧传输路线。

在具体实施时，在本发明实施例提供的上述冗余控制系统中， FPGA芯片具体可以包括与第一PHY收发器连接的第一媒体独立接口（Media Independent Interface，mii）接口，与第一mii接口的输出端连接的第一先进先出数据缓存接口（First In Firs Out，fifo）缓存器，与第二PHY收发器连接的第二mii接口，与第二mii接口的输出端连接的第二fifo缓存器，与第三PHY收发器连接的第三mii接口，与第三mii接口的输出端连接的第三fifo缓存器；

第一mii接口用于接收来自第一PHY收发器传输的数据帧；

第一fifo缓存器用于将第一mii接口接收的数据帧进行缓存及数据准备发送的时钟异步处理（时钟相位偏差）；

第二mii接口用于接收来自第二PHY收发器传输的数据帧；

第二fifo缓存器用于将第二mii接口接收的数据帧进行缓存及数据准备发送的时钟异步处理；

第三mii接口用于接收来自第三PHY收发器传输的数据帧；

第三fifo缓存器用于将第三mii接口接收的数据帧进行缓存及数据准备发送的时钟异步处理。

图8示出了本发明实施例提供的FPGA芯片内部的结构示意图。图8中的mii0为第一mii接口，mii1为第二mii接口，mii2为第三mii接口，fifo0为第一fifo缓存器，fifo1为第二fifo缓存器，fifo2为第三fifo缓存器，phy0为第一PHY收发器，phy1为第二PHY收发器，phy2为第三PHY收发器。

在实施中，通过mii接口可使得PHY收发器与FPGA芯片之间通信。数据写入读取处于不同时钟域，通过fifo缓存器可以实现不同时钟域的数据传输。

在具体实施时，在本发明实施例提供的上述冗余控制系统中，如图8所示，FPGA芯片还可以包括数据选择器（Multiplexer，mux）和路线延时等长处理器（delay_equal_pro）；

数据选择器，分别与第一fifo缓存器、第二mii接口、第二fifo缓存器、第三mii接口和第三fifo缓存器连接，用于控制数据帧的流向；

路线延时等长处理器，输入端与数据选择器连接，输出端与第一mii接口连接，用于针对数据帧的不同传输路线进行延时等长处理。

在具体实施时，在本发明实施例提供的上述冗余控制系统中，如图8所示，数据选择器包括第一数据选择器（mux1）、第二数据选择器（mux2）、第三数据选择器（mux3）、第四数据选择器（mux4）、第五数据选择器（mux5）；

第一数据选择器的输入端与第一fifo缓存器连接，第一输出端与第二mii接口连接，第二输出端与第二数据选择器的第一输入端连接；

第二数据选择器的第二输入端与第三数据选择器的第一输出端连接，第三输入端与第四数据选择器的第一输出端连接，输出端与第三mii接口连接；

第三数据选择器的输入端与第二fifo缓存器连接，第二输出端与第五数据选择器的第一输入端连接；

第四数据选择器的输入端与第三fifo缓存器连接，第二输出端与第五数据选择器的第二输入端连接；

第五数据选择器的输出端与路线延时等长处理器连接。

需要说明的是，数据选择器的设置可以根据实际情况而定，在此不做限定。

图9示出了本发明实施例提供的第二PHY收发器的link异常，第三PHY收发器的link正常时图8对应的数据帧传输线路示意图。如图9所示，如果phy1的link异常，但phy2的link正常则通过mii2模块和phy2输出数据帧，经后端从站流回通过phy2对数据帧进行fifo缓存处理，最后经过线路延时等长处理后从phy0传输出去。

图10示出了本发明实施例提供的第二PHY收发器的link正常，第三PHY收发器的link异常时图8对应的数据帧传输线路示意图。如图10所示，如果phy1的link正常，但phy2的ling异常则通过mii1和phy1输出数据帧，经后端从站流回phy1经过fifo数据缓存处理，最后进行线路延时等长处理后从phy0传输出去。

图11示出了本发明实施例提供的第二PHY收发器和第三PHY收发器的link均正常，但第二PHY收发器有数据帧流回时图8对应的数据帧传输线路示意图。如图11所示，如果phy1和phy2的link都正常，但是pyh1有数据帧流回，就表明后端ethercat从站有链路断开，则通过mii1和phy1输出数据帧，经后端从站流回phy1经过fifo数据缓存处理，在通过mii2和phy2输出数据帧，经后端从站流回phy2经过fifo数据缓存处理，最后进行线路延时等长处理后从phy0传输出去。

图12示出了本发明实施例提供的第二PHY收发器和第三PHY收发器的link均正常，且数据帧经第三PHY流回时图8对应的数据帧传输线路示意图。如图12所示，如果phy1和phy2的link都正常，且数据帧经pyh2流回，就表明后端扩展模块连接正常，则通过mii1和phy1输出数据帧，经后端从站流回phy2经过fifo数据缓存处理，在通过mii2和phy2输出数据帧，经后端从站流回phy1经过fifo数据缓存处理，最后进行线路延时等长处理后从phy0传输出去。

在上述实施例中，对于冗余控制系统进行了详细描述，本发明还提供冗余控制方法对应的实施例。

图13为本发明的一实施例提供的冗余控制方法的流程图。如图13所示，该方法包括：

S1301、在ethercat主站和多个ethercat从站中设置至少一个冗余扩展从站。冗余扩展从站可以包括FPGA芯片、分别与FPGA芯片连接的第一PHY收发器、第二PHY收发器和第三PHY收发器；第一PHY收发器对接ethercat主站或ethercat从站，第二PHY收发器和第三PHY收发器均对接ethercat从站。

S1302、在第一PHY收发器、第二PHY收发器、第三PHY收发器与FPGA芯片之间构建三路网络通信。

S1303、利用FPGA芯片控制三路网络通信进行数据帧的转发和数据帧走不同转发路线的延时等长处理。

由于方法部分的实施例与系统部分的实施例相互对应，因此方法部分的实施例请参见系统部分的实施例的描述，这里暂不赘述。并且具有与上述提到的冗余控制系统相同的有益效果。

进一步地，在具体实施时，在本发明实施例提供的上述冗余控制方法中，在利用FPGA芯片控制三路网络通信进行数据帧的转发和数据帧走不同转发路线的延时等长处理之前，还可以包括：利用FPGA芯片判断第二PHY收发器和第三PHY收发器的link状态，根据判断结果决定数据帧的传输路线。

还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上对本发明所提供的冗余控制系统及方法进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。

Claims (8)

1.一种冗余控制系统，其特征在于，包括：ethercat主站，多个ethercat从站，以及至少一个冗余扩展从站；

所述冗余扩展从站包括FPGA芯片，分别与所述FPGA芯片连接的第一PHY收发器、第二PHY收发器和第三PHY收发器；

当所述ethercat主站为不支持冗余功能的主站时，所述第一PHY收发器对接所述ethercat主站，所述第二PHY收发器对接第一级所述ethercat从站，所述第三PHY收发器对接最后一级所述ethercat从站；

或，当所述ethercat主站为支持冗余功能的主站时，所述冗余扩展从站包括第一冗余扩展从站和第二冗余扩展从站；所述第一冗余扩展从站对应第一条链路；所述第二冗余扩展从站对应第二条链路；在所述第一冗余扩展从站中，所述第一PHY收发器对接所述ethercat主站，所述第二PHY收发器对接所述第一条链路中的第一级所述ethercat从站，所述第三PHY收发器对接所述第一条链路中的最后一级所述ethercat从站；在所述第二冗余扩展从站中，所述第一PHY收发器对接所述第一条链路中的其中一个所述ethercat从站，所述第二PHY收发器对接所述第二条链路中的第一级所述ethercat从站，所述第三PHY收发器对接所述第二条链路中的最后一级所述ethercat从站；

所述第一PHY收发器、所述第二PHY收发器、所述第三PHY收发器结合所述FPGA芯片组成三路网络通信；

所述FPGA芯片，用于控制所述三路网络通信进行数据帧的转发和数据帧走不同转发路线的延时等长处理。

2.根据权利要求1所述的冗余控制系统，其特征在于，所述FPGA芯片，还用于判断所述第二PHY收发器和所述第三PHY收发器的link状态，根据判断结果决定数据帧的传输路线。

3.根据权利要求2所述的冗余控制系统，其特征在于，所述FPGA芯片包括与所述第一PHY收发器连接的第一mii接口，与所述第一mii接口的输出端连接的第一fifo缓存器，与所述第二PHY收发器连接的第二mii接口，与所述第二mii接口的输出端连接的第二fifo缓存器，与所述第三PHY收发器连接的第三mii接口，与所述第三mii接口的输出端连接的第三fifo缓存器；

所述第一mii接口用于接收来自所述第一PHY收发器传输的数据帧；

所述第一fifo缓存器用于将所述第一mii接口接收的数据帧进行缓存及数据准备发送的时钟异步处理；

所述第二mii接口用于接收来自所述第二PHY收发器传输的数据帧；

所述第二fifo缓存器用于将所述第二mii接口接收的数据帧进行缓存及数据准备发送的时钟异步处理；

所述第三mii接口用于接收来自所述第三PHY收发器传输的数据帧；

所述第三fifo缓存器用于将所述第三mii接口接收的数据帧进行缓存及数据准备发送的时钟异步处理。

4.根据权利要求3所述的冗余控制系统，其特征在于，所述FPGA芯片还包括数据选择器和路线延时等长处理器；

所述数据选择器，分别与所述第一fifo缓存器、所述第二mii接口、所述第二fifo缓存器、所述第三mii接口和所述第三fifo缓存器连接，用于控制数据帧的流向；

所述路线延时等长处理器，输入端与所述数据选择器连接，输出端与所述第一mii接口连接，用于针对数据帧的不同传输路线进行延时等长处理。

5.根据权利要求4所述的冗余控制系统，其特征在于，所述数据选择器包括第一数据选择器、第二数据选择器、第三数据选择器、第四数据选择器、第五数据选择器；

所述第一数据选择器的输入端与所述第一fifo缓存器连接，第一输出端与所述第二mii接口连接，第二输出端与所述第二数据选择器的第一输入端连接；

所述第二数据选择器的第二输入端与所述第三数据选择器的第一输出端连接，第三输入端与所述第四数据选择器的第一输出端连接，输出端与所述第三mii接口连接；

所述第三数据选择器的输入端与所述第二fifo缓存器连接，第二输出端与所述第五数据选择器的第一输入端连接；

所述第四数据选择器的输入端与所述第三fifo缓存器连接，第二输出端与所述第五数据选择器的第二输入端连接；

所述第五数据选择器的输出端与所述路线延时等长处理器连接。

6.根据权利要求5所述的冗余控制系统，其特征在于，所述ethercat从站内设置有用于转发数据帧的ESC芯片。

7.一种冗余控制方法，其特征在于，包括：

在ethercat主站和多个ethercat从站中设置至少一个冗余扩展从站；所述冗余扩展从站包括FPGA芯片、分别与所述FPGA芯片连接的第一PHY收发器、第二PHY收发器和第三PHY收发器；当所述ethercat主站为不支持冗余功能的主站时，所述第一PHY收发器对接所述ethercat主站，所述第二PHY收发器对接第一级所述ethercat从站，所述第三PHY收发器对接最后一级所述ethercat从站；或，当所述ethercat主站为支持冗余功能的主站时，所述冗余扩展从站包括第一冗余扩展从站和第二冗余扩展从站；所述第一冗余扩展从站对应第一条链路；所述第二冗余扩展从站对应第二条链路；在所述第一冗余扩展从站中，所述第一PHY收发器对接所述ethercat主站，所述第二PHY收发器对接所述第一条链路中的第一级所述ethercat从站，所述第三PHY收发器对接所述第一条链路中的最后一级所述ethercat从站；在所述第二冗余扩展从站中，所述第一PHY收发器对接所述第一条链路中的其中一个所述ethercat从站，所述第二PHY收发器对接所述第二条链路中的第一级所述ethercat从站，所述第三PHY收发器对接所述第二条链路中的最后一级所述ethercat从站；

在所述第一PHY收发器、所述第二PHY收发器、所述第三PHY收发器与所述FPGA芯片之间构建三路网络通信；

利用所述FPGA芯片控制所述三路网络通信进行数据帧的转发和数据帧走不同转发路线的延时等长处理。

8.根据权利要求7所述的冗余控制方法，其特征在于，在利用所述FPGA芯片控制所述三路网络通信进行数据帧的转发和数据帧走不同转发路线的延时等长处理之前，还包括：

利用所述FPGA芯片判断所述第二PHY收发器和所述第三PHY收发器的link状态，根据判断结果决定数据帧的传输路线。