WO2021056631A1 - 可自主回复写应答的axi总线传输装置 - Google Patents

可自主回复写应答的axi总线传输装置 Download PDF

Info

Publication number
WO2021056631A1
WO2021056631A1 PCT/CN2019/111413 CN2019111413W WO2021056631A1 WO 2021056631 A1 WO2021056631 A1 WO 2021056631A1 CN 2019111413 W CN2019111413 W CN 2019111413W WO 2021056631 A1 WO2021056631 A1 WO 2021056631A1
Authority
WO
WIPO (PCT)
Prior art keywords
fifo
write
module
output
axi bus
Prior art date
Application number
PCT/CN2019/111413
Other languages
English (en)
French (fr)
Inventor
朱苏雁
刘大铕
王运哲
孙中琳
刘尚
刘奇浩
Original Assignee
山东华芯半导体有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 山东华芯半导体有限公司 filed Critical 山东华芯半导体有限公司
Publication of WO2021056631A1 publication Critical patent/WO2021056631A1/zh

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/40Bus structure
    • G06F13/4063Device-to-bus coupling
    • G06F13/4068Electrical coupling
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/30Monitoring
    • G06F11/3003Monitoring arrangements specially adapted to the computing system or computing system component being monitored
    • G06F11/3041Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is an input/output interface
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/30Monitoring
    • G06F11/3055Monitoring arrangements for monitoring the status of the computing system or of the computing system component, e.g. monitoring if the computing system is on, off, available, not available
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/42Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4265Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

本发明公开一种自主回复写应答的AXI总线传输装置,本装置连接于AXI总线与本地总线之间,用于代替从设备返回写应答,本装置包括FIFO_A、FIFO_B、计数模块、对比模块以及选择器;FIFO_A与AXI总线相连,用于存放接收的AW通道发送的写命令中的awid和awlen信号,计数模块与AXI总线相连,用于对实际接收到的有效数据进行计数,FIFO_B的输入端与计数模块的输出端相连,用于存放实际数据接收长度信息;对比模块用于对比FIFO_A与FIFO_B中存放的长度值是否相等,选择器的输入端分别与对比模块的输出端和2相连,选择输出写应答。本发明自动提取当前命令要素和从设备状态,生成写应答,并自动回复,不更改从设备模块设计。

Description

可自主回复写应答的AXI总线传输装置 技术领域
本发明涉及一种AXI总线传输装置,具体的说,是一种可自主回复写应答的AXI总线传输装置,属于AXI总线传输装置技术领域。
背景技术
总线协议多种多样,而主、从设备模块在设计时会屏蔽因不同总线协议接口带来的影响,使用自己特有的传输协议接口,称之为本地接口协议,因此主、从设备模块需要总线协议转本地接口协议(总线传输)模块来挂接到不同总线上。
AXI总线协议是目前广泛使用的总线传输协议。根据AXI总线协议规定,在点对点进行传输时,主设备模块(硬件装置)向从设备模块(硬件装置)发送写命令和写数据,数据传输完成后,从设备需要返回写应答。如果从设备向AXI总线返回写应答的话,需要从设备也支持AXI协议,具体相应的AXI接口,这样会造成从设备设计复杂,或者对已经设计好的从设备进行改造。
发明内容
本发明要解决的技术问题是提供一种可自主回复写应答的AXI总线传输装置,本装置根据AXI协议特点,自动提取当前命令要素和从设备状态,生成写应答,并自动回复,不需要与从设备模块进行额外交互,从而不更改从设备模块设计。
为了解决所述技术问题,本发明采用的技术方案是:可自主回复写应答的AXI总线传输装置,本装置连接于AXI总线与本地总线之间,用于代替从设备返回写应答,本装置包括FIFO_A、FIFO_B、计数模块、对比模块以及选择器;FIFO_A与AXI总线相连,用于存放接收的AW通道发送的写命令中的awid和awlen信号,awid表示写命令的ID,每条写命令都有对应的ID值,awlen表示写命令中的写数据传输长度信息;计数模块与AXI总线相连,用于对实际接收到的有效数据进行计数,并将记录的实际数据传输长度信息写入FIFO_B中;FIFO_B的输入端与计数模块的输出端相连,用于存放实际数据接收长度信息;对比模块的输入端分别与-FIFO_A和FIFO_B的输出端相连,用于对比FIFO_A与FIFO_B中存放的长度值是否相等,如果相等,输出0,否则输出2,0表示正确,2表示传输错误;选择器的输入端分别与对比模块的输出端和2相连,选择器的使能端连接lclk_dis和lrst,lclk_dis为从设备模块时钟关断信号,有效表示从设备模块时钟关断,lrst为从设备模块复位信号,有效表示从设备当前处于复位状态,如果当前lclk_dis或lrst有效,则选择 输出2,否则输出对比模块的结果;选择器的输出为bresp,FIFO_A中的id值直接赋给bid,bresp和bid为本装置返回的写应答。
进一步的,计数模块与AXI总线的写数据通道W相连,写数据通道W中的写最后信号wlast决定计数模块的工作状态;W通道接收到有效数据,且当前wlast低无效时,计数模块从0开始计数,W通道每收到一个有效数据且wlast信号无效,计数值加1,当wlast高有效时,计数模块将当前记录的实际数据传输长度信息写入FIFO_B中,并将计数器清零。
进一步的,FIFO_A与AXI总线的写命令通道AW相连,AW通道接收到有效的AXI写命令,将awid、awlen信号值存入FIFO_A中。
进一步的,当FIFO_A和FIFO_B都不为空时,对比模块同时读取这两个FIFO中的值一次,其中FIFO_A中存放的id值赋给bid,并且对比这两个FIFO中存放的长度值是否相等,如果相等,输出0,否则输出2.
进一步的,FIFO_A可以连续或者间断地接收多条AXI写命令,针对每条写命令,计数模块都进行一次计数。
本发明的有益效果:本发明在支持AXI协议的基础上,对AXI传输命令以及本地设备模块进行监测,根据实际传输情况和设备模块工作情况自主回复AXI写应答,保证AXI总线系统正常运转且能有效反映当前写命令的传输情况,且不需要对原有定义的本地接口做额外修改。
附图说明
图1为本发明的原理框图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步的说明。
实施例1
本实施例公开一种可自主回复写应答的AXI总线传输装置,本装置连接于AXI总线与本地总线之间,其作用是替代从设备返回写应答,实现该作用的方法是对AXI传输命令以及本地从设备进行监测(即自动提取当前命令要素和从设备状态),然后根据实际传输情况和设备模块工作情况自主回复AXI写应答,保证AXI总线系统正常运转且能有效反映当前写命令的传输情况,且不需要对原有定义的本地接口做额外修改。
如图1所示,本AXI总线传输装置包括FIFO_A、FIFO_B、计数模块、对比模块、以及一个选择器。
FIFO_A与AXI总线相连,用于存放接收的AW通道发送的写命令中的awid和awlen信号,awid表示写命令的ID,每条写命令都有对应的ID值,awlen表示写命令中的写数据传输长度信息;计数模块与AXI总线相连,用于对实际接收到的有效数据进行计数,并将记录的实际数据传输长度信息写入FIFO_B中;FIFO_B的输入端与计数模块的输出端相连,用于存放实际数据接收长度信息;对比模块的输入端分别与FIFO_A和FIFO_B的输出端相连,用于对比FIFO_A与FIFO_B中存放的长度值是否相等,如果相等,输出0,否则输出2,0表示正确,2表示传输错误;选择器的输入端分别与对比模块的输出端和2相连,选择器的使能端连接lclk_dis和lrst,lclk_dis为从设备模块时钟关断信号,有效表示从设备模块时钟关断,lrst为从设备模块复位信号,有效表示从设备当前处于复位状态,如果当前lclk_dis或lrst有效,则选择输出2,否则输出对比模块的结果;选择器的输出为bresp,FIFO_A中的id值直接赋给bid,bresp和bid为本装置返回的写应答。
本实施例中,计数模块与AXI总线的写数据通道W相连,写数据通道W中的写最后信号wlast决定计数模块的工作状态。W通道接收到有效数据,且当前wlast低无效时,计数模块从0开始计数,当wlast高有效时,计数模块将当前记录的实际数据传输长度信息写入FIFO_B中,并将计数器清零。
本实施例中,FIFO_A与AXI总线的写命令通道AW相连,AW通道接收到有效的AXI写命令,将awid、awlen信号值存入FIFO_A中。
当FIFO_A和FIFO_B都不为空时,对比模块同时读取这两个FIFO中的值一次,其中FIFO_A中存放的id值赋给bid,并且对比这两个FIFO中存放的长度值是否相等,如果相等,输出0,否则输出2。
利用本装置返回写应答的具体过程为:
1、AW通道接收到有效的AXI写命令,将awid、awlen信号值存入FIFO_A中。命令可以连续、间断接收多条,针对每条写命令,计数模块都进行一次计数。FIFO_A深度取决于可以缓存的命令条数。
2、W通道接收到有效写数据,且当前wlast信号无效,计数器开始从0计数。每收到一个有效数据且wlast信号无效,计数器值加1。
3、W通道接收到有效写数据,且当前wlast信号有效时,计数器停止计数,并将当前计数值写入FIFO_B中。计数器之后将计数值清零。清零后可以继续对下一条写命令的数据长度进行计数。
4、对比模块检测到FIFO_A和FIFO_B都不为空,从这两个FIFO中各读取一次。 FIFO_A中的id值直接赋给bid,根据AXI协议规定,写命令和写应答id要一一对应。FIFO_A中和FIFO_B中记录的长度值进行对比,如果一致则输出0,否则输出2。
5、选择器根据当前lclk_dis和lrst信号值,选择将对比模块的输出值或2赋值给bresp。如果lclk_dis或lrst任意有效,则将2赋值给bresp;否则输出对比模块的输出值。
本发明通过lclk_dis和lrst信号监测从设备状态。根据AXI协议规定,主设备模块发起的任意一起写传输,无法暂停或取消,并且从设备模块必须给出应答,否则主设备模块会一直等待。本实施例实时监测从设备状态,如果当前从设备模块处于复位状态或本地时钟关闭状态,不能正确接收总线发来的数据时,接收到写命令和写数据后,自动返回应答2。这样不会造成系统卡死。
根据AXI协议规定,写命令通道AW中,一条写命令包含写数据传输长度信息awlen。在写数据通道W中,最后一笔数据传输时,会高有效wlast信号(写最后信号),其他时候,该信号为低。本实施例根据接收的写命令中的数据传输长度与实际数据传输数量进行对比,如若不一致,则返应答2;否则返回应答0。实际数据传输数量由写数据通道的wlast计数得出。写命令的接收顺序与写数据的接收顺序是一一对应的,不会乱序。
本发明根据AXI协议特点,自动提取当前命令要素和从设备状态,生成写应答,并自动回复,不需要与从设备模块进行额外交互,从而不更改从设备模块设计。
以上描述的仅是本发明的基本原理和优选实施例,本领域技术人员根据本发明做出的改进和替换,属于本发明的保护范围。

Claims (5)

  1. 可自主回复写应答的AXI总线传输装置,其特征在于:本装置连接于AXI总线与本地总线之间,用于代替从设备返回写应答,本装置包括FIFO_A、FIFO_B、计数模块、对比模块以及选择器;FIFO_A与AXI总线相连,用于存放接收的AW通道发送的写命令中的awid和awlen信号,awid表示写命令的ID,每条写命令都有对应的ID值,awlen表示写命令中的写数据传输长度信息;计数模块与AXI总线相连,用于对实际接收到的有效数据进行计数,并将记录的实际数据传输长度信息写入FIFO_B中;FIFO_B的输入端与计数模块的输出端相连,用于存放实际数据接收长度信息;对比模块的输入端分别与FIFO_A和FIFO_B的输出端相连,用于对比FIFO_A与FIFO_B中存放的长度值是否相等,如果相等,输出0,否则输出2,0表示正确,2表示传输错误;选择器的输入端分别与对比模块的输出端和2相连,选择器的使能端连接lclk_dis和lrst,lclk_dis为从设备模块时钟关断信号,有效表示从设备模块时钟关断,lrst为从设备模块复位信号,有效表示从设备当前处于复位状态,如果当前lclk_dis或lrst有效,则选择输出2,否则输出对比模块的结果;选择器的输出为bresp,FIFO_A中的id值直接赋给bid,bresp和bid为本装置返回的写应答。
  2. 根据权利要求1所述的可自主回复写应答的AXI总线传输装置,其特征在于:计数模块与AXI总线的写数据通道W相连,写数据通道W中的写最后信号wlast决定计数模块的工作状态;W通道接收到有效数据,且当前wlast低无效时,计数模块从0开始计数,W通道每收到一个有效数据且wlast信号无效,计数值加1,当wlast高有效时,计数模块将当前记录的实际数据传输长度信息写入FIFO_B中,并将计数器清零。
  3. 根据权利要求1所述的可自主回复写应答的AXI总线传输装置,其特征在于:FIFO_A与AXI总线的写命令通道AW相连,AW通道接收到有效的AXI写命令,将awid、awlen信号值存入FIFO_A中。
  4. 根据权利要求1所述的可自主回复写应答的AXI总线传输装置,其特征在于:当FIFO_A和FIFO_B都不为空时,对比模块同时读取这两个FIFO中的值一次,其中FIFO_A中存放的id值赋给bid,并且对比这两个FIFO中存放的长度值是否相等,如果相等,输出0,否则输出2。
  5. 根据权利要求1或3所述的可自主回复写应答的AXI总线传输装置,其特征在于:FIFO_A可以连续或者间断地接收多条AXI写命令,针对每条写命令,计数模块都进行一次计数。
PCT/CN2019/111413 2019-09-24 2019-10-16 可自主回复写应答的axi总线传输装置 WO2021056631A1 (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201910905083.1A CN110659236B (zh) 2019-09-24 2019-09-24 可自主回复写应答的axi总线传输装置
CN201910905083.1 2019-09-24

Publications (1)

Publication Number Publication Date
WO2021056631A1 true WO2021056631A1 (zh) 2021-04-01

Family

ID=69038888

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2019/111413 WO2021056631A1 (zh) 2019-09-24 2019-10-16 可自主回复写应答的axi总线传输装置

Country Status (2)

Country Link
CN (1) CN110659236B (zh)
WO (1) WO2021056631A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113254368B (zh) * 2021-07-15 2021-10-15 苏州浪潮智能科技有限公司 从axi总线到opb总线的数据写入方法及读取方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110106991A1 (en) * 2009-10-29 2011-05-05 Renesas Electronics Corporation Bus system and bus control method
CN102375797A (zh) * 2010-08-19 2012-03-14 索尼公司 总线系统以及连接总线系统和连接设备的桥接器电路
CN107577636A (zh) * 2017-09-12 2018-01-12 天津津航技术物理研究所 一种基于soc的axi总线接口数据传输系统及传输方法
CN109446132A (zh) * 2018-12-04 2019-03-08 青岛方寸微电子科技有限公司 一种接口总线装置及数据通信协议

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101853237B (zh) * 2010-05-31 2012-07-04 华为技术有限公司 片上系统及axi总线下的传输方法
CN103186492B (zh) * 2011-12-28 2016-03-30 联芯科技有限公司 基于axi总线的数据一致性保护方法及其系统
CN102799509B (zh) * 2012-07-10 2014-12-10 中国科学技术大学 基于双fpga芯片的高带宽可扩展复杂逻辑验证系统
CN103605632B (zh) * 2013-11-18 2016-06-29 山东大学 一种axi总线与ahb总线的通信方法与装置
CN105245398A (zh) * 2015-09-07 2016-01-13 上海交通大学 面向海量loc信号处理的多通道并行检测系统
US10133549B1 (en) * 2017-12-04 2018-11-20 Kyocera Document Solutions Inc. Systems and methods for implementing a synchronous FIFO with registered outputs
CN109471824B (zh) * 2018-11-22 2021-02-05 青岛方寸微电子科技有限公司 基于axi总线的数据传输系统及方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110106991A1 (en) * 2009-10-29 2011-05-05 Renesas Electronics Corporation Bus system and bus control method
CN102375797A (zh) * 2010-08-19 2012-03-14 索尼公司 总线系统以及连接总线系统和连接设备的桥接器电路
CN107577636A (zh) * 2017-09-12 2018-01-12 天津津航技术物理研究所 一种基于soc的axi总线接口数据传输系统及传输方法
CN109446132A (zh) * 2018-12-04 2019-03-08 青岛方寸微电子科技有限公司 一种接口总线装置及数据通信协议

Also Published As

Publication number Publication date
CN110659236B (zh) 2023-04-07
CN110659236A (zh) 2020-01-07

Similar Documents

Publication Publication Date Title
JP7024047B2 (ja) EtherCATマスタースレーブ統合ブリッジコントローラー及び制御方法
WO2021056632A1 (zh) 基于axi总线的主机设备数据传输扩展方法
US8417900B1 (en) Power save module for storage controllers
AU2017223094B2 (en) Bus bridge for translating requests between a module bus and an axi bus
CN105573951B (zh) 一种针对数据流传输的ahb总线接口系统
CN1570907B (zh) 多处理器系统
CN102147778B (zh) 基于半双工串行总线的数据传输系统及传输控制方法
CN101916237B (zh) 一种pci总线dma高速数据传输方法
CN105677608A (zh) 一种多主rs485总线仲裁方法及系统
CN110188059A (zh) 数据有效位统一配置的流控式fifo缓存结构及方法
CN111506249B (zh) 一种基于zynq平台的数据交互系统及方法
CN103235767B (zh) 一种主从mii管理接口串行通信方法
WO2021056631A1 (zh) 可自主回复写应答的axi总线传输装置
CN103077139A (zh) 使用内部集成电路总线的集成电路及其控制方法
WO2021259229A1 (zh) 模块间通信方法及系统
CN100373361C (zh) 外设lpc总线接口时序转换方法、装置及输入输出系统
CN104216856A (zh) 一种dcr总线和apb总线之间的总线桥
US10489319B2 (en) Automatic transmission of dummy bits in bus master
CN107643989B (zh) 一种基于pci总线协议双光纤环路冗余结构通讯板卡
WO2021259230A1 (zh) 模块间通信方法及系统
CN107870885A (zh) 通信系统、装置及方法
EP0829095B1 (en) Method and apparatus for reducing latency time on an interface by overlapping transmitted packets
CN111177048A (zh) 一种ahb总线的设备及其进行数据流传输的方法
US5664213A (en) Input/output (I/O) holdoff mechanism for use in a system where I/O device inputs are fed through a latency introducing bus
CN113590520B (zh) Spi系统自动写入数据的控制方法及spi系统

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19946373

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19946373

Country of ref document: EP

Kind code of ref document: A1

32PN Ep: public notification in the ep bulletin as address of the adressee cannot be established

Free format text: NOTING OF LOSS OF RIGHTS PURSUANT TO RULE 112(1) EPC (EPO FORM 1205A DATED 05.09.2022)

122 Ep: pct application non-entry in european phase

Ref document number: 19946373

Country of ref document: EP

Kind code of ref document: A1