CN103186492B - 基于axi总线的数据一致性保护方法及其系统 - Google Patents

Abstract

本发明涉及系统中的数据保护，公开了一种基于AXI总线的数据一致性保护方法及其系统。本发明中，在DMA控制器对主存储器中的数据进行更新的过程中，将处理器对更新数据所在的目标地址空间的写操作进行了屏蔽，在DMA控制器完成所述更新后，将处理器缓存中的数据刷新到所述主存储器的过程中，仍将处理器对更新数据所在的目标地址空间的写操作进行了屏蔽。然后将缓存中的数据设置为无效，并禁止屏蔽处理器对所述目标地址空间的写操作。以有效防止处理器缓存中的数据与主存储器中对应的数据不一致的问题发生，保证了主存储器与处理器缓存的数据一致性，增强了数据安全。

Description

基于AXI总线的数据一致性保护方法及其系统

技术领域

本发明涉及系统中的数据保护，特别涉及基于AXI总线系统中的数据一致性保护技术。

背景技术

DMA(DirectMemoryAccess，直接内存存取)是所有现代电脑的重要特色，他允许不同速度的硬件装置来沟通，而不需要依赖于处理器的大量中断负载。也就是说，DMA控制器的写操作将直接更新主存储器中的数据，而不会更新系统中处理器内的缓存(Cache)中相应的内容，如果该数据已经更新在缓存中，则缓存中的数据将会比主存储器中对应的数据“旧”，即将造成数据不一致。

为避免这种数据不一致的问题，目前采用软件方法规避。举个最常见的例子，在基于AXI(AdvancedeXtensibleInterface，加强的扩展接口)总线的系统中，主存储器中A地址数据搬移至地址B，软件规避步骤如下(如图1所示)：

(1)把缓存中地址A的数据更新到主存储器的A地址中；

(2)把缓存中地址B的数据更新到主存储器的B地址中，然后无效掉(Invalid)缓存地址B；

(3)启动DMA把地址A中数据搬移到地址B；

(4)处理器(如ARM处理器)获取地址B数据时重新从主存储器中载入。

然而，本发明的发明人发现，目前的软件规避方法在特定条件下仍然仍旧存在缓存和主存储器中的数据可能不一致的隐患。

具体地说，处理器从操作系统中申请的地址B并不一定总是与该处理器的CacheLine(刷新单位)对齐，如ARM9/ARM11的CacheLine是32B，而ARM从操作系统中申请的地址B并不一定总是32B对齐(因动态地址分配)，如图2所示。虽然软件流程能保证在DMA搬移过程中不访问搬移地址B，但可能会访问包含B的32B不对齐多出来的头和尾。例如：DMA控制器在搬移了D0’、D1’数据后，处理器访问Star(不对齐多出来的头)，将直接把Da～star共32B数据载入Cache，DMA在搬移中将把Da～D2更新为Da’～D2’，此时将造成Cache和主存储器数据不一致，因此可能会导致系统异常。

在DMA搬移频繁的系统中，随时可能发生上述缓存和主存储器数据不一致的问题，以致于发生系统异常。而且，传统方法中由软件保证在搬移过程中不能访问DMA搬移地址空间，但在实际运行中难以保证是否存在DMA搬移过程中访问了DMA搬移地址空间这样的异常操作，而一旦发生错误很难定位。

发明内容

本发明的目的在于提供一种基于AXI总线的数据一致性保护方法及其系统，使得在基于AXI总线的系统中，能有效防止处理器缓存中的数据与主存储器中对应的数据不一致的问题发生，从而增强了数据安全性。

为解决上述技术问题，本发明的实施方式提供了一种基于AXI总线的数据一致性保护方法，包含以下步骤：

在直接内存存取DMA控制器对主存储器中的数据进行更新的过程中，屏蔽处理器对更新数据所在的目标地址空间进行的写操作；

在所述DMA控制器完成所述更新后，将所述处理器的缓存中的数据刷新到所述主存储器，在将所述缓存中的数据刷新到所述主存储器的过程中，继续屏蔽所述处理器对所述目标地址空间的写操作；

将所述缓存中的数据设置为无效；

在所述缓存中的数据被设置为无效后，结束所述处理器对所述目标地址空间的写操作的屏蔽。

本发明的实施方式还提供了一种基于AXI总线的系统，包含：

DMA控制器，用于对主存储器中的数据进行更新；

处理器，用于对所述主存储器中的地址进行读写操作，并在所述DMA控制器完成所述更新后，将所述处理器的缓存中的数据刷新到所述主存储器，并在所述处理器将缓存中的数据刷新到所述主存储器后，将所述缓存中的数据设置为无效；

数据保护模块，用于在使能状态下屏蔽处理器对目标地址空间进行的写操作，其中，在所述DMA控制器对主存储器中的数据进行更新的过程中和所述缓存中的数据刷新到所述主存储器的过程中，所述数据保护模块处于所述使能状态，在所述处理器将所述缓存中的数据设置为无效后，所述数据保护模块处于去使能状态；所述目标地址空间为所述DMA控制器进行所述更新的更新数据所在的地址空间。

本发明实施方式相对于现有技术而言，由于在DMA控制器对主存储器中的数据进行更新的过程中，将处理器对更新数据所在的目标地址空间的写操作进行了屏蔽，因此即使在更新过程中，处理器访问了目标地址空间所在的刷新单位(32B)的不对齐的位置(如头部地址)，但由于在DMA控制器完成所述更新后，将处理器缓存中的数据刷新到所述主存储器的过程中，仍将处理器对更新数据所在的目标地址空间的写操作进行了屏蔽，因此该刷新操作不会对目标地址空间中的数据造成影响并且可以将不对齐的数据(如头部地址中的数据)重新刷新到主存储器中。然后将缓存中的数据设置为无效，并禁止屏蔽处理器对所述目标地址空间的写操作。由于缓存中的数据被设置为无效，因此之后如果处理器需要访问主存储器，则主存储器中的数据会重新载入缓存中，从而有效防止处理器缓存中的数据与主存储器中对应的数据不一致的问题发生，保证了主存储器与处理器缓存的数据一致性，增强了数据安全性。

优选地，预先设置一个误操作计数器，该误操作计数器的初始值为零；在每一次判定当前需写入的单位数据的地址落入所述目标地址空间的范围时，所述误操作计数器的值加1，直至加到该误操作计数器所能统计的最大值。通过对当前需写入的单位数据的地址落入目标地址空间的范围的次数进行统计，可以有效确认在DMA的搬移过程中，是否存在对目标地址空间进行写操作的异常情况及其严重程度。

优选地，目标地址空间根据所述DMA控制器进行更新操作的目的地址和待更新的数据长度，获取得到。操作方便，实现简单。

优选地，由一个独立的硬件实现所述处理器对所述目标地址空间的写操作的屏蔽；其中，在需要屏蔽处理器对所述目标地址空间的写操作时，使能该硬件；在需结束所述处理器对所述目标地址空间的写操作时，去使能该硬件。使得本发明方案在原有的硬件电路基础上只需要增加一个处理模块即可实现，通过硬件实现可提高处理效率，而且对原有已设计好的模块没有影响，从而能够较好地与现有技术相兼容。

附图说明

图1是根据现有技术中的将主存储器中A地址数据搬移至地址B的流程示意图；

图2是根据现有技术中的将主存储器中A地址数据搬移至地址B的刷新单位不对齐示意图；

图3是根据本发明第一实施方式的基于AXI总线的数据一致性保护方法流程图；

图4是根据本发明第一实施方式的基于AXI总线的数据一致性保护方法示意图；

图5是根据现有技术中的基于AXI总线的系统写channel的结构示意图；

图6是根据本发明第二实施方式的基于AXI总线的数据一致性保护方法示意图；

图7是根据本发明第二实施方式中数据保护模块的工作状态示意图；

图8是根据本发明第三实施方式的基于AXI总线的系统结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。

本发明的第一实施方式涉及一种基于AXI总线的数据一致性保护方法，具体流程如图3所示。

在步骤310中，系统判断DMA控制器是否需对主存储器中的数据进行更新，并在判定需对主存储器中的数据进行更新时，进入步骤320。

在步骤320中，DMA控制器对主存储器中的数据进行更新，并在该更新的过程中，屏蔽处理器对更新数据所在的目标地址空间进行的写操作。DMA控制器对主存储器中的数据更新与现有技术相同，在此不再赘述。在本实施方式中，通过以下方式屏蔽所述处理器对所述目标地址空间的写操作：

在处理器需对主存储器中的数据进行写操作时，获取本次需进行写操作的地址空间和数据类型，得到每一次需写入的单位数据的地址。

在每一次需写入单位数据时，判断当前需写入的单位数据的地址是否落入目标地址空间的范围内。如果当前需写入的单位数据的地址落入所述目标地址空间的范围，则通过AXI总线中的控制信号WSTRB[3:0]，屏蔽掉当前需写入的地址；如果当前需写入的单位数据的地址未落入所述目标地址空间的范围，则将当前需写入的单位数据写入当前需写入的地址。其中，根据AXI总线中的控制信号判断处理器是否需要对主存储器中的地址进行写操作。目标地址空间根据所述DMA控制器进行更新操作的目的地址和待更新的数据长度，获取得到。

具体地说，在本实施方式中，可由一个独立的硬件实现处理器对目标地址空间的写操作的屏蔽；其中，在需要屏蔽处理器对所述目标地址空间的写操作时，使能该硬件；在需结束所述处理器对所述目标地址空间的写操作时，去使能该硬件。

如图4所示，在原电路结构的基础上，在与主存储器相连的Slave模块(AXI从模块)之前，增加一个数据保护模块。使用原AXI总线信号，增加1个寄存器控制的使能信号DP_ENABLE。通过该使能信号控制该数据保护模块的开启或关闭(如将DP_ENABLE设置为1时使能该数据保护模块，将DP_ENABLE设置为0时去使能该数据保护模块)。在本实施方式中，在系统判定需对主存储器中的数据进行更新后，开启该数据保护模块。当该数据保护模块处于开启状态时，屏蔽ARM处理器对目标地址空间(即需要保护的区域)的写访问，即由该数据保护模块实现处理器对目标地址空间的写操作的屏蔽，当该数据保护模块处于关闭状态时，结束处理器对目标地址空间的写操作的屏蔽。下面对该数据保护模块开启时的工作原理进行具体说明：

在系统判定DMA控制器需对主存储器中的数据进行更新后(如需将主存储器中A地址数据搬移至地址B)，自动从DMA寄存器中获取更新操作的目的地址和DMA传输数据长度，获取需要保护的目标地址空间(即地址B的地址空间)。根据所述DMA控制器进行更新操作的目的地址和待更新的数据长度，获取得到目标地址空间，操作方便，实现简单。

该数据保护模块根据AWADDR[31:0]、AWLEN[3:0]、AWSIZE[2:0]、AWBURST[1:0]等AXI总线中的控制信号，判断对主存储器的写操作是否由处理器执行，如果不是由处理器执行对主存储器的写操作，则AXI所有信号Bypass(直通)，如果是由处理器执行对主存储器的写操作，则通过以下方式进行AXI信号转换：

首先，获取本次处理器写访问的地址空间和数据类型。然后，由于AXI的写操作都是Burst操作(连续操作)，只给第一次地址，所以可通过一个地址计数器在每完成一次单位数据的写入后加1，得到下一次需写入的单位数据的地址。

在每一次需写入单位数据时，判断根据该地址计数器得到的当前需写入的单位数据的地址是否落入目标地址空间(即地址B的地址空间)的范围内，如果未落入目标地址空间的范围，即当前需写入的单位数据的地址不在需要保护的地址范围内，则所有信号直接Bypass；如果落入目标地址空间的范围，即当前需写入的单位数据的地址在需要保护的地址范围内，则通过WSTRB[3:0]信号控制数据的Byte写入，屏蔽掉需要写入的地址。本领域技术人员可以理解，基于AXI总线的系统写channel(信道)的结构图如图5所示，在AXI总线中，WSTRB[3:0]可用于指示哪些ByteLanes(字节道)进行写操作。也就是可以使用WSTRB来决定哪些Byte(字节)可以实际写入。即可通过控制此管脚来决定哪些Byte是能实际写入的，对不需要的数据进行屏蔽。

接着，在步骤330中，系统判断DMA控制器是否已完成对主存储器中的数据更新。如果判定已完成，则进入步骤340，如果该DMA控制器尚未完成该更新过程，则回到本步骤继续判断。针对上述案例，如果DMA控制器已将主存储器中A地址数据搬移至地址B，则进入步骤340，否则继续执行本步骤。

在步骤340中，将处理器的缓存中的数据刷新到主存储器中，并在将缓存中的数据刷新到主存储器的过程中，继续屏蔽处理器对目标地址空间(即地址B的地址空间)的写操作。由于在步骤320中，已开启该数据保护模块，因此在本步骤中，将同样通过该数据保护模块屏蔽处理器对目标地址空间的写操作，在此不再赘述。

接着，在步骤350中，将处理器缓存中的数据设置为无效。

接着，在步骤360中，结束处理器对目标地址空间的写操作的屏蔽。由于在本实施方式中，是通过数据保护模块屏蔽处理器对目标地址空间的写操作，因此在本步骤中，只需去使能该数据保护模块即可(如将使能信号DP_ENABLE设置为0)。之后，如果处理器需要访问主存储器，则主存储器中数据将会重新载入处理器中的缓存。

由于本实施方式中在DMA控制器对主存储器中的数据进行更新的过程中，将处理器对更新数据所在的目标地址空间的写操作进行了屏蔽，因此即使在更新过程中，处理器访问了目标地址空间所在的刷新单位(32B)的不对齐的位置(如头部地址)，但由于在DMA控制器完成所述更新后，将处理器缓存中的数据刷新到所述主存储器的过程中，仍将处理器对更新数据所在的目标地址空间的写操作进行了屏蔽，因此该刷新操作不会对目标地址空间中的数据造成影响并且可以将不对齐的数据(如头部地址中的数据)重新刷新到主存储器中。然后将缓存中的数据设置为无效，并禁止屏蔽处理器对所述目标地址空间的写操作。由于缓存中的数据被设置为无效，因此之后如果处理器需要访问主存储器，则主存储器中的数据会重新载入缓存中，从而有效防止处理器缓存中的数据与主存储器中对应的数据不一致的问题发生，保证了主存储器与处理器缓存的数据一致性，增强了数据安全。

而且，由一个独立的硬件(即该数据保护模块)屏蔽所述处理器对所述目标地址空间的写操作，使得本发明方案在原有的硬件电路基础上只需要增加一个处理模块即可实现，通过硬件实现可提高处理效率，而且对原有已设计好的模块没有影响，从而能够较好地与现有技术相兼容。

本发明的第二实施方式涉及一种基于AXI总线的数据一致性保护方法。第二实施方式与第一实施方式大致相同，主要区别之处在于：在本发明第二实施方式中，还将预先设置一个误操作计数器，该误操作计数器的初始值为零。在每一次判定当前需写入的单位数据的地址落入目标地址空间的范围时，该误操作计数器的值加1，直至加到该误操作计数器所能统计的最大值。

具体地说，在数据保护模块中增加一个误操作计数器(如图6所示)，对误操作(即试图在目标地址空间的范围内进行写操作)进行计数，计数到全1为止，如图7所示，图7中的实线表示命令时序，虚线表示自动时序。

在本实施方式中，通过对当前需写入的单位数据的地址落入目标地址空间的范围的次数进行统计，可以有效确认在DMA的搬移过程中，是否存在对目标地址空间进行写操作的异常情况及其严重程度。

此外，本领域技术人员可以理解，上面各种方法的步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包含相同的逻辑关系，都在本专利的保护范围内；对算法中或者流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其算法和流程的核心设计都在该专利的保护范围内。

本发明第三实施方式涉及一种基于AXI总线的系统，如图8所示，包含：

DMA控制器，用于对主存储器中的数据进行更新。

处理器，用于对所述主存储器中的地址进行读写操作，并在所述DMA控制器完成所述更新后，将所述处理器的缓存中的数据刷新到所述主存储器，并在所述处理器将缓存中的数据刷新到所述主存储器后，将所述缓存中的数据设置为无效。

数据保护模块，用于在使能状态下屏蔽处理器对目标地址空间进行的写操作，其中，在所述DMA控制器对主存储器中的数据进行更新的过程中和所述缓存中的数据刷新到所述主存储器的过程中，所述数据保护模块处于所述使能状态，在所述处理器将所述缓存中的数据设置为无效后，所述数据保护模块处于去使能状态。所述目标地址空间为所述DMA控制器进行所述更新的更新数据所在的地址空间。

具体地说，数据保护模块包含以下子模块：

地址获取子模块，用于在所述处理器需要对主存储器中的地址进行写操作时，获取本次需进行写操作的地址空间和数据类型，得到每一次需写入的单位数据的地址。

判断子单元，用于在每一次需写入单位数据时，判断当前需写入的单位数据的地址是否落入所述目标地址空间的范围内。

屏蔽子单元，用于在所述判断子单元判定当前需写入的单位数据的地址落入所述目标地址空间的范围时，通过AXI总线中的控制信号WSTRB[3:0]，屏蔽掉当前需写入的地址；在所述判断子单元判定当前需写入的单位数据的地址未落入所述目标地址空间的范围时，将当前需写入的单位数据写入当前需写入的地址。

其中，所述地址获取子模块、判断子单元、屏蔽子单元均在所述使能状态下工作。

在本实施方式中，数据保护模块为一个独立的硬件。

不难发现，本实施方式为与第一实施方式相对应的系统实施例，本实施方式可与第一实施方式互相配合实施。第一实施方式中提到的相关技术细节在本实施方式中依然有效，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在第一实施方式中。

值得一提的是，本实施方式中所涉及到的各模块均为逻辑模块，在实际应用中，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本发明的创新部分，本实施方式中并没有将与解决本发明所提出的技术问题关系不太密切的单元引入，但这并不表明本实施方式中不存在其它的单元。

本发明第四实施方式涉及一种基于AXI总线的系统。第四实施方式与第三实施方式大致相同，主要区别之处在于：在本发明第四实施方式中，该数据保护模块还包含：

误操作计数器，用于统计所述判断子单元判定当前需写入的单位数据的地址落入所述目标地址空间的范围的次数。

由于第二实施方式与本实施方式相互对应，因此本实施方式可与第二实施方式互相配合实施。第二实施方式中提到的相关技术细节在本实施方式中依然有效，在第二实施方式中所能达到的技术效果在本实施方式中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在第二实施方式中。

本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (10)

1.一种基于AXI总线的数据一致性保护方法，其特征在于，包含以下步骤：

在直接内存存取DMA控制器对主存储器中的数据进行更新的过程中，屏蔽处理器对更新数据所在的目标地址空间进行的写操作；

在所述DMA控制器完成所述更新后，将所述处理器的缓存中的数据刷新到所述主存储器，在将所述缓存中的数据刷新到所述主存储器的过程中，继续屏蔽所述处理器对所述目标地址空间的写操作；

将所述缓存中的数据设置为无效；

在所述缓存中的数据被设置为无效后，结束所述处理器对所述目标地址空间的写操作的屏蔽。

2.根据权利要求1所述的基于AXI总线的数据一致性保护方法，其特征在于，通过以下方式屏蔽所述处理器对所述目标地址空间的写操作：

在所述处理器需对所述主存储器中的数据进行写操作时，获取本次需进行写操作的地址空间和数据类型，得到每一次需写入的单位数据的地址；

在每一次需写入单位数据时，执行以下步骤：

判断当前需写入的单位数据的地址是否落入所述目标地址空间的范围内；

如果当前需写入的单位数据的地址落入所述目标地址空间的范围，则通过AXI总线中的控制信号WSTRB[3:0]，屏蔽掉当前需写入的地址；如果当前需写入的单位数据的地址未落入所述目标地址空间的范围，则将当前需写入的单位数据写入当前需写入的地址。

3.根据权利要求2所述的基于AXI总线的数据一致性保护方法，其特征在于，还包含以下步骤：

预先设置一个误操作计数器，该误操作计数器的初始值为零；

在每一次判定当前需写入的单位数据的地址落入所述目标地址空间的范围时，所述误操作计数器的值加1，直至加到该误操作计数器所能统计的最大值。

4.根据权利要求1所述的基于AXI总线的数据一致性保护方法，其特征在于，

所述目标地址空间根据所述DMA控制器进行更新操作的目的地址和待更新的数据长度，获取得到。

5.根据权利要求1所述的基于AXI总线的数据一致性保护方法，其特征在于，

由一个独立的硬件实现所述处理器对所述目标地址空间的写操作的屏蔽；其中，在需要屏蔽处理器对所述目标地址空间的写操作时，使能该硬件；在需结束所述处理器对所述目标地址空间的写操作时，去使能该硬件。

6.根据权利要求2所述的基于AXI总线的数据一致性保护方法，其特征在于，在所述DMA控制器对主存储器中的数据进行更新和将所述缓存中的数据刷新到所述主存储器的过程中，

根据所述AXI总线中的控制信号判断处理器是否需要对主存储器中的地址进行写操作。

7.一种基于AXI总线的系统，其特征在于，包含：

DMA控制器，用于对主存储器中的数据进行更新；

处理器，用于对所述主存储器中的地址进行读写操作，并在所述DMA控制器完成所述更新后，将所述处理器的缓存中的数据刷新到所述主存储器，并在所述处理器将缓存中的数据刷新到所述主存储器后，将所述缓存中的数据设置为无效；

数据保护模块，用于在使能状态下屏蔽处理器对目标地址空间进行的写操作，其中，在所述DMA控制器对主存储器中的数据进行更新的过程中和所述缓存中的数据刷新到所述主存储器的过程中，所述数据保护模块处于所述使能状态，在所述处理器将所述缓存中的数据设置为无效后，所述数据保护模块处于去使能状态；所述目标地址空间为所述DMA控制器进行所述更新的更新数据所在的地址空间。

8.根据权利要求7所述的基于AXI总线的系统，其特征在于，所述数据保护模块包含以下子模块：

地址获取子模块，用于在所述处理器需要对主存储器中的地址进行写操作时，获取本次需进行写操作的地址空间和数据类型，得到每一次需写入的单位数据的地址；

判断子单元，用于在每一次需写入单位数据时，判断当前需写入的单位数据的地址是否落入所述目标地址空间的范围内；

屏蔽子单元，用于在所述判断子单元判定当前需写入的单位数据的地址落入所述目标地址空间的范围时，通过AXI总线中的控制信号WSTRB[3:0]，屏蔽掉当前需写入的地址；在所述判断子单元判定当前需写入的单位数据的地址未落入所述目标地址空间的范围时，将当前需写入的单位数据写入当前需写入的地址；

所述地址获取子模块、判断子单元、屏蔽子单元均在所述使能状态下工作。

9.根据权利要求8所述的基于AXI总线的系统，其特征在于，所述数据保护模块还包含：

误操作计数器，用于统计所述判断子单元判定当前需写入的单位数据的地址落入所述目标地址空间的范围的次数。

10.根据权利要求7至9中任一项所述的基于AXI总线的系统，其特征在于，

所述数据保护模块为一个独立的硬件。