JP6970075B2 - 再配線の形成方法及びこれを利用する半導体素子の製造方法 - Google Patents

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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Description

本発明は半導体に係り、より具体的には再配線の形成方法及びこれを利用する半導体素子の製造方法に係る。
再配線を有する半導体素子で再配線の酸化、再配線の構成成分のマイグレーション（ｍｉｇｒａｔｉｏｎ）と、これによる半導体素子の信頼性が低下される問題点がある。従って、再配線の酸化と再配線の構成成分のマイグレーションとを抑制して信頼性を向上させる再配線の形成方法が必要である。
米国特許第６，７７０，９７１号公報 米国特許第８，９１６，９７２号公報 米国特許公開第２０１６／０２４０４８０号明細書 米国特許公開第２０１７／０１７０１０７号明細書 米国特許公開第２０１７／０２００６６４号明細書 米国特許公開第２０１７／０２１３８０１号明細書
本発明の目的は、再配線の酸化と再配線の構成成分のマイグレーション（ｍｉｇｒａｔｉｏｎ）とを抑制して信頼性を向上できる再配線の形成方法及びこれを利用する半導体素子の製造方法を提供することにある。
前記目的を達成するための本発明に係る再配線の形成方法及びこれを利用する半導体素子の製造方法は再配線と保護膜との間に低温条件下で酸化膜が成長されることを特徴とする。
前記特徴を具現することができる本発明の実施形態に係る半導体素子の製造方法は、上面とその反対面である下面を有し、前記上面上にカラーフィルタとマイクロレンズとが提供された半導体基板を提供する段階と、前記半導体基板の前記下面上に再配線を形成する段階と、前記半導体基板の前記下面上に前記再配線を覆う保護膜を形成する段階と、を含む。その際、前記再配線が形成された後に、前記カラーフィルタと前記マイクロレンズとの何れにも熱的損傷が加わらない温度下で前記再配線と前記保護膜との間に自然酸化膜が成長する。
前記特徴を具現することができる本発明の実施形態に係る半導体素子の製造方法は、活性面とその反対面である非活性面を有し、前記活性面上にカラーフィルタとマイクロレンズとが提供された半導体基板を提供する段階と、前記半導体基板の前記非活性面上に再配線金属膜を形成する段階と、前記半導体基板の前記非活性面上に前記再配線金属膜を覆う有機絶縁膜を形成する段階と、前記再配線金属膜と前記有機絶縁膜との間に所定の厚さに金属酸化膜を成長させる段階と、を含む。前記金属酸化膜は、前記カラーフィルタと前記マイクロレンズとに対して熱的損傷を加えないように規定された低温条件で前記有機絶縁膜を形成した後に遂行される工程の中で前記所定の厚さに成長させる。
前記特徴を具現することができる本発明の実施形態に係る再配線の形成方法は、活性面と非活性面を有し、前記非活性面に至らない貫通電極を含む半導体基板を提供する段階と、前記半導体基板の前記非活性面をリセスして前記貫通電極を露出する段階と、前記半導体基板の前記リセスされた非活性面上に前記貫通電極と電気的に連結される再配線を形成する段階と、前記半導体基板の前記リセスされた非活性面上に前記再配線を覆う有機保護膜を形成する段階と、を含む。前記有機保護膜が形成された後に、２５０℃以下の温度で前記再配線と前記有機保護膜との間に自然金属酸化膜が５０ｎｍ乃至２００ｎｍ厚さに自発的に成長させる。
本発明によれば、再配線上の自然酸化膜は再配線の構成成分のマイグレーションを防止し、さらに酸化膜のクラックを防止できる適度の厚さを有する。従って、再配線乃至これを含む半導体素子の電気的信頼性を向上できる効果がある。
は本発明の実施形態に係る半導体素子を示した断面図である。 は図１の半導体素子を含む半導体パッケージを示した断面図である。 本発明の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の他の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の他の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の他の実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の他の実施形態に係る半導体素子の製造方法を示した断面図である。
以下、本発明に係る再配線の形成方法及びこれを利用する半導体素子の製造方法を添付した図面を参照して詳細に説明する。
図１は本発明の実施形態に係る半導体素子を示した断面図である。
図１を参照すれば、半導体素子１０は対向する上面１００ａと下面１００ｃを有する半導体基板１００、半導体基板１００内に提供され、素子分離膜７１０によって分離されたフォトダイオード７２０、半導体基板１００の上面１００ａ上に提供された金属配線構造７４０、金属配線構造７４０上に提供されたカラーフィルタ７６０、及びカラーフィルタ７６０に対応するマイクロレンズ７７０を含む。上面１００ａは半導体基板１００の活性面であり、下面１００ｃは半導体基板１００の非活性面である。
金属配線構造７４０は積層された絶縁膜７４６、半導体基板１００内に提供されたストレージノード７３０に電気的に連結されたビア７４２、及び金属配線７、４４を含む。金属配線構造７４０は単一膜或いは多重膜構造を有する上部絶縁膜７５０で覆われる。
なお、フォトダイオード７２０、カラーフィルタ７６０、マイクロレンズ７７０、及びストレージノード７３０は例示的であって、本発明は必ずしもこれらに限定されない。
半導体素子１０は、半導体基板１００を貫通して金属配線構造７４０と電気的に連結された貫通電極２００、半導体基板１００の下面１００ｃ上に提供され、貫通電極２００と電気的に連結された再配線４３０、及び再配線４３０を覆う保護膜５００をさらに含む。
貫通電極２００は金属配線構造７４０に含まれた金属配線７４４と接続される。貫通電極２００はビア絶縁膜２２０によって半導体基板１００と電気的に絶縁される。貫通電極２００とビア絶縁膜２２０との間に貫通電極２００の構成成分（例：銅）の半導体基板１００へのマイグレーションを阻止するバリア膜２１０がさらに含まれる。
半導体基板１００の下面１００ｃ上に第１下部絶縁膜３１０と第２下部絶縁膜３２０とが順に提供される。第１下部絶縁膜３１０と第２下部絶縁膜３２０とは互いに異なる絶縁物を含む。例えば、第１下部絶縁膜３１０はシリコン酸化物を含み、そして第２下部絶縁膜３２０はシリコン窒化物を含む。他の例として、第１及び第２下部絶縁膜３１０、３２０の中で何れかの１つが提供されない。例えば、第２下部絶縁膜３２０が第１下部絶縁膜３１０上に提供されない。
第２下部絶縁膜３２０上に貫通電極２００と電気的に連結される、例えば銅のような金属を含む再配線４３０が提供される。再配線４３０と第２下部絶縁膜３２０との間に貫通電極２００と接続されるバリア膜４１０及びバリア膜４１０上のシード（ｓｅｅｄ）膜４２０が提供される。一例として、再配線４３０は約１５μｍ以下、好ましくは約１０μｍ乃至１５μｍの厚さを有する。
半導体基板１００の下面１００ｃ上に再配線４３０を覆う保護膜５００が提供される。保護膜５００は無機絶縁膜或いは有機絶縁膜を含む。一例として、保護膜５００はポリベンゾオキサゾール（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ：ＰＢＯ）等の有機絶縁膜を含む。保護膜５００は約３μｍ乃至５μｍの厚さを有する。
再配線４３０は酸化膜４４０で覆われる。酸化膜４４０は保護膜５００を形成した後の後続工程で保護膜５００内の酸素と再配線４３０の構成成分（例：銅）とが反応して自発的に成長された自然酸化膜（又は自然金属酸化膜）である。自然酸化膜は熱酸化又はアニーリング工程のような特別な工程無しで形成される酸化物層を意味する。自然酸化膜は固体が空気に露出されるか、或いは固体が酸素を含有した他の個体と接触して形成される固体である。一例によれば、酸化膜４４０はカラーフィルタ７６０及び／又はマイクロレンズ７７０が熱的損傷を回避する低温（例：２５０℃以下）で数乃至数十時間（例：１０時間以内）の間に成長される。特に、カラーフィルタ７６０及びマイクロレンズ７７０はこれらの要素が劣化することなく、長時間耐えることができる最高温度の温度範囲を有する。従って、温度範囲はカラーフィルタ７６０及びマイクロレンズ７７０が製造される特定類型の材料（一例として、重合体）に基づいて公知された範囲である。酸化膜４４０は前記低温で及び／又は前記短い工程時間の間に自発的に形成されて、約５０ｎｍ乃至２００ｎｍ、好ましくは約１００ｎｍの厚さＴを有する。
再配線４３０と電気的に連結された外部端子６３０が提供される。外部端子６３０と再配線４３０との間にバリア膜６１０とシード膜６２０とが提供され、そして外部端子６３０の上にキャッピング膜６４０が提供される。外部端子６３０はバンプ形状を有する。他の例として、外部端子６３０はソルダボール形状を有する。
本発明の実施形態によれば、酸化膜４４０は再配線４３０の構成成分（例：銅）のマイグレーション（ｍｉｇｒａｔｉｏｎ）を阻止するバリアの役割を担当する。酸化膜４４０の厚さＴが約５０ｎｍ以下であればバリアの役割を十分果たせず、再配線４３０の構成成分（例：銅）が容易にマイグレーション（ｍｉｇｒａｔｉｏｎ）する。一方、酸化膜４４０の厚さＴが２００ｎｍ以上であれば、酸化膜４４０にクラックが発生し、クラックの発生により損傷された酸化膜４４０はやはりバリアの役割を十分果たせない。このように酸化膜４４０の厚さＴが比較的薄い（例：５０ｎｍ以下）か、或いは厚ければ（例：２００ｎｍ以上）、銅マイグレーションやクラックが伴って再配線４３０乃至半導体素子１０の電気的特性の不良を惹起する可能性がある。
上述したように、酸化膜４４０は比較的低温工程で及び／又は比較的短時間の間に成長して約５０ｎｍ乃至２００ｎｍ、好ましくは約１００ｎｍの厚さＴを有する。従って、この厚さの酸化膜４４０は、半導体素子１０の不良を惹起する銅マイグレーションやクラック発生を免れる。
図２は図１の半導体素子を含む半導体パッケージを示した断面図である。
図２を参照すれば、半導体素子１０は電気的装置２０に電気的に連結されて半導体パッケージ１を構成する。一例として、半導体素子１０の外部端子６３０と電気的装置２０の外部端子２３との間にソルダボール３０を形成し、エポキシモールディングコンパウンド（ＥＭＣ）の提供と硬化によってモールド膜４０を形成する。電気的装置２０はメモリチップ、ロジックチップ、或いはその組合せを含む。他の例として、電気的装置２０は印刷回路基板ＰＣＢを含む。ソルダボール３０を形成するためのリフロー工程とモールド膜４０を形成するための硬化工程は常温（例：約２５℃）から２５０℃以下の温度で進行される。
半導体素子１０がウエハレベルで形成される場合、ソーイング（ｓａｗｉｎｇ、ｄｉｅ＿ｃｕｔｔｉｎｇ）工程がさらに進行される。一例として、複数個の半導体素子１０が形成されたウエハ上にチップレベルの複数の電気的装置２０を提供し、モールド膜４０を形成し、そしてソーイング工程を進行して半導体パッケージ１を製造する。又は、複数の半導体素子１０が形成されたウエハ上に複数の電気的装置２０が形成されたウエハを提供した後、モールド膜４０を形成し、そしてソーイング工程を進行して半導体パッケージ１を製造する。
半導体素子１０の酸化膜４４０は半導体パッケージ１を製造するのに必要である熱工程、例えばリフロー工程と硬化工程で熱を受けて成長する。前記熱工程は約常温から２５０℃以下で進行され、さらに酸化膜４４０の形成初期から半導体パッケージ１の製造完了時まで数時間乃至数十時間（例：１０時間）が所要される。従って、酸化膜４４０は図１を参照して前述したように約５０ｎｍ乃至２００ｎｍ（例：約１００ｎｍ）の厚さＴを有する。
図３乃至図１５は本発明の実施形態に係る半導体素子の製造方法を示した断面図である。
図３を参照すれば、対向する第１面１００ａと第２面１００ｂとを有する半導体基板１００を提供する。半導体基板１００はイメージセンサを構成する多様な構成要素を含む半導体ウエハ（例：シリコンウエハ）である。例えば、半導体基板１００は、図１を参照して前述したように、フォトダイオード７２０、金属配線構造７４０、カラーフィルタ７６０、及びマイクロレンズ７７０を含む。カラーフィルタ７６０とマイクロレンズ７７０とはポリマーを含む。
例えば、半導体基板１００内に素子分離膜７１０とフォトダイオード７２０、及びストレージノード７３０を形成し、そして半導体基板１００の第１面１００ａ上にシリコン酸化物等の絶縁物の蒸着、銅やアルミニウム、或いはタングステン等の金属の蒸着と、パターニング工程等で金属配線構造７４０を形成する。金属配線構造７４０上にポリマーの蒸着とパターニング等にカラーフィルタ７６０とマイクロレンズ７７０を形成する。この以外の構成要素に関する説明は図１に係る前述の説明と同一であるか、或いは類似である。
貫通電極２００が形成される。貫通電極２００は半導体基板１００を貫通し、半導体基板１００の第２面１００ｂに至らない長さを有する。バリア膜２１０とビア絶縁膜２２０とは貫通電極２００の側面と下面を囲むように形成される。貫通電極２００は銅、タングステン、或いはポリシリコン等の導電体を鍍金するか、蒸着して形成する。バリア膜２１０はチタニウム（Ｔｉ）、チタニウム窒化物（ＴｉＮ）、チタニウムタングステン（ＴｉＷ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、タングステン窒化物（ＷＮ）等の何れかを蒸着して形成する。ビア絶縁膜２２０はシリコン酸化物及び／又はシリコン窒化物を蒸着して形成する。
図４を参照すれば、半導体基板１００の第２面１００ｂをリセス（ｒｅｃｅｓｓ）する。例えば、半導体基板１００の第１面１００ａ上にキャリヤ９０を付着し、半導体基板１００を覆す。キャリヤ９０は半導体ウエハを含む。接着剤が使用されてキャリヤ９０と半導体基板１００とが接着される。
第２面１００ｂをリセスするにはグラインディング（研磨）、エッチング（蝕刻）、或いはこれらの組合せを利用する。前記リセスによって第３面１００ｃが露出され、そして貫通電極２００は第３面１００ｃ上に突出される。以下では、第１面１００ａを上面と称し、第３面１００ｃを下面と称する。特別な言及が無い限り、上面１００ａは半導体基板１００の活性面を示し、そして下面１００ｃは半導体基板１００の非活性面を示す。
図５を参照すれば、半導体基板１００の下面１００ｃ上に貫通電極２００を覆う第１下部絶縁膜３１０と、第１下部絶縁膜３１０を覆う第２下部絶縁膜３２０を順に形成する。第１及び第２下部絶縁膜３１０、３２０は互いに異なる絶縁物を含む。一例として、第１下部絶縁膜３１０はシリコン酸化物を含み、そして第２下部絶縁膜３２０はシリコン窒化物を含む。他の実施形態によれば、第２下部絶縁膜３２０の形成をスキップしてもよい。
図６を参照すれば、化学機械的研磨ＣＭＰ或いはエッチバックのような平坦化工程を進行して貫通電極２００を露出させ、半導体基板１００の下面１００ｃ上にマスクパターン５０を形成する。第１及び第２下部絶縁膜３１０、３２０は平坦になる。マスクパターン５０は貫通電極２００を露出させるグルーブ（ｇｒｏｏｖｅ、溝）５５を有する。マスクパターン５０はフォトレジスト等の有機物、或いはシリコン酸化物及び／又はシリコン窒化物等の無機物を含む。
図７を参照すれば、半導体基板１００の下面１００ｃ上にバリア膜４１０とシード膜４２０、そして犠牲膜６０を形成する。バリア膜４１０はグルーブ５５内に、そしてマスクパターン５０上に形成され、そしてシード膜４２０はバリア膜４１０上に形成される。犠牲膜６０はグルーブ５５を満たす。バリア膜４１０はチタニウム（Ｔｉ）、チタニウム窒化物（ＴｉＮ）、チタニウムタングステン（ＴｉＷ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、タングステン窒化物（ＷＮ）等の何れかを含む。シード膜４２０は銅（Ｃｕ）、ルテニウム（Ｒｕ）、ニッケル（Ｎｉ）、タングステン（Ｗ）等の何れかを含む。犠牲膜６０はフォトレジストのような有機物、或いはシリコン酸化物やシリコン窒化物のような無機物を含む。
図８を参照すれば、シード膜４２０の一部を除去する。シード膜４２０の一部除去は湿式蝕刻工程を含む。湿式蝕刻工程はシード膜４２０の残部をグルーブ５５内に残留させる。従って、シード膜４２０はグルーブ５５内に、且つ、犠牲膜６０とバリア膜４１０との間に限定される。或いは、シード膜４２０はグルーブ５５内で犠牲膜６０とバリア膜４１０との間から犠牲膜６０の側面に沿って延長される。
図９を参照すれば、犠牲膜６０をグルーブ５５から除去し、再配線４３０をグルーブ５５内に形成する。犠牲膜６０の除去によってシード膜４２０がグルーブ５５内で露出される。露出されたシード膜４２０を利用する鍍金工程を進行してグルーブ５５内に再配線４３０を形成する。再配線４３０は銅（Ｃｕ）のような金属を含む。シード膜４２０と再配線４３０との間の境界面は視覚的に見えず、シード膜４２０は再配線４３０に含まれる。しかし本明細書では、便宜上シード膜４２０を視覚的に示すようにする。再配線４３０は約１５μｍ以下、好ましくは約１０μｍ乃至１５μｍの厚さを有する。
図１０を参照すれば、バリア膜４１０を一部除去して残部をグルーブ５５内に残留させる。バリア膜４１０の一部除去は湿式蝕刻工程を含む。従って、バリア膜４１０はグルーブ５５内に、且つ、シード膜４２０と第２下部絶縁膜３２０との間に限定される。或いは、バリア膜４１０はグルーブ５５内でシード膜４２０と第２下部絶縁膜３２０との間から再配線４３０の側面に沿って延長される。
図１１を参照すれば、マスクパターン５０を除去し、保護膜５００（ｐａｓｓｉｖａｔｉｏｎ ｌａｙｅｒ）を形成する。保護膜５００はシリコン酸化物やシリコン窒化物のような無機絶縁膜、或いはポリイミド（ＰＩ：ｐｏｌｙｉｍｉｄｅ）やポリベンゾオキサゾール（ＰＢＯ：ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）のような有機絶縁膜を含む。一例によれば、ポリベンゾオキサゾール（ＰＢＯ）の提供及び硬化によって保護膜５００を形成する。保護膜５００は約３μｍ乃至５μｍの厚さを有する。
図１２を参照すれば、保護膜５００をパターニングして再配線４３０の一部露を出させる開口部５５０を形成し、その後に保護膜５００上にバリア膜６１０とシード膜６２０を順に形成する。バリア膜６１０は開口部５５０内で再配線４３０と接続する。バリア膜６１０はチタニウム（Ｔｉ）、チタニウム窒化物（ＴｉＮ）、チタニウムタングステン（ＴｉＷ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、タングステン窒化物（ＷＮ）等の何れかを含む。シード膜６２０は銅（Ｃｕ）、ルテニウム（Ｒｕ）、ニッケル（Ｎｉ）、タングステン（Ｗ）等の何れかを含む。
図１３を参照すれば、シード膜６２０上に開口部５５０を露出させるマスクパターン７０を形成する。マスクパターン７０はフォトレジスト等の有機物、或いはシリコン酸化物及び／又はシリコン窒化物等の無機物を含む。
図１４を参照すれば、開口部５５０内に外部端子６３０とキャッピング膜６４０とを形成する。外部端子６３０はシード膜６２０を利用する鍍金工程で形成する。キャッピング膜６４０は外部端子６３０上に金属を鍍金して形成する。外部端子６３０はニッケル、タングステン、アルミニウム、銅、等の何れかを含む。キャッピング膜６４０は金、ニッケル、銀、等の何れかを含む。
図１５を参照すれば、マスクパターン７０を除去する。さらに、マスクパターン７０の除去によって露出されたバリア膜６１０とシード膜６２０とを除去する。バリア膜６１０とシード膜６２０との除去は湿式蝕刻工程を利用する。最後にキャリヤ９０を除去すると、図１の半導体素子１０が完成する。半導体素子１０は、図２に図示されたように、ソルダボール３０を介して他の電気的装置２０に電気的に連結され、モールド膜４０でモールディングされることによって半導体パッケージ１として完成する。
本実施形態によれば、図１２を参照して前述した保護膜５００を形成した後に、後続する工程、例えば蒸着工程、鍍金工程、リフロー工程、硬化工程等で発生する熱によって酸化膜４４０が再配線４３０と保護膜５００との間に形成される。例えば、前記後続工程が進行される間に、前記後続工程で必要である熱によって保護膜５００内の酸素と再配線４３０の構成成分（例：銅）とが反応する。このような反応によって自然金属酸化膜、即ち酸化膜４４０が自発的に形成される。
前記後続工程は、ポリマーを含むカラーフィルタ７６０及び／又はマイクロレンズ７７０のように熱に脆弱な構成要素に対する熱的損傷を回避できるように、例えば常温（例：約２５℃）から２５０℃以下の比較的低温条件で進行される。熱以外に、工程時間が酸化膜４４０の厚さＴに影響を及ぼす。保護膜５００を形成した後、半導体素子１０或いは半導体パッケージ１の製造の時まで数乃至数十時間、好ましくは約１０時間程度の工程時間が所要される。
図１を参照して前述したように、酸化膜４４０は再配線４３０の構成成分（例：銅）のマイグレーション（ｍｉｇｒａｔｉｏｎ）を阻止するバリアの役割を担当する。酸化膜４４０の厚さＴが約５０ｎｍ以下であるか、或いは約２００ｎｍ以上であれば、酸化膜４４０はバリア役割を果たさないか、或いはクラックが発生する。本実施形態によれば、低温条件及び／又は短い工程時間によって酸化膜４４０の厚さＴは約５０ｎｍ乃至２００ｎｍ、好ましくは約１００ｎｍである。このように酸化膜４４０は半導体素子１０及び／又は半導体パッケージ１の電気的特性を損傷させない厚さＴを有する。
図１を再び参照すれば、再配線４３０はバリア膜４１０及び酸化膜４４０により囲まれる。断面視において、バリア膜４１０は再配線４３０の上面を覆うライン形状を有し、そして酸化膜４４０は再配線４３０の下面及び側面を覆うブラケット形状を有する。再配線４３０の上面は半導体基板１００の下面１００ｃに対向する面であり、そして再配線４３０の下面は再配線４３０の上面の反対面である。
図１６乃至図１９は本発明の他の実施形態に係る半導体素子の製造方法を示した断面図である。
図１６を参照すれば、図３乃至図７を参照して前述した本発明の実施形態に係る半導体素子の製造方法と同一であるか、或いは類似の工程を進行して、半導体基板１００の下面１００ｃ上にバリア膜４１０とシード膜４２０を形成する。図７の犠牲膜６０の代わりに、グルーブ５５を満たす金属膜４３０ａを形成する。金属膜４３０ａは銅のような金属を鍍金して形成する。
図１７を参照すれば、化学機械的研磨ＣＭＰ或いはエッチバックのような平坦化工程を進行して金属膜４３０ａを平坦化する。平坦化工程によってグルーブ５５内に再配線４３０が形成される。平坦化工程はマスクパターン５０が露出される時まで進行する。
図１８を参照すれば、図１１乃至図１５を参照して前述した本発明の実施形態に係る半導体素子の製造方法と同一であるか、或いは類似の工程を進行して、半導体基板１００の下面１００ｃ上に再配線４３０を覆う保護膜５００及び再配線４３０に接続される外部端子６３０を形成する。
図１９を参照すれば、最後にキャリヤ９０を除去すると、半導体素子１０ａが完成する。図１の半導体素子１０と同一であるか、或いは類似に、半導体素子１０ａの酸化膜４４０は約５０ｎｍ乃至２００ｎｍ、好ましくは約１００ｎｍの厚さＴを有する。断面視において、酸化膜４４０は再配線４３０の下面を覆うライン形状を有し、そしてバリア膜４１０は再配線４３０の上面と側面を覆うブラケット形状を有する。
以上の発明の詳細な説明は開示された実施状態には、本発明を限定する意図がなく、本発明の要旨を逸脱しない範囲内で多様な他の組合せ、変更及び環境下において使用できる。添付された請求の範囲は他の実施状態も含むと解釈されなければならない。
１ 半導体パッケージ
１０ 半導体素子
２０ 電気的装置
２３ 外部端子
３０ ソルダボール
４０ モールド膜
５０ マスクパターン
５５ グルーブ
６０ 犠牲膜
７０ マスクパターン
９０ キャリヤ
１００ 半導体基板
１００ａ、１００ｂ （半導体基板の）上面、下面
２００ 貫通電極
２１０ バリア膜
２２０ ビア絶縁膜
３１０ 第１下部絶縁膜
３２０ 第２下部絶縁膜
４１０ バリア膜
４２０ シード膜
４３０、４３０ａ 再配線、金属膜
４４０ 酸化膜
５００ 保護膜
５５０ 開口部
６１０ バリア膜
６２０ シード膜
６３０ 外部端子
６４０ キャッピング膜
７１０ 素子分離膜
７２０ フォトダイオード
７３０ ストレージノード
７４０ 金属配線構造
７４２ ビア
７４４ 金属配線
７４６ 絶縁膜
７５０ 上部絶縁膜
７６０ カラーフィルタ
７７０ マイクロレンズ

Claims (22)

  1. 上面とその反対面である下面とを有する半導体基板、前記半導体基板の前記上面上のカラーフィルタ、及び前記半導体基板の前記上面上のマイクロレンズを含むベース構造体を提供する段階と、
    前記半導体基板の前記下面上に再配線を形成する段階と、
    前記半導体基板の前記下面上に前記再配線を覆う保護膜を形成する段階と、を含み、
    前記再配線上に酸化膜を自発的に形成し、前記カラーフィルタと前記マイクロレンズとの何れにも熱的損傷が加わらない温度下で前記再配線と前記保護膜との間に酸化膜が成長し、
    前記酸化膜の成長は、半導体素子の製造が終了する時に、前記酸化膜の厚さが５０ｎｍ乃至２００ｎｍに、好ましくは１００ｎｍになるように、前記酸化膜が前記保護膜を形成した後に遂行される工程の中で自発的に成長する、ことを特徴とする半導体素子の製造方法。
  2. 前記保護膜は、酸素を含む物質で形成され、前記保護膜内の酸素と前記再配線の物質の構成成分が反応して自然に前記酸化膜が形成される、ことを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記温度は、２５０℃以下である、ことを特徴とする請求項１に記載の半導体素子の製造方法。
  4. 前記再配線を形成する段階は、
    前記半導体基板の前記下面上にマスクパターンを形成し、
    前記半導体基板の前記下面に形成された前記マスクパターンによって露出された前記半導体基板の前記下面上にバリア膜とシード膜とを順に形成する段階と、
    前記シード膜を利用して鍍金工程を通じて金属膜を鍍金する段階と、を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  5. 前記ベース構造体は、前記半導体基板を貫通し、前記半導体基板の前記下面を通じて露出された貫通電極を含み、
    前記バリア膜は、前記貫通電極と接続するように形成される、ことを特徴とする請求項４に記載の半導体素子の製造方法。
  6. 前記再配線は、前記半導体基板の前記下面に対向する前記再配線の上面、前記半導体基板と対向する前記再配線の下面、及び前記再配線の側面を有し、
    前記バリア膜は、前記再配線の前記上面を覆い、
    前記酸化膜は、前記再配線の前記下面及び前記再配線の前記側面を覆う、ことを特徴とする請求項４に記載の半導体素子の製造方法。
  7. 前記保護膜を形成する段階は、
    前記再配線によって覆われていない前記半導体基板の前記下面上にポリベンゾオキサゾール（ＰＢＯ）を含む絶縁膜を形成する段階を含む、ことを特徴とする請求項１に記載の半導体素子の製造方法。
  8. 活性面とその反対面である非活性面とを有する半導体基板、前記活性面上のカラーフィルタ、及び前記活性面上のマイクロレンズを含むベース構造体を提供する段階と、
    前記半導体基板の前記非活性面上に再配線金属膜を形成する段階と、
    前記半導体基板の前記非活性面上に前記再配線金属膜を覆う有機絶縁膜を形成する段階と、
    前記再配線金属膜と前記有機絶縁膜との間に金属酸化膜を成長させる段階と、を含み、
    前記金属酸化膜は、前記カラーフィルタ及び前記マイクロレンズに対する熱的損傷を回避するように規定された温度範囲内で前記有機絶縁膜を形成した後に遂行される工程の中で５０ｎｍ乃至２００ｎｍ、好ましくは１００ｎｍの厚さに成長する、ことを特徴とする半導体素子の製造方法。
  9. 前記金属酸化膜は、前記再配線金属膜と前記有機絶縁膜との間で自発的反応によって形成する、ことを特徴とする請求項８に記載の半導体素子の製造方法。
  10. 前記温度は、２５０℃の最大温度範囲を有する、ことを特徴とする請求項８に記載の半導体素子の製造方法。
  11. 前記ベース構造体を提供することは、
    前記半導体基板を貫通する貫通電極を形成し、
    前記半導体基板を薄型化して前記非活性面を露出させることを含み、
    前記貫通電極は、前記半導体基板の前記非活性面に露出される、ことを特徴とする請求項８に記載の半導体素子の製造方法。
  12. 前記再配線金属膜を形成することは、
    前記半導体基板の前記非活性面上に前記貫通電極を露出させるグルーブを有するマスクパターンを形成し、
    前記半導体基板の前記非活性面上に前記貫通電極と接続するバリア膜を形成し、
    前記バリア膜上にシード膜を形成し、
    前記シード膜を利用する鍍金で前記グルーブ内に銅（Ｃｕ）を含む金属膜を形成することを含む、ことを特徴とする請求項１１に記載の半導体素子の製造方法。
  13. 前記有機絶縁膜を形成することは、
    銅（Ｃｕ）上にポリベンゾオキサゾール（ＰＢＯ）を提供し、
    前記ポリベンゾオキサゾール（ＰＢＯ）を硬化することを
    含む、ことを特徴とする請求項１２に記載の半導体素子の製造方法。
  14. 前記ベース構造体を提供することは、前記半導体基板の前記活性面上に金属配線構造を形成することを含み、前記カラーフィルタと前記マイクロレンズとは、前記金属配線構造上に積層され、
    前記有機絶縁膜を通じて前記再配線金属膜で延長される外部端子を形成することをさらに含む、ことを特徴とする請求項８に記載の半導体素子の製造方法。
  15. 活性面と非活性面を有する半導体基板、及び前記非活性面に至らない貫通電極を含むベース構造体を提供する段階と、
    前記半導体基板の前記非活性面をリセスして前記貫通電極を露出する段階と、
    前記半導体基板の前記非活性面上に前記貫通電極と電気的に連結される再配線を形成する段階と、
    前記再配線を覆う有機保護膜を形成する段階と、を含み、
    ２５０℃以下の温度で、前記再配線と前記有機保護膜との間に５０ｎｍ乃至２００ｎｍ厚さに自然金属酸化膜を成長させる、ことを特徴とする再配線の形成方法。
  16. 前記再配線は、銅（Ｃｕ）を含み、前記有機保護膜は、ポリベンゾオキサゾール（ＰＢＯ）を含む、ことを特徴とする請求項１５に記載の再配線の形成方法。
  17. 前記半導体基板の前記非活性面をリセスすることは、
    前記半導体基板の前記活性面上にキャリヤを付着し、
    前記キャリヤが付着された前記半導体基板をグラインディングすることを
    含む、ことを特徴とする請求項１５に記載の再配線の形成方法。
  18. 前記非活性面がリセスされた後に、前記半導体基板の前記非活性面上に前記貫通電極を覆う絶縁膜を形成する段階と、
    前記貫通電極が前記絶縁膜の表面に露出されるように平坦化された構造を形成するために前記絶縁膜を平坦化する段階と、をさらに含み、
    前記再配線は、前記平坦化された構造の前記貫通電極に電気的に連結される、ことを特徴とする請求項１５に記載の再配線の形成方法。
  19. 前記再配線を形成する段階は、
    前記平坦化された絶縁膜の表面に現れる前記貫通電極を露出させるグルーブを含むマスクパターンを前記絶縁膜の前記表面上に形成する段階と、
    前記マスクパターンを含む結果構造物上にバリア膜とシード膜とを順に形成する段階と、
    前記シード膜を利用して鍍金工程を遂行して前記グルーブ内に銅を含む金属膜を形成する段階と、を含むことを特徴とする請求項１８に記載の再配線の形成方法。
  20. 前記有機保護膜が形成された後、前記自然金属酸化膜は１０時間の間１００ｎｍ厚さに形成される、ことを特徴とする請求項１５に記載の再配線の形成方法。
  21. 相互に対向する上面と下面とを有する半導体基板、前記下面に露出されたビア、前記半導体基板の上面上のカラーフィルタ、及び前記半導体基板の上面上のマイクロレンズを含むベース構造体を提供する段階と、
    前記半導体基板の下面に沿って延長され前記ビアに接続される金属再配線を形成する段階と、
    前記金属再配線を覆う保護膜を形成する段階と、
    前記カラーフィルタ及び前記マイクロレンズの各々の許容温度より低い温度範囲のプロセスを遂行して製造を完了する段階と、を含み、
    前記温度範囲下で前記金属再配線と前記保護膜との間に、前記プロセスの終了時に酸化膜が５０ｎｍ乃至２００ｎｍ厚さに形成される、ことを特徴とする半導体素子の形成方法。
  22. 前記再配線を形成する段階は、
    前記ビアを露出させるグルーブを含むマスクを前記ベース構造体の下面上に形成する段階と、
    前記マスクを含む結果構造物上にバリア膜及びシード膜を順次的に形成する段階と、
    前記シード膜を利用して鍍金工程を遂行して前記グルーブ内に金属膜を形成することを含む、ことを特徴とする請求項２１に記載の半導体素子の形成方法。

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