JP6696751B2 - 連続注入および熱処理によってGaNを主成分とする半導体層中のドーパントの活性化を行うための方法 - Google Patents

連続注入および熱処理によってGaNを主成分とする半導体層中のドーパントの活性化を行うための方法 Download PDF

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Description

本発明は、半導体層中のドーパントの活性化を行うための方法に関する。
イオン注入は、半導体をドープするために一般的に使用される。GaN層における、たとえば、Siイオンの注入によって行われるnドーピング(電子過剰)の場合、電流法によって得られる活性化比率は、100%に近い。
一方、GaNなどの半導体においてpドーピング(ホール過剰)を行うために、公知の方法によっては、特に、ドーパント不純物がMg原子、またはP原子とMg原子の混合物の場合は、そのような良好な結果を得ることができない。
活性化比率がそれほどよくない理由の1つは、マグネシウムとガリウムの原子半径が大きく異なるということである(一方が1.36Åに対してもう一方が1.26Å)。したがって、マグネシウム原子の場合、ドーピング法の実施中にマグネシウム原子を置換位置に配置するのが困難である。この結果、この種のドーパントを活性化するのが特に困難になり、注入されるドーズ量が大きくなければならず、活性化熱処理が高温で長期間行われなければならない。
また、ドープされていないGaNは、結果として生じる残留n型ドーピングを示すことが証明されている。加えて、H、OまたはSi原子による汚染も、エピタキシー法および/または行われる可能性がある次工程のステップのために起きる。結果的に、n型ドーパント濃度は、一般に約1013〜1018原子/cmである。したがって、nドーピングを補償し、pドープされた材料を得るためには高いドーズ量のp型ドーパント種が使用されなければならない。しかしながら、注入されるドーズ量は、一般に5.1015原子/cmを上回ることができず、さもなければ、半導体は、完全に非晶質になる。
イオン注入の後、半導体の結晶品質を回復し、ドーパントを活性化するために、従来熱処理が行われる。ドーパントが有機金属気相エピタキシー(MOCVD)によって投入された場合は、活性化アニールも使用されることがある。
最初の方法は、標準熱処理(炉アニール)を行うことにあってもよい。熱処理の温度が850℃よりも低い場合、ドーパントは、半導体中へ拡散することができ、蒸発による半導体の棄損が抑えられる。しかしながら、熱処理温度が低すぎ、および/または工業的に適用可能な熱処理が行われ得る時間が短すぎると、ドーパント活性化比率は非常に低い状態にとどまる。
850℃を超える温度での熱処理は、結果としてGaNを主成分とする半導体を棄損することになる。したがって、半導体が損傷を受けるのを防ぐために保護キャップ層が堆積させられる必要がある。一般に、使用されるキャップ層は、AlN、SiO、またはSiによって形成された基材から作られる。その場合、炉アニール(FA)または急速熱アニール(RTA)および急速熱処理(RTP)が行われることがある。キャップ層の品質が十分で、GaNが堆積させられる基板がシリコンから作られている場合は、熱処理が行われるときに印加される温度は、1000〜1300℃に備えられてもよい。半導体がサファイア・ブロックに堆積させられる場合は、熱処理は、最大1600℃まで広がる温度範囲にわたって行われてもよい。
また、熱処理を、最大15kbarとなることができる高圧の印加と管理された雰囲気、たとえば、窒素を主成分とする雰囲気とを組み合わせることが可能である。この場合、キャップ層の堆積は、必要ではない。このドーパント活性化方法は、出版物「Annealing of GaN under high pressure of nitrogen」(S.Porowskiら、2002年、Journal of Physics:Condensed Matter、Vol 14)に記載されている。
これらの方法は、850℃を超える温度でのGaN層の不安定性を回避する代替案であるが、あまり説得力のある結果を示さず、または使用される装置の特殊性のためにはるかに高価である。
したがって、GaN表面がキャップ層によって全体的に被覆されている。この層の性質、品質、および厚さは、活性化「熱バジェット」、すなわち、熱処理中に印加され得る温度およびこの処理の期間を規定する。解決策によって、この熱バジェットを増加させてドーパント活性化比率を増加させることができた。しかしながら、ある時間、高温の熱処理を適用することによって、ドーパント不純物の深部拡散などの他の問題が生じ、これによって注入されたドーパントのドーズ量の損失、および濃度プロファイルの変形が生じる。別の欠点は、n型ドーパント種(Si、O、C)または汚染物質(H)によるGaN層の汚染である。
図1の曲線プロットは、シリコン基板に堆積させられたGaNを主成分とする半導体中の注入されたMgのドーパント不純物の濃度を表わすSIMS分析を示す。注入は、200keVのエネルギーを有するイオンビームによって行われている。2つのプロットは、1100℃での標準熱処理FAの前(プロットA)、およびそのFAの後(プロットB)のGaN中の濃度プロファイルを示す。熱処理の前に(プロットA)、Mgの濃度は、0.1〜0.3μmに備えられる深さで最大であり、次いで、より大きな深さに対して大幅に減少する。1100℃の熱処理の後に(プロットB)、Mgの濃度ピークは、半導体の表面で観察され、これに続いて大幅な濃度減少、0.15〜0.25μmに備えられる深さに対して濃度の平坦域、次いで、より大きな深さに対して減少が観察される。ドーパント濃度プロファイルは、極めて不均質であり、ドーズ量の損失が大きい。熱処理の過程で、初期のドーズ量と比較して、ドーズ量は、2つに分割されている。
「Annealing of GaN under high pressure of nitrogen」(S.Porowskiら、2002年、Journal of Physics:Condensed Matter、Vol 14)
本発明の目的は、工業規模で実施され得るように、効率的で安価な、GaNを主成分とする半導体中のn型またはp型ドーパントの活性化方法を実施することにある。
この目的のために、本方法は、下記のステップ、すなわち、
GaNを主成分とする半導体材料層を備える基板を用意することと、
少なくとも2回、下記の連続したステップ、すなわち、
半導体材料層に電気的なドーパント不純物を注入すること、および
半導体材料層中の電気的なドーパント不純物を活性化するように熱処理を行い、熱処理が行われるときにキャップ層が半導体材料層を被覆すること、を行うことと、を備え、
電気的なドーパント不純物の2つの注入ステップが熱処理ステップによって分離されている。
一実施形態によると、キャップ層が、各熱処理のうちの少なくとも1つの熱処理の後に除去されてもよく、次いで、次の熱処理の前に再び半導体材料層に堆積させられてもよい。この場合、キャップ層は、5〜500nm、有利には5〜100nm、好ましくは5〜40nmに備えられてもよい。
代替のやり方では、キャップ層は、いくつかの連続した熱処理に使用され、その厚さは、5〜500nm、有利には5〜150nm、好ましくは80〜120nmに備えられてもよい。
キャップ層の材料は、SiO、Si、およびAlNから選ばれてもよい。
さらに、それぞれの注入ステップにおいて、注入される全ドーズ量の10%を超える中間のドーズ量が半導体材料層に注入されてもよく、電気的なドーパント不純物は、以前の注入ステップが行われたときに得られたものとは異なる深さに注入されてもよい。
一実施形態によると、熱処理ステップの少なくとも1つは、1〜7時間の持続時間、1100℃〜1300℃に備えられる温度で、雰囲気アニールによって行われてもよい。また、熱処理ステップの少なくとも1つは、15kbar未満の圧力の管理された雰囲気で、1〜20分の持続時間、1000℃〜1600℃に備えられる温度で行われてもよい。また、熱処理ステップの少なくとも1つは、異なる持続時間および温度の少なくとも2つのアニールの組合せであってもよい。
pドーピングの場合、電気的なドーパント不純物は、Mg、P、N、Ca、ZnまたはCから選ばれてもよい。必要とされるドーピングがn型である場合、電気的なドーパント不純物は、Si、Be、Ge、またはOから選ばれてもよい。
他の利点および特徴は、単に非限定的な例示目的のために与えられる、添付された図面に表わされた本発明の特定の実施形態に関する以下の説明から明確にわかるであろう。
最新技術で示される、1100℃の標準炉アニール熱処理前後のGaNを主成分とする半導体中のMgタイプ・ドーパント注入プロファイルを示す図である。 ドーピング法の実施形態の概略図である。 ドーピング法の実施形態の概略図である。 ドーピング法の実施形態の概略図である。 ドーピング法の実施形態の概略図である。 ドーピング法の実施形態の概略図である。 ドーピング法の実施形態の概略図である。 異なる熱処理温度に対して、従来技術の方法の実施後の、および本方法の実施後のGaNを主成分とする半導体中のMg型ドーパントの注入プロファイルを示す図である。
ドーパント活性化方法は、たとえば、シリコン、サファイア、Al、またはSiCから作られた支持体1a、およびGaNを主成分とする半導体材料層1bを有利に備える基板1から実施される(図2参照)。代替のやり方では、基板1は、バルクGaNから作られてもよい。
基板1がバルクGaNブロックの場合は、基板1の前面に堆積させられたものと有利には同一のキャップ層で裏面を被覆することが可能であり、これについては以下に記載される。基板1の前面は、ドーパント不純物のビームによって衝突が行われる面であるとして、および裏面は、前面の反対側の面であるとしてここでは規定される。
支持体1aがシリコンから作られている場合、基板1の作製は、たとえば、RCA洗浄などの、支持体1aの第1の洗浄ステップを備えることができる。
次いで、半導体材料層1bが、エピタキシャル成長による特定の実施形態によって支持体1a上に直接作製されてもよい。支持体1aの材料は、半導体材料層1bが整合のとれたやり方で成長するために、半導体材料層1bと同様の格子定数を有するように注意深く選ばれなければならない。半導体材料層1bの品質を改善するために、少なくとも1μmの厚さを有するAlGaNを主成分とする材料によって形成された中間層が、層1bのエピタキシャル成長の前に支持体1a上に堆積させられてもよい(実施形態は示されていない)。たとえば、サファイアから作られた支持体1aに対して、GaNを主成分とする半導体材料層1bが、半導体材料層1bがサファイアから作られている場合は、支持体1a上に直接堆積させられてもよい。一方、支持体がシリコンから作られている場合は、AlGaNを主成分とするバッファ層が堆積させられることが適切である。
AlGaNを主成分とする材料によって意味されるのは、0〜50%のGa原子、ならびにAlおよびN原子に対する少なくとも50%の累積原子を備える材料であると理解されたい。したがって、AlGaNを主成分とする材料は、AlNであってもよい。
半導体材料層1bの作製が完了すると、半導体材料層1bは、5nm〜10μm、好ましく500nm〜1.5μmに備えられる、理想的には1μmに等しい厚さを有利には有することができる。
別の代替の実施形態によると、半導体材料層1bは、トランスファ技法、たとえば、イオン注入によって脆弱化領域を生成するスマート・カットなどによってシリコン支持体1a上に作られてもよい。
この段落で、半導体材料層1bの堆積が行われるときに、第1の注入ステップを行うこと、またはエピタキシーによってドーパント種を直接注入することが想定されてもよい(実施形態は図示されていない)。
半導体材料層がnドープされるように意図されている場合は、Si型ドーパントが層1bに注入されてもよい。代替のやり方では、Si型不純物の代わりに、(イオンまたは中性の)Be、Ge、Oなどの他の種を注入することが想定されてもよい。
pドーピングを行うために、単独で、または(イオンまたは中性の)PもしくはN種と共に注入される(イオンまたは中性の)Mg種などの電気的なドーパント不純物3が半導体材料層1bに注入されてもよい。別の選択肢は、(イオンまたは中性の)Ca、ZnまたはCドーパント種を注入することであってもよい。
基板1は、さらに先でわかるように、ドーパント不純物注入および高温熱処理ステップに少なくとも2度さらされるように意図されている。注入されるドーパントの量は、いくつかの連続した注入ステップに分割される。2つの注入ステップは、アニール・ステップによって分離される。このように、アニール・ステップは、以前の注入によって生成された欠陥を少なくとも部分的に治す。
約850℃を上回る温度では、GaNを主成分とする半導体材料層1bは、アニールが行われるときに、かなり棄損される。したがって、高温で基板1の熱処理を行うためにキャップ層2が有利に堆積させられ、同時にこのキャップ層2によって半導体層1bの表面の棄損を大きく抑える(図3参照)。
第1の実施形態によると、本方法は、半導体材料層1b中の第1の注入ステップ(図4参照)の前または後に、およびドーパント不純物の活性化のための第1の熱処理ステップ(図5参照)の前に行われるキャップ層2の形成ステップ(図3参照)を備えることができる。次いで、新しい注入ステップ(図6参照)および熱処理ステップ(図7参照)が連続したやり方で行われる。
連続した熱処理ステップが行われるときにキャップ層2が密度の高い保護バリアを形成するように、キャップ層2の厚さは、5〜500nm、有利には5〜150nm、好ましくは80〜120nmに備えられてもよい。従来技術のデバイスと比較して、ドーパント種のドーズ量損失が抑えられ、ドーパント不純物活性化比率が改善される。
代替の実施形態によると、本方法は、キャップ層2の堆積ステップ、注入ステップ、ドーパントを活性化するように意図された熱処理ステップ、およびキャップ層2の除去ステップを連続して備えることができる。次いで、これらのステップが新しい注入を行うために繰り返される。
キャップ層2の使用は、ドーパント種のドーズ量損失を抑えると共に半導体層1bが受ける熱活性化バジェットを増加させる。より高温で、したがって、より短い期間にわたって行われる熱処理が想定されてもよく、それによって本方法をより短い時間で実施することが可能となる。ドーパント不純物3の活性化比率も改善される。
別の実施形態によると、キャップ層2の形成ステップおよび注入ステップは、今述べた実施形態に対して逆にされてもよい。したがって、本方法は、注入ステップ、キャップ層2の形成ステップ、熱処理ステップ、およびキャップ層2の除去ステップを連続して備えることができる。次いで、これらのステップは、注入半導体材料層1bに再び注入するために繰り返される。
前の実施形態に関しては、各熱処理ステップの前に新しいキャップ層2が堆積させられることによって、いかなる棄損の危険性もなしに、半導体層が受ける熱バジェットを、したがって半導体材料層1b中のドーパントの活性化比率を増加させることができる。
キャップ層2が熱処理の後に除去されるときに、必要とされる場合は、半導体材料層の表面が洗浄されてもよい。可能性のある作業モードは、60℃でNHOH/HO(1:1)の混合物を用いた脱酸によって洗浄を行うことであってもよい。代替のやり方では、第1のキャップ層の洗浄は、その材料に適したその他の表面処理化学作用によって行われてもよい。
キャップ層2が各熱処理の完了時に除去されるとき、キャップ層は、ドーパント3の活性化工程全体にわたってキャップ層の厚さが維持される実施形態の場合ほどには厚くなくてもよい。第1の実施形態と等価な結果を得るために、堆積させられた各キャップ層2は、5〜500nm、有利には5〜100nm、好ましくは5〜40nmに備えられる厚さを有することができる。
今述べた3つの実施形態は、組み合わされてもよい。たとえば、第1のキャップ層2が、第1の注入ステップの前に堆積させられてもよく、第2のキャップ層が、第2の注入ステップの後に堆積させられてもよい。その場合、ドーパント活性化工程が完了するまで、第2のキャップ層が維持されてもよい。
nドープされた半導体層1bを作製するために、キャップ層2は、有利にはシリコンを主成分として作られてもよい。その場合、材料は、SiOまたはSiであってもよい。また、キャップ層2は、アモルファス・シリコンから作られてもよいが、本実施形態は、それほど有利ではない。このようにして熱処理が行われるとき、Si原子は、nドーピングを促進するように半導体材料層1bの方向に拡散することができる。
シリコンを主成分とするキャップ層2は、150〜800℃、有利には700〜800℃に備えられる温度で低圧化学気相堆積(LPCVD)またはPECVDによって作製されてもよい。
本方法がpドープされた半導体を作製するために実施される場合、キャップ層2の材料は、有利にはAlNから作られてもよい。その場合、キャップ層は、シリコンまたは酸素分子による半導体層1bの汚染を防ぎ、熱処理が行われるとき、半導体材料層1bの窒素分子の蒸発を防ぐための効率的なバリアを形成する。
AlNから作られたキャップ層2は、たとえば、半導体材料層1bのエピタキシャル成長に使用されるものと同一の装置においてMOCVDによって堆積させられてもよい。堆積は、半導体材料の核形成温度、または低温で行われてもよい。代替のやり方では、キャップ層の堆積は、物理的気相堆積(PVD)によって行われてもよい。
また、AlNキャップ層2の堆積は、半導体材料層1bのnドーピングに対して想定されてもよい。nドーピングに対しては、AlN層は、層1bに直接、またはシリコンを主成分とする層の堆積の後に堆積させられてもよい。
代替のやり方では、半導体材料層1b上にキャップ層2を形成するために、AlN、MgまたはMgOの連続した堆積を行い、次いで再びAlNの堆積を行うことが可能である。
半導体材料層1b全体で高品質のドーピングを得るためには、3〜5回の連続注入が十分であるように思われる。5回を超える注入が行われる場合、本方法の実施コストは、半導体層のドーピングの改良と比較して非常に高くなり、極めて特殊な技術的用途のために留保されるように思われる。
3回または4回の連続注入を備えるドーピング法によって、高品質のドーピングを手頃なコストで得ることができ、したがってこの方法は、工業規模で実施され得る。
好ましいやり方では、半導体材料層1bに注入される全ドーズ量Dは、1015〜1016原子/cmに備えられてもよく、それぞれの注入ステップで注入される中間のドーズ量Dは、全ドーズ量Dの10%よりも多い。中間のドーズ量Dは、注入される全ドーズ量Dの25〜40%に備えられるのが有利である。
それぞれの注入ステップにおいて、注入深さZ、すなわちドーパント不純物3の濃度のピークが半導体材料1b中に位置する深さは、ドーパント不純物3のより均質な分布を得るために有利には異なっていてもよい。本方法は、少なくとも2つの注入ステップを備えるため、ドーパント不純物3の注入は、少なくとも2つの異なる注入深さZで行われる。
一実施形態によると、電気的なドーパント不純物3は、それぞれの新しい注入ステップにおいてますます深く注入されてもよい(実施形態は示されていない)。
逆に、電気的なドーパント不純物3は、半導体材料層1bに連続的にますます浅く注入されてもよい。このため、方法は、それぞれの新しい注入ステップにおいて注入エネルギーを低減することにある。この特に有利な実施形態が図4〜7に示されている。
図示された方法では、全ドーズ量のうちの中間のドーズ量Dに相当するドーパント不純物3の第1のドーズ量が半導体材料層1bに注入される(図4参照)。
ドーパント不純物3の注入は、半導体母材中に結晶粒界または空格子点などの構造的な欠陥4を生成する。これらの欠陥4は、半導体の電気的な品質を大きく制限し、少なくとも部分的に、修復されなければならない。
半導体材料層1bにもたらされた欠陥4を修復するために、およびドーパント3を活性化するために、熱処理が行われる(図5参照)。
熱処理は、たとえば、1〜7時間に備えられる期間、1100〜1300℃に備えられる温度でアニールすることにあってもよい。
熱処理の後、活性化されたドーパント3は、注入された領域において数が多くなり、構造的な欠陥4は、数が少なくなる。
熱処理によって、半導体材料層1bの結晶格子の品質を回復し、その表面状態を再確立することができる。その場合、半導体の機械的および構造的な特性は、ドーパント不純物の注入を受けていない半導体の特性と同様である。
連続したやり方でドーパント不純物3を注入し、それぞれの注入ステップの完了時に熱処理を行うことによって、活性化されるドーパント不純物3のドーズ量がより高くなるため、より効果的な方法を得ることができる。また、このドーピング法は、熱処理によって半導体1bの結晶格子が再構築することができるため、それほど侵襲的(invasive)ではない。
その場合、第2のイオン注入は、第1の注入に使用されたものとは有利には異なるエネルギーで、および有利にはより少ないドーズ量Dで行われてもよい。図6に示されている例では、第2の注入が行われるとき、ドーパント3は、半導体材料層1bにそれほど深く注入されていない。第1の注入ステップと同様に、注入されたドーパントは、半導体母材に欠陥4を生成する。
したがって、この第2の注入に続いて、半導体材料1bに対する良好な電気的な品質を保証するために、半導体材料1bの結晶品質を回復すると共にドーパント不純物3を活性化することが意図された第2の熱処理(図7参照)が行われる。
注入および熱処理のステップのこれらの2つの繰り返しに続いて、図示されていない他の注入および熱処理のステップが行われてもよい。
本方法の実施態様の一例は、シリコン基板1aに堆積させられた1μmの厚さを有するGaNから作られた半導体層1bに関わる。その場合、半導体層1bを保護するために、100nmのSiOから作られたキャップ層2が半導体層1bに堆積させられる。キャップ層2の堆積は、有利には700〜800℃に備えられる温度でLPCVDによって行われてもよい。
次いで、pドーピングが、注入される全ドーズ量が3*1015原子/cmであるMgイオンを用いて、周囲温度で行われる。第1のイオン注入ステップでは、全ドーズ量の2/3が200KeVに等しいエネルギーで注入される。
次いで、標準炉アニール熱処理が1100℃の温度に置かれた基板に対して4〜6時間行われる。熱処理によって、ドーパント不純物3を注入領域で活性化し、注入ステップ中に半導体層1b中に生成された欠陥4を部分的に修復することができる。
次いで、全体の必要とされるドーズ量の1/6、すなわち0.5*1015原子/cmを注入するために、第2のイオン注入が行われる。ドーパント不純物3は、半導体層1bの表面に近い領域に位置するように100KeVのエネルギーで注入される。
次いで、第2の注入によって生成された欠陥4を修復し、ドーパント不純物3を活性化するように、第1の熱処理と同様の第2の熱処理が行われる。
最後に、全体の必要とされるドーズ量の残りの1/6、すなわち0.5*1015原子/cmを注入するために、第3の注入が実施される。ドーパント不純物3は、半導体層1bの表面により近く位置するように、より低いエネルギー、たとえば、50KeVで有利には注入される。次いで、第3の注入ステップ中に注入されたドーパント3を活性化するために、最初の2つと同様の第3の熱処理が行われる。また、これによって、半導体母材1b中に生成された欠陥の一部を修復することができる。
図8の曲線プロットは、今述べた例によるGaN層のpドーピング法から得られた注入プロファイルを示す。プロットAは、1100℃で6時間の標準炉アニールを受けた基板に対して得られており、プロットBは、1200℃で10分間の標準炉アニールを受けた基板に対して得られている。比較する目的で、プロットCは、前に述べた従来技術の方法(図1参照)による基板の注入プロファイルに相当する。
連続注入および熱処理を行うことによって、半導体母材中のドーパント濃度の均質性が改善されることが、図8で明確にわかる。
さらに、得られた濃度プロファイルは、熱処理の実施の差、すなわちプロットAに対しては1100℃、6時間、およびプロットBに対しては1200℃、10分にもかかわらず類似している。したがって、これらの熱処理温度を分け隔てなく使用することが可能である。
また、SiOキャップ層の使用が半導体材料層1b中のpドーピングの品質に害を与えないことは注目に値する。しかしながら、これは、熱処理が行われるとき、SiOから作られたキャップ層がSi原子を放出し、したがって、母材のnドーピングの一因となるため直観に反している(counter−intuitive)。
従来技術の方法によりドープされた基板に関しては、ある量のドーパント不純物3が半導体層1bの表面へ移動する。しかしながら、濃度のくぼみは、本実施方法によって消滅し、熱処理の前に存在していた濃度の平坦域が、熱処理の後にも依然として存在する。したがって、上記の方法が実施される場合は、イオンビームによって注入されたドーパント種のドーズ量の損失は、2分の1になる。
今述べた例の代替として、窒素を含有する雰囲気で、および高圧(15kbar未満)でアニールを行うことが可能である。
管理された雰囲気および高圧を維持しながら、より高温で、より短い期間、たとえば、1200℃で1〜20分、または1300℃で1〜10分熱処理が行われてもよい。
半導体材料層1bが、シリコン支持体の代わりにサファイア支持体1a上に堆積させられる場合、最大1600℃の温度で熱処理を行うことが可能である。
標準炉アニールではなく、管理された窒素雰囲気でRTA/RTPタイプの熱処理を行うか、またはそれぞれのドーパント不純物注入ステップの後にそれらを互いに組み合わせることが最終的に可能である。RTA/RTPアニールに使用される温度範囲は、標準炉アニールに使用されるものと同様である。
また、ドーパント不純物の注入温度を修正することによって注入条件を修正することが可能である。注入温度は、15〜700℃に備えられてもよく、好ましくは500℃に等しくてもよい。この温度範囲内にとどまることによって、GaNの表面が棄損される、および窒素放出が観察される温度範囲に入ることを回避することが可能であり、これらの現象は、半導体材料層1bがイオン衝撃にさらされるためなおさら起こる可能性が高い。したがって、この温度範囲は、注入中の母材へのドーパント不純物3の挿入と共に、結晶格子の形態での母材の再組織化を促進する。
それぞれのイオン注入ステップにおいて単調なやり方で注入エネルギーを低減させる代わりに、ドーパント不純物3をますます深く注入するように単調なやり方で注入エネルギーを増加させることが可能である。
GaNを主成分とする半導体をドープする本方法によって、nまたはpのドーパント不純物の特に高い活性化比率を得ることができ、従来技術の方法と比較して母材中のドーパント不純物のより均質な分布を提供する。
nドープされた、またはpドープされたGaN構造の形成は、高電子移動度のトランジスタ、ショットキーダイオード、およびLEDなどの光電子部品を生成するのに特に有用である。

Claims (11)

  1. 下記のステップ、すなわち、
    GaNを主成分とする半導体材料層(1b)を備える基板(1)を用意することと、
    3回から5回の連続的な注入ステップにより、前記GaNを主成分とする半導体層に電気的なドーパント不純物(3)の全ドーズ量を注入し、それぞれの注入ステップは、前記電気的なドーパント不純物(3)を、前記全ドーズ量の10%を超える中間のドーズ量で注入することと、
    前記GaNを主成分とする半導体材料層(1b)中の前記電気的なドーパント不純物(3)を活性化するように複数回の熱処理を行い、各々の熱処理が行われるときにキャップ層(2)が前記GaNを主成分とする半導体材料層(1b)を被覆すること、を行うことと
    を備えるGaNを主成分とする半導体層中のn型またはp型ドーパントの活性化を行うための方法であって、
    電気的なドーパント不純物(3)の2つの連続的な注入ステップが熱処理ステップによって分離されており、前記熱処理ステップの少なくとも一つが、1時間から7時間の範囲で、1100℃から1300℃の範囲に備えられる温度で、大気圧で行われる、方法。
  2. 前記キャップ層(2)が前記熱処理のうちの少なくとも1つの熱処理の後に除去され、次いで第2のキャップ層(2)が次の熱処理の前に前記半導体材料層上に堆積させられる、請求項1に記載のドーパント活性化方法。
  3. 前記キャップ層(2)および/または前記第2のキャップ層(2)の厚さが、5から500nmの範囲に備えられる、請求項2に記載のドーパント活性化方法。
  4. 前記キャップ層(2)および/または前記第2のキャップ層(2)が、いくつかの連続した熱処理に使用され、その厚さが、5から500nmの範囲に備えられる、請求項1に記載のドーパント活性化方法。
  5. 前記キャップ層(2)および/または前記第2のキャップ層(2)の材料が、SiO、SiまたはAlNから選ばれる、請求項1乃至4のいずれか一項に記載のドーパント活性化方法。
  6. 前記注入ステップの少なくとも1つが、15から700℃の範囲に備えられる温度で行われる、請求項1乃至のいずれか一項に記載のドーパント活性化方法。
  7. それぞれの新しい注入ステップにおいて、前記電気的なドーパント不純物(3)が、以前の注入ステップが行われたときに得られたものとは異なる深さで注入される、請求項1乃至のいずれか一項に記載のドーパント活性化方法。
  8. 前記熱処理ステップの少なくとも1つが、15kbar未満の圧力の管理された雰囲気で、1000℃から1600℃の範囲に備えられる温度で、1から20分間の範囲で行われる、請求項1乃至のいずれか一項に記載のドーパント活性化方法。
  9. 前記熱処理ステップの少なくとも1つが、異なる持続時間および温度の少なくとも2つのアニールの組合せである、請求項1乃至のいずれか一項に記載のドーパント活性化方法。
  10. 前記電気的なドーパント不純物(3)が、p型ドーピングを形成するためにMg、P、N、Ca、ZnまたはCから選ばれる、請求項1乃至のいずれか一項に記載のドーパント活性化方法。
  11. 前記電気的なドーパント不純物(3)が、n型ドーピングを形成するためにSi、Be、Ge、またはOから選ばれる、請求項1乃至のいずれか一項に記載のドーパント活性化方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6911281B2 (ja) * 2016-05-18 2021-07-28 富士電機株式会社 半導体装置の製造方法
JP6686734B2 (ja) * 2016-06-23 2020-04-22 富士電機株式会社 半導体装置の製造方法
JP6237845B1 (ja) * 2016-08-24 2017-11-29 富士電機株式会社 縦型mosfetおよび縦型mosfetの製造方法
JP2019062139A (ja) * 2017-09-28 2019-04-18 豊田合成株式会社 半導体装置の製造方法
US10991617B2 (en) 2018-05-15 2021-04-27 Applied Materials, Inc. Methods and apparatus for cleaving of semiconductor substrates
US10930506B2 (en) * 2018-06-20 2021-02-23 Lawrence Livermore National Security, Llc Gallidation assisted impurity doping
CN109473345B (zh) * 2018-11-21 2021-01-15 北京国联万众半导体科技有限公司 一种碳化硅器件的离子注入方法
JP2020155469A (ja) * 2019-03-18 2020-09-24 国立大学法人東海国立大学機構 窒化物半導体装置の製造方法
JP2020155468A (ja) * 2019-03-18 2020-09-24 国立大学法人東海国立大学機構 窒化物半導体装置の製造方法
FR3104808A1 (fr) * 2019-12-12 2021-06-18 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de réalisation d'une couche semiconductrice dopée

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57501656A (ja) * 1980-10-28 1982-09-09
US5306662A (en) 1991-11-08 1994-04-26 Nichia Chemical Industries, Ltd. Method of manufacturing P-type compound semiconductor
US5766695A (en) 1996-11-27 1998-06-16 Hughes Electronics Corporation Method for reducing surface layer defects in semiconductor materials having a volatile species
JP2000277448A (ja) * 1999-03-26 2000-10-06 Ion Kogaku Kenkyusho:Kk 結晶材料の製造方法および半導体素子
JP2006066439A (ja) * 2004-08-24 2006-03-09 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7589004B2 (en) * 2005-06-21 2009-09-15 Los Alamos National Security, Llc Method for implantation of high dopant concentrations in wide band gap materials
KR100661602B1 (ko) 2005-12-09 2006-12-26 삼성전기주식회사 수직 구조 질화갈륨계 led 소자의 제조방법
US9040398B2 (en) 2006-05-16 2015-05-26 Cree, Inc. Method of fabricating seminconductor devices including self aligned refractory contacts
JP2008135700A (ja) * 2006-11-01 2008-06-12 Furukawa Electric Co Ltd:The Iii族窒化物膜の製造方法及びiii族窒化物半導体素子
US8093597B2 (en) 2007-06-25 2012-01-10 International Rectifier Corporation In situ dopant implantation and growth of a III-nitride semiconductor body
US7994027B2 (en) 2008-05-09 2011-08-09 George Mason Intellectual Properties, Inc. Microwave heating for semiconductor nanostructure fabrication
US7977224B2 (en) 2008-12-03 2011-07-12 The United States Of America As Represented By The Secretary Of The Army Method using multiple layer annealing cap for fabricating group III-nitride semiconductor device structures and devices formed thereby
US8518808B2 (en) * 2010-09-17 2013-08-27 The United States Of America, As Represented By The Secretary Of The Navy Defects annealing and impurities activation in III-nitride compound
US20130056793A1 (en) 2011-09-07 2013-03-07 Applied Materials, Inc. Providing group v and group vi over pressure for thermal treatment of compound semiconductor thin films
US10460955B2 (en) * 2014-08-25 2019-10-29 The United States Of America As Represented By The Secretary Of The Army Methodology for annealing group III-nitride semiconductor device structures using novel weighted cover systems

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