JP6686734B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
従来、ｐ型不純物をドープした窒化ガリウム系化合物半導体上にキャップ層を設けた上でアニールすることが知られている（例えば、特許文献１および特許文献２参照）。また、キャップ層を設けずにアンモニアおよびヒドラジン系化合物の少なくともいずれか一つを含む雰囲気中においてｐ型ドーパントを注入した窒化ガリウム系半導体膜を熱処理することが知られている（例えば、特許文献３）。さらに、三族窒化物半導体にＭｇ＋イオンを注入するときに、Ｎ＋イオンを同時に注入することが知られている（例えば、特許文献４）。また、Ｍｇを注入したＧａＮを１０００℃でアニールした場合、空孔欠陥が凝集することが報告されている（非特許文献１のＦｉｇ．１０）。
［先行技術文献］
［特許文献］
［特許文献１］ 特許２５４０７９１号公報
［特許文献２］ 特開平８−１８６３３２号公報
［特許文献３］ 特開２００９−１７０６０４号公報
［特許文献４］ 特開２００２−１７６００４号公報
［非特許文献］
［非特許文献１］ Ａｋｉｒａ Ｕｅｄｏｎｏ ｅｔ ａｌ．， Ｖａｃａｎｃｙ‐ｔｙｐｅ ｄｅｆｅｃｔｓ ａｎｄ ｔｈｅｉｒ ａｎｎｅａｌｉｎｇ ｂｅｈａｖｉｏｒｓ ｉｎ Ｍｇ‐ｉｍｐｌａｎｔｅｄ ＧａＮ ｓｔｕｄｉｅｄ ｂｙ ａ ｍｏｎｏｅｎｅｒｇｅｔｉｃ ｐｏｓｉｔｒｏｎ ｂｅａｍ， Ｐｈｙｓｉｃａ Ｓｔａｔｕｓ Ｓｏｌｉｄｉ （ｂ）， ｖｏｌ．２５２， ｉｓｓｕｅ １２，ｐ．２７９４‐２８０１，Ｄｅｃｅｍｂｅｒ ２０１５
不純物をイオン注入した窒化物半導体層上に保護膜を設けてアニールする場合、窒化物半導体層の表面から外に空孔欠陥が逃げて消失することが阻害される問題がある。
本発明の第１の態様においては、窒化物半導体層を有する半導体装置の製造方法を提供する。半導体装置の製造方法は、注入段階と、第１アニール段階と、第２アニール段階とを備えてよい。注入段階においては、窒化物半導体層に不純物を注入してよい。第１アニール段階においては、窒素原子含有ガス雰囲気下において、窒化物半導体層上に保護膜を設けることなく第１温度で窒化物半導体層をアニールしてよい。第１アニール段階の後に、窒化物半導体層上に保護膜を形成してよい。保護膜を形成した後に、第２アニール段階においては、第１温度よりも高い第２温度で窒化物半導体層をアニールしてよい。
第１温度は、窒素原子含有ガス雰囲気下において、窒化物半導体層の熱分解が進行しない温度であってよい。
第１アニール段階における窒素原子含有ガスは、アンモニアガスを含んでよい。
第１アニール段階における窒素原子含有ガスは、さらに窒素ガスを含んでよい。
第１アニール段階における窒素原子含有ガスは窒素ガスを含んでよい。窒素原子含有ガス雰囲気の圧力は１ＭＰａ以上１５０ＭＰａ以下であってよい。 第１アニール段階における第１温度は、１２００℃以下であってよい。
第１アニール段階における第１温度は、８００℃以上であってよい。
第２アニール段階における第２温度は、１１００℃以上であってよい。
第１アニール段階において、窒化物半導体層を第１温度でアニールする時間は１０分以上２時間以下であってよい。
第２アニール段階において、窒化物半導体層を第２温度でアニールする時間は、１分以上１０分未満であってよい。
窒化物半導体層は窒化ガリウムであってよい。注入段階における不純物のイオン種は、マグネシウム、カルシウム、ベリリウムおよび亜鉛の一種類以上であってよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
第１実施形態におけるＭＯＳＦＥＴ１００の概要を示す図である。 第１実施形態におけるＭＯＳＦＥＴ１００の製造工程を示すフロー図である。 製造工程における段階Ｓ１０を示す図である。 製造工程における段階Ｓ２０を示す図である。 製造工程における段階Ｓ３０を示す図である。 製造工程における段階Ｓ４０を示す図である。 製造工程における段階Ｓ５０を示す図である。 製造工程における段階Ｓ６０を示す図である。 第２実施形態の製造工程における段階Ｓ３５を示す図である。 第３実施形態におけるダイオード３００の概要を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、第１実施形態におけるＭＯＳＦＥＴ１００の概要を示す図である。本例のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１００は、いわゆる縦型ＭＯＳＦＥＴである。半導体装置としてのＭＯＳＦＥＴ１００は、電流の導通および非導通をスイッチングする機能を有してよい。
本例のＭＯＳＦＥＴ１００は、ｎ＋型ＧａＮ基板１０、窒化物半導体層としてのＧａＮ層１２、ゲート絶縁膜３２、ゲート電極３４、ソース電極４４およびドレイン電極５４を有する。
ＧａＮ層１２は、ＧａＮ基板１０上に直接接して設けられる。本例のＧａＮ層１２は、ＧａＮ基板１０上に設けられたホモエピタキシャル層である。本例において、おもて面１４とは、ＧａＮ基板１０と接しないＧａＮ層１２の主面である。また、裏面１６とは、ＧａＮ層１２と接しないＧａＮ基板１０の主面である。
本例において「上」とは、ＧａＮ基板１０の裏面１６からＧａＮ層１２のおもて面１４に向かう方向を意味する。また、「下」とは、当該「上」と逆方向を意味する。「上」および「下」は、必ずしも地面に対する鉛直方向を意味しない。「上」および「下」は、層および膜等の相対的な位置関係を特定する便宜的な表現に過ぎない。
おもて面１４の少なくとも一部には、ＧａＮ層１２に不純物が注入された領域が露出してよい。本例において、不純物が注入された領域とは、おもて面１４から所定の深さ範囲に形成されたｐ型ウェル２４、ｐ＋型ウェル２６およびｎ＋型ウェル２８である。なお、ｎ型とは窒化物半導体に対するｎ型不純物を意味し、ｐ型とは窒化物半導体に対するｐ型不純物を意味する。
注入段階におけるｎ型不純物のイオン種は、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、およびＯ（酸素）の一種類以上の元素であってよい。本例においては、ｎ型不純物としてＳｉを用いる。また、注入段階におけるｐ型不純物のイオン種は、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｂｅ（ベリリウム）およびＺｎ（亜鉛）の一種類以上の元素であってよい。本例においては、ｐ型不純物としてＭｇを用いる。
ｎ型領域２２は、ＭＯＳＦＥＴ１００のドリフト層として機能する。ｐ型ウェル２４において、ゲート絶縁膜３２の直下であってｎ型領域２２とｎ＋型ウェル２８との間における部分は、チャネル形成領域２５として機能する。ｐ＋型ウェル２６は、ソース電極４４との接触抵抗を低減する機能、および、オフ時の正孔引き抜き経路を提供する機能を有する。また、ｎ＋型ウェル２８は、ソース領域として機能する。
ゲート絶縁膜３２は、少なくともｐ型ウェル２４およびｎ型領域２２の上部に直接接して設けられる。ゲート電極３４は、ゲート絶縁膜３２上に直接接して設けられる。ソース電極４４は、ｎ＋型ウェル２８およびｐ＋型ウェル２６に電気的に接続して設けられる。また、ドレイン電極５４は、ＧａＮ基板１０の裏面１６と直接接して設けられる。
ゲート端子３０、ソース端子４０およびドレイン端子５０を、それぞれ円中にＧ、ＤおよびＳを付けて示す。例えば、ドレイン電極５４が所定の高電位を有し、かつ、ソース電極４４が接地電位を有する場合に、ゲート端子３０からゲート電極３４に閾値電圧以上の電位が与えられると、チャネル形成領域２５に電荷反転層が形成され、ドレイン端子５０からソース端子４０へ電流が流れる。また、ゲート電極３４に閾値電圧よりも低い電位が与えられるとチャネル形成領域２５における電荷反転層が消滅し、電流が遮断される。
図２は、第１実施形態におけるＭＯＳＦＥＴ１００の製造工程を示すフロー図である。本例の製造工程は、段階Ｓ１０からＳ６０の順に行われる。本例の製造工程は、ＧａＮ層１２をエピタキシャル形成する段階（Ｓ１０）、ＧａＮ層１２のおもて面１４に不純物をイオン注入する段階（Ｓ２０）、第１アニール段階（Ｓ３０）、ＧａＮ層１２のおもて面１４上に保護膜１８を設ける段階（Ｓ４０）、ＧａＮ層１２を第２アニールする段階（Ｓ５０）、および、ゲート絶縁膜３２等を形成する段階（Ｓ６０）を備える。
図３Ａは、製造工程における段階Ｓ１０を示す図である。本例の段階Ｓ１０においては、有機金属成長法（ＭＯＣＶＤ）によりＧａＮ基板１０上にＧａＮ層１２をエピタキシャル形成するべく、トリメチルガリウム（Ｇａ（ＣＨ３）３）、アンモニア（ＮＨ３）およびモノシラン（ＳｉＨ４）を含む原料ガスと、窒素（Ｎ２）および水素（Ｈ２）を含む押圧ガスとをＧａＮ基板１０上に流す。モノシランのＳｉは、ＧａＮ層１２におけるｎ型不純物として機能する。
ＧａＮ基板１０は、１０７ｃｍ−２以下の貫通転位密度を有してよい。これにより、ＧａＮ層１２の欠陥低減効果が効果的に発現し得る。つまり、ＧａＮ基板１０が１０７ｃｍ−２よりも多い貫通転位密度を有する場合には、本例の欠陥低減の効果が貫通転位により相殺されるので望ましくない。ただし、ＧａＮ基板１０の貫通転位密度に関わらず、本件の製造工程によりＧａＮ層１２の欠陥を低減することができる。
なお、他の例においては、ＧａＮ基板１０に代えて、ＳｉＣ（炭化珪素）基板またはＺｒＢ２（ホウ化ジルコニウム）基板を用いてもよい。また、ＭＯＣＶＤに代えて、ハライド気相成長法（ＨＶＰＥ）または分子線エピタキシー法（ＭＢＥ）を用いてもよい。ただし、いずれの場合も貫通転位密度が１０７ｃｍ−２以下であることが望ましい。
図３Ｂは、製造工程における段階Ｓ２０を示す図である。本例の段階Ｓ２０においては、ＧａＮ層１２のｎ型領域２２上に設けたフォトレジストマスクを介して不純物を選択的にイオン注入する。これにより、ｐ型ウェル２４、ｐ＋型ウェル２６およびｎ＋型ウェル２８を形成する。
まず、ｐ型ウェル２４を形成するべく、ＧａＮ層１２にｐ型不純物を注入する。本例においては、加速電圧２０、４０、７０、１１０、１５０、２００、２５０、および４３０（単位は全てｋｅＶ）およびドーズ量６Ｅ＋１２ｃｍ−２の多段注入によりＭｇをＧａＮ層１２へイオン注入する。これにより、段階Ｓ５０を経た後に、不純物濃度が１Ｅ＋１７ｃｍ−３のｐ型ウェル２４を形成することができる。なお、Ｅは１０の冪を意味する。例えば、Ｅ＋１７は１０１７を意味する。
その後、ｐ＋型ウェル２６を形成するべく、ＧａＮ層１２にｐ型不純物を注入する。本例においては、加速電圧１０ｋｅＶおよびドーズ量４．５Ｅ＋１３ｃｍ−２でＭｇをｐ型ウェル２４にイオン注入する。これにより、段階Ｓ５０を経た後に、不純物濃度が２Ｅ＋１９ｃｍ−３のｐ＋型ウェル２６を形成することができる。
さらにその後、ｎ＋型ウェル２８を形成するべく、ＧａＮ層１２にｎ型不純物を注入する。本例においては、加速電圧３０、６０、および８０（単位は全てｋｅＶ）、ドーズ量３Ｅ＋１５ｃｍ−２の多段注入により、Ｓｉをｐ型ウェル２４およびｐ＋型ウェル２６にそれぞれイオン注入する。これにより、段階Ｓ５０を経た後に、不純物濃度が１Ｅ＋２０ｃｍ−３のｎ＋型ウェル２８を形成することができる。
図３Ｃは、製造工程における段階Ｓ３０を示す図である。段階Ｓ３０は、窒素原子含有ガス雰囲気下において、ＧａＮ層１２上に保護膜１８を設けることなく第１温度（Ｔ１）でＧａＮ層１２をアニールする第１アニール段階である。なお、第１アニール段階は、プレアニール段階と読み替えてもよい。
本例の段階Ｓ３０においては、ＧａＮ基板１０およびＧａＮ層１２からなる第１の積層体６４を配置した熱処理装置２００内に、窒素原子含有ガスとしてアンモニアガスを導入する。そして、第１温度（Ｔ１）に加熱し第１アニール段階の処理を行う。
ＧａＮは、高温下で下記の化学反応式（１）により熱分解する。なお括弧中のＳは固相（Ｓｏｌｉｄ Ｐｈａｓｅ）を意味し、Ｌは液相（Ｌｉｑｕｉｄ Ｐｈａｓｅ）を意味し、Ｇは気相（Ｇａｓ Ｐｈａｓｅ）を意味する。
Figure 0006686734
アンモニア（ＮＨ３）ガスは、処理室内に置いて下記の化学反応式（２）の平衡状態にあってよい。なお、アスタリスクを付したＮは、活性状態の窒素原子を意味する。
Figure 0006686734
Ｇａ（Ｌ）は、アンモニアガス雰囲気下において下記の化学反応式（３）の平衡状態にあってよい。
Figure 0006686734
このように、窒素原子含有ガスがアンモニアガスを含む場合、Ｇａ（Ｌ）が再びＧａＮ（Ｓ）に戻る化学反応が進行する。それゆえ、アンモニアガスの存在によりＧａＮの分解を抑制することができる。なお、本例の窒素原子含有ガスは、分圧比において１０％〜２０％がアンモニアガスであり、残りの９０％〜８０％が窒素ガスである。なお、他の例において、窒素原子含有ガスは全てアンモニアガスで構成されてもよい。
第１アニール段階における第１温度（Ｔ１）は、窒素原子含有ガス雰囲気下において、ＧａＮ層１２の熱分解が進行しない温度であってよい。熱分解が進行しない温度とは、Ｇａ（Ｌ）が再びＧａＮ（Ｓ）に戻ることにより、ＧａＮの分解が進行しないことを意味してよい。本例において、第１温度（Ｔ１）は、第２アニール段階における第２温度（Ｔ２）よりも低い。当該第１温度（Ｔ１）で、ＧａＮ層１２をプレアニールする。このとき、おもて面１４上には保護膜１８を設けないので、イオン注入段階（Ｓ２０）でＧａＮ層１２に形成された空孔欠陥をＧａＮ層１２のおもて面１４に逃がすことができる。
おもて面１４に移動した空孔欠陥（例えば、窒素空孔欠陥）には、窒素が再度収まることができる。これは、上述の化学反応式（２）および（３）で示した、Ｇａ（Ｌ）と活性状態の窒素原子との反応であってよい。これにより、ＧａＮ層１２の分解を防ぎつつ、ＧａＮ層１２中の空孔欠陥を低減することができる。
窒素空孔欠陥はドナー型欠陥として機能するので、ＧａＮ層１２に窒素空孔欠陥が生じるとｐ型ウェル２４のｐ型特性が発現しにくくなる。本例においては、少なくとも窒素空孔欠陥を低減することができるので、ｐ型ウェル２４およびｐ＋型ウェル２６のｐ型特性が発現しやすくなる点において有利である。
また、本例の第１アニールにおいては、空孔欠陥を低減することにより、ＧａＮ層１２のおもて面１４の荒れを防止することができる。したがって、ＭＯＳＦＥＴ１００のチャネル形成領域２５とゲート絶縁膜３２との界面を、プレアニールしない場合と比較してより平坦にすることができる。これにより、チャネル形成領域２５とゲート絶縁膜３２との界面において、ＭＯＳＦＥＴ１００の動作上望ましくない界面準位を低減することができる。
なお、特許文献４のようにＮ＋イオンを三族窒化物半導体に注入する場合には、低減すべき欠陥がＭｇだけを注入する場合よりも増えてしまう。それゆえ、Ｎ＋イオンを注入することは望ましくない。
第１温度（Ｔ１）は、１２００℃以下であってよい。例えば１０００℃以上１２００以下の温度領域においては、ＧａＮ層１２中に形成された複数の単体の空孔欠陥および凝集した複合空孔欠陥が動きやすくなる。それゆえ、第１アニール段階におけるアニール温度の上限は１０００℃以上１２００以下としてよい。
単体の空孔欠陥とは、１つのガリウム空孔（ＶＧａ）欠陥または１つの窒素空孔（ＶＮ）欠陥であってよい。凝集した欠陥とは、１以上のガリウム空孔（ＶＧａ）欠陥および１以上の窒素空孔（ＶＮ）欠陥からなる複合空孔欠陥であってよい。複数の単体の窒素空孔（ＶＮ）欠陥または複合空孔欠陥がＧａＮ層１２をおもて面１４へ移動することにより、窒素空孔（ＶＮ）に窒素原子が収まってよい。
第１温度（Ｔ１）は、８００℃以上であってよい。８００℃以上においては窒素原子がＧａＮから分解して遊離し始める。ただし、上述のように、本例の窒素原子含有ガス雰囲気下においては窒素原子の分解を抑制することができる。第１温度（Ｔ１）の上限および下限は、８００℃以上１２００℃以下、８００℃以上１１００℃以下、８００℃以上１０００℃以下、９００℃以上１２００℃以下、９００℃以上１１００℃以下、または、９００℃以上１０００℃以下としてよい。
第１アニール段階において、ＧａＮ層１２を第１温度（Ｔ１）でアニールする時間は、１０分以上２時間以下であってよい。本例では、第１温度（Ｔ１）でＧａＮ層１２を３０分間アニールする。１０分以上とすることにより、空孔欠陥がおもて面１４に移動して窒素原子と反応することを最低限担保することができる。また、２時間以下とすることにより、空孔欠陥がおもて面１４に移動して窒素原子と反応することを十分に担保し、かつ、ＧａＮ層１２に不要な変化が生じないようにすることができる。上限時間は、１時間３０分以下としてよく、１時間以下としてよく、５０分以下としてよく、４０分以下としてもよい。また、空孔欠陥をおもて面１４に移動させるべく、第１温度（Ｔ１）が高いほど短い時間でＧａＮ層１２をアニールしてよく、第１温度（Ｔ１）が低いほど長い時間でＧａＮ層１２をアニールしてよい。
なお、第１アニール時のＧａＮ層１２の温度および処理室の圧力は、ほぼ一定値であってよく、±２５℃および±５Ｐａの揺れを含んでもよい。第１アニールの前にＧａＮ層１２の温度を第１温度（Ｔ１）まで上昇させてよく、第１アニールの後にＧａＮ層１２の温度を第１温度（Ｔ１）から所定温度まで下降させてよい。第１アニールの後に、熱処理装置２００から第１の積層体６４を取り出して、次工程のために第１の積層体６４を成膜室へ移動してよい。
図３Ｄは、製造工程における段階Ｓ４０を示す図である。本例の段階Ｓ４０においては、ＧａＮ層１２上に直接接して保護膜１８を形成する。これにより、ＧａＮ基板１０、ＧａＮ層１２および保護膜１８を有する第２の積層体６８を形成する。保護膜１８は、段階Ｓ５０において第１温度（Ｔ１）よりも高い第２温度（Ｔ２）で第２の積層体６８をアニールする際に、ＧａＮ層１２から窒素原子が放出されることを低減する機能を有してよい。
本例の保護膜１８は、耐熱性が高く、ＧａＮ層１２と良好な密着性を有し、保護膜１８からＧａＮ層１２へ不純物が拡散せず、かつ、ＧａＮ層１２に対して選択的に除去可能であることが望ましい。保護膜１８の耐熱性が高いとは、１１００℃以上１５００℃以下の温度でアニールされた場合においても保護膜１８にピット（貫通開口）が形成されない程度に、保護膜１８が実質的に分解しないことを意味する。
本例の保護膜１８は、ＡｌＮ膜である。ＡｌＮ膜は上述の条件をすべて満たす。なお、保護膜１８は二酸化シリコン（ＳｉＯ２）膜または窒化シリコン（ＳｉＮ）膜であってもよい。ただし、ＳｉＯ２膜およびＳｉＮ膜においては、アニール時にｎ型不純物としてのＳｉがＧａＮ層１２へ拡散する可能性を完全には排除できない。それゆえ、ＳｉＯ２膜およびＳｉＮ膜よりもＡｌＮ膜の方が望ましい。なお、保護膜１８は、ＧａＮ層１２上に直接接するＡｌＮ膜上にさらにＳｉＯ２膜、ＳｉＮ膜およびＧａＮ膜の１以上を積層した積層膜であってもよい。この場合において、ＡｌＮ膜はｎ型不純物の拡散防止層としても機能してよい。
保護膜１８は、ＡｌＮターゲットを用いたスパッタリング法（ｓｐｕｔｔｅｒｉｎｇ）により形成してよい。なお、他の例においては、ＭＯＣＶＤ、ＨＶＰＥ、ＭＢＥまたはＰＬＤ等により保護膜１８をエピタキシャル形成してもよい。また、ｓｐｕｔｔｅｒｉｎｇ、ＭＯＣＶＤ、ＨＶＰＥ、ＭＢＥおよびＰＬＤの２種類以上の手法を組み合わせて、手法の異なる２種類以上の膜を積層することにより保護膜１８を形成してもよい。
保護膜１８は、２ｎｍ以上１０００ｎｍ以下の厚みを有してよい。本例の保護膜１８は、約２００ｎｍの厚みを有する。ｓｐｕｔｔｅｒｉｎｇにより保護膜１８を形成する場合、厚みは１００ｎｍ以上１０００ｎｍ以下であってよい。ＭＯＣＶＤまたはＨＶＰＥにより保護膜１８を形成する場合、厚みは２ｎｍ以上１００ｎｍ以下であってよい。また、ＭＢＥまたはＰＬＤにより保護膜１８を形成する場合、厚みは１０ｎｍ以上１００ｎｍ以下であってよい。
図３Ｅは、製造工程における段階Ｓ５０を示す図である。段階Ｓ５０において、アニール装置２００を用いて第２の積層体６８を第２温度（Ｔ２）でアニールする。第２アニール段階における第２温度（Ｔ２）は、１１００℃以上であってよい。第２温度（Ｔ２）は、１３００℃±２００℃の範囲における所定の温度であってよい。第２温度（Ｔ２）としては、１２００℃より高く１５００℃以下としてよく、１３００℃以上１５００℃以下がより好ましく、１４００℃以上１５００℃以下がさらに好ましい。第２温度（Ｔ２）でのアニールにより、イオン注入時の結晶欠陥を回復でき、かつ、注入した不純物を十分に活性化することができる。これにより、ｐ型ウェル２４およびｐ＋型ウェル２６において十分なｐ型特性を得ることができる。
第２アニール段階において、ＧａＮ層１２を第２温度（Ｔ２）でアニールする時間は、１分以上１０分未満であってよい。本例では、第２温度（Ｔ２）でＧａＮ層１２を５分間アニールする。１分以上とすることにより、結晶欠陥の回復および不純物の活性化を最低限担保することができる。また、１０分未満とすることにより、結晶欠陥の回復および不純物の活性化を十分に担保し、かつ、ＧａＮ層１２に不要な変化が生じないようにすることができる。なお、段階Ｓ５０において、熱処理装置２００の処理室内を１５０ＭＰａ以下の窒素原子含有ガス雰囲気としてもよい。段階Ｓ５０において用いられる窒素原子含有ガスは、窒素およびアンモニアのいずれか一種類以上のガスを有してよい。
上述の様に本例は、保護膜１８を設けずに第１温度（Ｔ１）でアニールする。これにより、まず、ＧａＮ層１２中の空孔欠陥をＧａＮ層１２のおもて面１４に逃がす。その後、保護膜１８を設けて第１温度（Ｔ１）よりも高い第２温度（Ｔ２）でアニールする。これにより、ｐ型ウェル２４およびｐ＋型ウェル２６において十分なｐ型特性を得る。このように、空孔欠陥を排除するプレアニールの後に、本来目的とする高温アニールを実行するという２つの段階によりＧａＮ層１２のアニールを実行する。係る技術的思想は、保護膜１８を設けないアニールと、保護膜１８を設けたアニールとを単純に組み合わせたものとは全く異質のアニールである。
図３Ｆは、製造工程における段階Ｓ６０を示す図である。段階Ｓ６０においては、既知の成膜方法およびパターニング方法を適用することにより、ゲート絶縁膜３２、ゲート電極３４、ソース電極４４およびドレイン電極５４をそれぞれ形成する。本例においては、減圧化学気相成長法（ＬＰＣＶＤ）によりゲート絶縁膜３２としてのＳｉＯ２膜を形成する。ゲート絶縁膜３２の厚みは、例えば１００ｎｍである。なお、ゲート絶縁膜３２は、ＳｉＯ２膜に代えて、酸窒化シリコン（ＳｉＯＮ）膜、酸化アルミニウム（Ａｌ２Ｏ３）膜、酸化マグネシウム（ＭｇＯ）膜、酸化ガリウム（ＧａＯｘ）膜および酸化ガドリニウム（ＧｄＯｘ）膜ならびにこれらの２種類以上を含む積層膜であってもよい。
その後、ゲート電極３４として多結晶シリコンをＬＰＣＶＤにより形成する。多結晶シリコンの成膜中または成膜後に多結晶シリコン中にリン（Ｐ）およびヒ素（Ａｓ）の一種類以上の元素をドープしてよい。これにより、多結晶シリコンの導電性を向上させることができる。なお、ゲート電極３４としては、金（Ａｕ）、白金（Ｐｔ）およびニッケル（Ｎｉ）のいずれかの金属膜、または、これらの合金膜としてもよい。フォトリソグラフィおよびエッチングにより、ゲート絶縁膜３２およびゲート電極３４をパターニングする。
その後、ソース電極４４を形成する。ソース電極４４は、下層のＴｉ（チタン）層と上層のＡｌ層とを有する積層体であってよい。なお、ソース電極４４とｐ＋型ウェル２６との接触抵抗を低減するべく、ｐ＋型ウェル２６は、ソース電極４４との界面において、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）またはＰｔ（白金）を含んでもよい。その後、ドレイン電極５４を形成する。ドレイン電極５４は、ＧａＮ基板１０の裏面１６と直接接する上層のＴｉ層と下層のＡｌ層とを有する積層体であってよい。
その後、ゲート端子３０、ソース端子４０およびドレイン端子５０と、ゲート電極３４、ソース電極４４およびドレイン電極５４とを配線によりそれぞれ接続する。これにより、ＭＯＳＦＥＴ１００が完成する。
図４は、第２実施形態の製造工程における段階Ｓ３５を示す図である。本例においては、第１アニール段階（Ｓ３０）に代えて、別の第１アニール段階（Ｓ３５）を実行する。他の事項については、第１実施形態と同じである。
本例の第１アニール段階（Ｓ３５）において、窒素原子含有ガスは窒素ガスを含み、アンモニアガスを含まない。なお、窒素原子含有ガスは窒素ガスに加えて、アルゴン等の他の不活性ガスを含んでもよい。本例の窒素原子含有ガス雰囲気の圧力は１ＭＰａ以上１５０ＭＰａ以下である。なお、Ｍは１０の６乗を意味するＳＩ接頭辞である。本例では、１５０ＭＰａ以下にすることにより、ＧＰａ級の加圧をする場合と比較して小型の熱処理装置２００を用いて簡易的にＧａＮ層１２をアニールすることができる。
本例の段階Ｓ３５においては、熱間等方加圧装置（Ｈｏｔ Ｉｓｏｓｔａｔｉｃ Ｐｒｅｓｓｉｎｇ Ａｐｐａｒａｕｓ）２５０内にＧａＮ基板１０およびＧａＮ層１２からなる第１の積層体６４を配置する。そして、目的とする熱処理温度において所望の圧力を得るために予め算出された初期圧力の窒素ガスを熱間等方加圧装置２５０内の処理室へ充填する。その後、密封状態で処理室の温度を上昇させることで、窒素ガスを熱膨張させる。これにより、処理室内の圧力が上昇する。このように、処理室を予め定められた温度および圧力において保持して第１の積層体６４をアニールする。
ＧａＮは、高圧窒素ガス（Ｎ２）雰囲気下において化学反応式（１）の平衡状態にあってよい。窒素ガスの圧力が上昇するほど、化学反応式（１）は右側に進行しにくくなる。これにより、ＧａＮ（Ｓ）の分解が抑制される。
図５は、第３実施形態におけるダイオード３００の概要を示す図である。半導体装置としてのダイオード３００は、ｎ＋型ＧａＮ基板３１０、窒化物半導体層としてのＧａＮ層３１２、絶縁膜３３０、アノード電極３４０およびカソード電極３５０を有する。絶縁膜３３０は、ＧａＮ層３１２のおもて面３１４に接して設けられる。本例の絶縁膜３３０は開口を有する。アノード電極３４０は当該開口通じておもて面３１４に達するようにＧａＮ層３１２上に設けられる。カソード電極３５０は、ＧａＮ基板３１０の裏面３１６に直接接して設けられる。
ＧａＮ層３１２は、ｎ型領域３２２およびｐ型ウェル３２４を有する。本例のｐ型ウェル３２４はおもて面３１４に露出するよう設けられる。アノード電極３４０は、当該ｐ型ウェル３２４に電気的に接続する。
ｐ型ウェル３２４は、図３Ｂの不純物注入段階（段階Ｓ２０）、図３Ｃの第１アニール段階（段階Ｓ３０または段階Ｓ３５）、図３Ｄの保護膜１８形成段階（段階Ｓ４０）、および、図３Ｅの第２アニール段階（段階Ｓ５０）を経て形成されてよい。これにより、第１および第２実施形態における有利な効果を享受してよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
１０・・ＧａＮ基板、１２・・ＧａＮ層、１４・・おもて面、１６・・裏面、１８・・保護膜、２２・・ｎ型領域、２４・・ｐ型ウェル、２５・・チャネル形成領域、２６・・ｐ＋型ウェル、２８・・ｎ＋型ウェル、３０・・ゲート端子、３２・・ゲート絶縁膜、３４・・ゲート電極、４０・・ソース端子、４４・・ソース電極、５０・・ドレイン端子、５４・・ドレイン電極、６４・・第１の積層体、６８・・第２の積層体、１００・・ＭＯＳＦＥＴ、２００・・熱処理装置、２５０・・熱間等方加圧装置、３００・・ダイオード、３１０・・ＧａＮ基板、３１２・・ＧａＮ層、３１４・・おもて面、３１６・・裏面、３２２・・ｎ型領域、３２４・・ｐ型ウェル、３３０・・絶縁膜、３４０・・アノード電極、３５０・・カソード電極

Claims (10)

  1. 窒化物半導体層を有する半導体装置の製造方法であって、
    前記窒化物半導体層に不純物を注入する注入段階と、
    窒素原子含有ガス雰囲気下において、前記窒化物半導体層上に保護膜を設けることなく第１温度で前記窒化物半導体層をアニールする第１アニール段階と、
    前記第１アニール段階の後に、前記窒化物半導体層上に前記保護膜を形成する段階と、
    前記保護膜を形成した後に、前記第１温度よりも高い第２温度で前記窒化物半導体層をアニールする第２アニール段階と
    を備える
    半導体装置の製造方法。
  2. 前記第１温度は、前記窒素原子含有ガス雰囲気下において、前記窒化物半導体層の熱分解が進行しない温度である
    請求項１に記載の半導体装置の製造方法。
  3. 前記第１アニール段階における前記窒素原子含有ガスは、アンモニアガスを含む
    請求項１または２に記載の半導体装置の製造方法。
  4. 前記第１アニール段階における前記窒素原子含有ガスは、さらに窒素ガスを含む
    請求項３に記載の半導体装置の製造方法。
  5. 前記第１アニール段階における前記窒素原子含有ガスは窒素ガスを含み、前記窒素原子含有ガス雰囲気の圧力は１ＭＰａ以上１５０ＭＰａ以下である
    請求項１または２に記載の半導体装置の製造方法。
  6. 前記第１アニール段階における前記第１温度は、１２００℃以下である
    請求項１から５のいずれか一項に記載の半導体装置の製造方法。
  7. 前記第１アニール段階における前記第１温度は、８００℃以上である
    請求項１から６のいずれか一項に記載の半導体装置の製造方法。
  8. 前記第２アニール段階における前記第２温度は、１１００℃以上である
    請求項１から７のいずれか一項に記載の半導体装置の製造方法。
  9. 前記第１アニール段階において、前記窒化物半導体層を前記第１温度でアニールする時間は１０分以上２時間以下であり、
    前記第２アニール段階において、前記窒化物半導体層を前記第２温度でアニールする時間は、１分以上１０分未満である
    請求項１から８のいずれか一項に記載の半導体装置の製造方法。
  10. 前記窒化物半導体層は窒化ガリウムであり、
    前記注入段階における前記不純物のイオン種は、マグネシウム、カルシウム、ベリリウムおよび亜鉛の一種類以上である
    請求項１から９のいずれか一項に記載の半導体装置の製造方法。
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