JP6911281B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置の製造方法に関する。
従来、窒素雰囲気環境下で化合物半導体をアニールすることが知られている（例えば、特許文献１〜３および非特許文献１〜４参照）。また、窒化ガリウム（以下、ＧａＮと記載する。）が分解しない圧力として、１５９０℃で２００００ｂａｒ等の報告がある（例えば、非特許文献５）。
［先行技術文献］
［特許文献］
［特許文献１］ 特許第２５４０７９１号公報
［特許文献２］ 特開平８−１８６３３２号公報
［特許文献３］ 特表２００２−５０３３９４号公報
［非特許文献１］ Ｊｏｒｄａｎ Ｄ．Ｇｒｅｅｎｌｅｅ ｅｔ ａｌ．，Ｍｕｌｔｉｃｙｃｌｅ ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ ｏｐｔｉｍｉｚａｔｉｏｎ ｏｆ Ｍｇ‐ｉｍｐｌａｎｔｅｄ ＧａＮ：Ｅｖｏｌｕｔｏｉｎ ｏｆ ｓｕｒｆａｃｅ，ｏｐｔｉｃａｌ，ａｎｄ ｓｔｒｕｃｔｕｒａｌ ｐｒｏｐｅｒｔｉｅｓ，Ｊｏｕｒｎａｌ ｏｆ ａｐｐｌｉｅｄ ｐｈｙｓｉｃｓ １１６，０６３５０２（２０１４）
［非特許文献２］ Ｊ．Ｃ．Ｚｏｌｐｅｒ ｅｔ ａｌ．，Ｓｐｕｔｔｅｒｅｄ ＡｌＮ ｅｎｃａｐｓｕｌａｎｔ ｆｏｒ ｈｉｇｈ‐ｔｅｍｐｅｒａｔｕｒｅ ａｎｎｅａｌｉｎｇ ｏｆ ＧａＮ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖｏｌ．６９，Ｎｏ．４，２２ Ｊｕｌｙ １９９６
［非特許文献３］ Ｃ．Ｅ．Ｈａｇｅｒ ＩＶ ｅｔ ａｌ．,Ａｃｔｉｖａｔｉｏｎ ｏｆ ｉｏｎ ｉｍｐｌａｎｔｅｄ Ｓｉ ｉｎ ＧａＮ ｕｓｉｎｇ ａ ｄｕａｌ ＡｌＮ ａｎｎｅａｌｉｎｇ ｃａｐ，Ｊｏｕｒｎａｌ ｏｆ ａｐｐｌｉｅｄ ｐｈｙｓｉｃｓ １０５，０３３７１３（２００９）
［非特許文献４］ Ｘ．Ａ．Ｃａｏ ｅｔ ａｌ．，Ｕｌｔｒａｈｉｇｈ Ｓｉ＋ ｉｍｐｌａｎｔ ａｃｔｉｖａｔｉｏｎ ｅｆｆｉｃｉｅｎｃｙ ｉｎ ＧａＮ ｕｓｉｎｇ ａ ｈｉｇｈ‐ｔｅｍｐｅｒａｔｕｒｅ ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓ ｓｙｓｔｅｍ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖｏｌ．７３，Ｎｏ．２，１３ Ｊｕｌｙ １９９８
［非特許文献５］ Ｊ．Ｋａｒｐｉｎｓｋｉ ｅｔ ａｌ．，Ｅｑｕｉｌｉｂｒｉｕｍ ｐｒｅｓｓｕｒｅ ｏｆ Ｎ２ ｏｖｅｒ ＧａＮ ａｎｄ ｈｉｇｈ ｐｒｅｓｓｕｒｅ ｓｏｌｕｔｉｏｎ ｇｒｏｗｔｈ ｏｆ ＧａＮ， Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ ６６（１９８４）１‐１０
［先行技術文献］
［特許文献］
［特許文献１］ 特許第２５４０７９１号公報
［特許文献２］ 特開平８−１８６３３２号公報
［特許文献３］ 特表２００２−５０３３９４号公報
［非特許文献１］ Ｊｏｒｄａｎ Ｄ．Ｇｒｅｅｎｌｅｅ ｅｔ ａｌ．，Ｍｕｌｔｉｃｙｃｌｅ ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ ｏｐｔｉｍｉｚａｔｉｏｎ ｏｆ Ｍｇ‐ｉｍｐｌａｎｔｅｄ ＧａＮ：Ｅｖｏｌｕｔｏｉｎ ｏｆ ｓｕｒｆａｃｅ，ｏｐｔｉｃａｌ，ａｎｄ ｓｔｒｕｃｔｕｒａｌ ｐｒｏｐｅｒｔｉｅｓ，Ｊｏｕｒｎａｌ ｏｆ ａｐｐｌｉｅｄ ｐｈｙｓｉｃｓ １１６，０６３５０２（２０１４）
［非特許文献２］ Ｊ．Ｃ．Ｚｏｌｐｅｒ ｅｔ ａｌ．，Ｓｐｕｔｔｅｒｅｄ ＡｌＮ ｅｎｃａｐｓｕｌａｎｔ ｆｏｒ ｈｉｇｈ‐ｔｅｍｐｅｒａｔｕｒｅ ａｎｎｅａｌｉｎｇ ｏｆ ＧａＮ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖｏｌ．６９，Ｎｏ．４，２２ Ｊｕｌｙ １９９６
［非特許文献３］ Ｃ．Ｅ．Ｈａｇｅｒ ＩＶ ｅｔ ａｌ．,Ａｃｔｉｖａｔｉｏｎ ｏｆ ｉｏｎ ｉｍｐｌａｎｔｅｄ Ｓｉ ｉｎ ＧａＮ ｕｓｉｎｇ ａ ｄｕａｌ ＡｌＮ ａｎｎｅａｌｉｎｇ ｃａｐ，Ｊｏｕｒｎａｌ ｏｆ ａｐｐｌｉｅｄ ｐｈｙｓｉｃｓ １０５，０３３７１３（２００９）
［非特許文献４］ Ｘ．Ａ．Ｃａｏ ｅｔ ａｌ．，Ｕｌｔｒａｈｉｇｈ Ｓｉ＋ ｉｍｐｌａｎｔ ａｃｔｉｖａｔｉｏｎ ｅｆｆｉｃｉｅｎｃｙ ｉｎ ＧａＮ ｕｓｉｎｇ ａ ｈｉｇｈ‐ｔｅｍｐｅｒａｔｕｒｅ ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓ ｓｙｓｔｅｍ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖｏｌ．７３，Ｎｏ．２，１３ Ｊｕｌｙ １９９８
［非特許文献５］ Ｊ．Ｋａｒｐｉｎｓｋｉ ｅｔ ａｌ．，Ｅｑｕｉｌｉｂｒｉｕｍ ｐｒｅｓｓｕｒｅ ｏｆ Ｎ２ ｏｖｅｒ ＧａＮ ａｎｄ ｈｉｇｈ ｐｒｅｓｓｕｒｅ ｓｏｌｕｔｉｏｎ ｇｒｏｗｔｈ ｏｆ ＧａＮ， Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ ６６（１９８４）１‐１０
非特許文献５によれば、例えば１ＧＰａから１．４５ＧＰａ（即ち、１００００ｂａｒから１４５００ｂａｒ）の範囲の圧力でＧａＮを分解させずに熱処理する場合に、１４８０℃から１５３５℃の温度が許容されると報告されている。このような高圧力下でＧａＮを熱処理するためには大掛かりな装置が必要となるので、量産を視野に入れた半導体装置の熱処理としては現実的ではない。
本発明の第１の態様においては、化合物半導体層を有する半導体装置の製造方法を提供する。化合物半導体層を有する半導体装置の製造方法は、保護膜を設ける段階と、化合物半導体層を熱処理する段階とを備えてよい。保護膜を設ける段階においては、おもて面の少なくとも一部に不純物がドープされた化合物半導体層のおもて面上に保護膜を設けてよい。化合物半導体層を熱処理する段階においては、熱処理する段階の最高温度における化合物半導体層の分解抑制圧力よりも上限値が低く、下限値が５ＭＰａ以上である圧力条件下において、化合物半導体層を熱処理してよい。
半導体装置の製造方法は、保護膜を設ける段階の前に、化合物半導体層のおもて面の少なくとも一部に不純物をイオン注入する段階をさらに備えてよい。
化合物半導体層および保護膜は窒化物半導体であってよい。熱処理する段階は、窒素を有するガス雰囲気下で行われてよい。
保護膜の分解抑制圧力は、化合物半導体層の分解抑制圧力よりも低くてよい。熱処理する段階における圧力条件の下限値は、保護膜の分解抑制圧力よりも高くてよい。
圧力条件の下限値は、５０ＭＰａ以上の圧力であってよい。
圧力条件の下限値は、１００ＭＰａ以上の圧力であってもよい。
また、圧力条件の下限値は、１５０ＭＰａ以上であってもよい。
また、圧力条件の下限値は、化合物半導体層の分解抑制圧力の３．４％以上であってもよい。
また、圧力条件の下限値は、化合物半導体層の分解抑制圧力の１４．３％以上であってもよい。
保護膜は、下部保護膜と上部保護膜とを含んでよい。下部保護膜は、化合物半導体層と直接接してよい。下部保護膜は、化合物半導体層に対してエッチング選択性を有してよい。上部保護膜は、下部保護膜上に設けられてよい。上部保護膜は、下部保護膜よりも平坦な表面を有してよい。
化合物半導体層は窒化ガリウム層であってよい。下部保護膜は窒化アルミニウム膜であってよい。上部保護膜は炭素膜であってよい。
熱処理する段階において、化合物半導体層の温度は１２００℃以上１５００℃未満であってよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。
図１は、ＭＯＳＦＥＴ１００の概要を示す図である。本例のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１００は、いわゆる縦型ＭＯＳＦＥＴである。半導体装置としてのＭＯＳＦＥＴ１００は、電流の導通および非導通をスイッチングする機能を有する。
本例のＭＯＳＦＥＴ１００は、ｎ＋型のＧａＮ基板１０、化合物半導体層としてのＧａＮ層１２、ゲート絶縁膜３２、ゲート電極３４、ソース電極４４およびドレイン電極５４を有する。ＧａＮ層１２のおもて面１４の少なくとも一部には不純物がドープされた領域が露出してよい。本例において、不純物がドープされた領域とは、おもて面１４から所定の深さ範囲に形成されたｐ型ウェル２４、ｐ＋型ウェル２６およびｎ＋型ウェル２８である。
本例のＧａＮ層１２は、ＧａＮ基板１０上に直接接して設けられる。ＧａＮ層１２は、ＧａＮ基板１０上にエピタキシャル形成される。本例において、おもて面１４はＧａＮ基板１０と接しないＧａＮ層１２の主面であり、裏面１６はＧａＮ層１２と接しないＧａＮ基板１０の主面である。本例において「上」とは、ＧａＮ基板１０の裏面１６からＧａＮ層１２のおもて面１４に向かう方向を意味する。また、「下」とは、当該「上」と逆方向を意味する。「上」および「下」は、必ずしも地面に対する鉛直方向を意味しない。「上」および「下」は、層および膜等の相対的ない位置関係を特定する便宜的な表現に過ぎない。
ＧａＮ層１２において、ｎ型領域２２は、ＭＯＳＦＥＴ１００のドリフト層として機能する。本例のｐ型ウェル２４は、ｎ型領域２２へのイオン注入により形成される。ｐ型ウェル２４において、ゲート絶縁膜３２の直下であってｎ型領域２２とｎ＋型ウェル２８との間における部分は、チャネル形成領域２５として機能してよい。
本例のｐ＋型ウェル２６は、ｐ型ウェル２４へのイオン注入により形成される。ｐ＋型ウェル２６は、ソース電極４４との接触抵抗を低減する機能、および、オフ時の正孔引き抜き経路を提供する機能を有してよい。また、本例のｎ＋型ウェル２８は、ｐ型ウェル２４およびｐ＋型ウェル２６へのイオン注入により形成される。ｎ＋型ウェル２８は、ソース領域として機能する。
ＧａＮに対するｎ型不純物は、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、およびＯ（酸素）の一種類以上の元素を含んでよい。本例においては、ｎ型不純物としてＳｉを用いる。また、ＧａＮに対するｐ型不純物は、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｂｅ（ベリリウム）およびＺｎ（亜鉛）のうち一種類以上の元素を含んでよい。本例においては、ｐ型不純物としてＭｇを用いる。
本例のゲート絶縁膜３２は、ｐ型ウェル２４およびｎ型領域２２の最上部に直接接する。本例のゲート電極３４は、ゲート絶縁膜３２上に直接接する。本例のソース電極４４は、ｎ＋型ウェル２８およびｐ＋型ウェル２６に電気的に接続する。また、本例のドレイン電極５４は、ＧａＮ基板１０の裏面１６と直接接する。
ゲート端子３０、ソース端子４０およびドレイン端子５０を、それぞれＧ、ＤおよびＳに丸を付けて示す。例えば、ドレイン電極５４が所定の高電位を有し、かつ、ソース電極４４が接地電位を有する場合に、ゲート端子３０からゲート電極３４に閾値電圧以上の電位が与えられると、チャネル形成領域２５に電荷反転層が形成され、ドレイン端子５０からソース端子４０へ電流が流れる。また、ゲート電極３４に閾値電圧よりも低い電位が与えられるとチャネル形成領域２５における電荷反転層が消滅し、電流が遮断される。
図２は、第１実施形態におけるＭＯＳＦＥＴ１００の製造工程を示すフロー図である。本例の製造工程は、段階Ｓ１０からＳ５０の順に行われる。本例の製造工程は、ＧａＮ層１２をエピタキシャル形成する段階（Ｓ１０）、ＧａＮ層１２のおもて面１４に不純物をイオン注入する段階（Ｓ２０）、ＧａＮ層１２のおもて面１４上に保護膜１８を設ける段階（Ｓ３０）、ＧａＮ層１２を熱処理する段階（Ｓ４０）、ゲート絶縁膜３２等を形成する段階（Ｓ５０）を備える。
図３Ａは、製造工程における段階Ｓ１０を示す図である。本例の段階Ｓ１０においては、有機金属成長法（ＭＯＣＶＤ）によりＧａＮ基板１０上に、窒化物半導体であるＧａＮ層１２をエピタキシャル成長する。本例においては、トリメチルガリウム（Ｇａ（ＣＨ３）３）、アンモニア（ＮＨ３）およびモノシラン（ＳｉＨ４）を含む原料ガスと、窒素（Ｎ２）および水素（Ｈ２）を含む押圧ガスとをＧａＮ基板１０上に流す。モノシランのＳｉは、ＧａＮ層１２におけるｎ型不純物として機能する。なお、ＧａＮ基板１０に代えて、ＳｉＣ（炭化珪素）基板またはＺｒＢ２（ホウ化ジルコニウム）基板を用いてもよい。また、ＭＯＣＶＤに代えて、ハライド気相成長法（ＨＶＰＥ）または分子線エピタキシー法（ＭＢＥ）を用いてもよい。
図３Ｂは、製造工程における段階Ｓ２０を示す図である。本例の段階Ｓ２０においては、ｎ型領域２２に不純物源を選択的にイオン注入することにより、ｐ型ウェル２４、ｐ＋型ウェル２６およびｎ＋型ウェル２８を形成する。本例においては、加速電圧２０、４０、７０、１１０、１５０、２００、２５０、および４３０（単位は全て［ｋｅＶ］）、ドーズ量６．４Ｅ＋１２［ｃｍ−２］の多段注入によりＭｇをＧａＮ層１２へイオン注入する。これにより、段階Ｓ４０の熱処理後において、ｐ型ウェル２４の不純物濃度は１Ｅ＋１７［ｃｍ−３］となってよい。なお、Ｅは１０の冪を意味する。例えば、Ｅ＋１７は１０１７を意味する。
また、本例においては、加速電圧１０［ｋｅＶ］、ドーズ量４．５Ｅ＋１３［ｃｍ−２］でＭｇをｐ型ウェル２４にイオン注入する。これにより、段階Ｓ４０の熱処理後において、ｐ＋型ウェル２６の不純物濃度は２Ｅ＋１９［ｃｍ−３］となってよい。さらに、本例においては、加速電圧３０、６０、および８０（単位は全て［ｋｅＶ］）、ドーズ量３Ｅ＋１５［ｃｍ−２］の多段注入により、Ｓｉをｐ型ウェル２４およびｐ＋型ウェル２６にそれぞれイオン注入する。これにより、段階Ｓ４０の熱処理後において、ｎ＋型ウェル２８の不純物濃度は１Ｅ＋２０［ｃｍ−３］となってよい。
図３Ｃは、製造工程における段階Ｓ３０を示す図である。本例の段階Ｓ３０においては、ＧａＮ層１２に直接接して保護膜１８を形成する。これにより、ＧａＮ基板１０、ＧａＮ層１２および保護膜１８を有する被処理積層体６０を形成する。本例では、イオン注入により各ウェルを形成するので、ＧａＮ層１２のおもて面１４は結晶性が乱れる。それゆえ、ｐ型ウェル２４、ｐ＋型ウェル２６およびｎ＋型ウェル２８を、それぞれイオン注入ではなくエピタキシャル形成した場合と比べて、ＧａＮ層１２からＮ（窒素原子）が分解して放出されやすい。本例においては、保護膜１８を設けるので、後述の段階Ｓ４０においてＧａＮ層１２からＮが分解して放出されることをより低減することができる。
本例の保護膜１８は、熱処理中において、耐熱性が高く、熱処理においてＧａＮ層１２と良好な密着性を有し、かつ、保護膜１８からＧａＮ層１２へ不純物が拡散しないことが望ましい。さらに、本例では熱処理後に保護膜１８を除去するので、保護膜１８は下地であるＧａＮ層１２に対してエッチング選択性を有することが望ましい。保護膜１８は、窒化物半導体であってよい。本例の保護膜１８は、上述の条件をすべて満たすＡｌＮ（窒化アルミニウム）膜である。なお、保護膜１８は、複数の膜の積層体により構成されてもよい。
本例のＡｌＮ膜は、ＡｌＮターゲットを用いたスパッタリング法（ｓｐｕｔｔｅｒｉｎｇ）により形成する。なお、他の例においては、ＭＯＣＶＤ、ＨＶＰＥ、ＭＢＥまたはＰＬＤ等によりＡｌＮ膜をエピタキシャル形成してもよい。また、ｓｐｕｔｔｅｒｉｎｇ、ＭＯＣＶＤ、ＨＶＰＥ、ＭＢＥおよびＰＬＤの二種類以上の手法を組み合わせて、成膜手法の異なる二種類以上のＡｌＮ膜を積層することにより保護膜１８を形成してもよい。
保護膜１８は、２ｎｍ以上１０００ｎｍ以下の厚みを有してよい。本例の保護膜１８は、約２００ｎｍの厚みのＡｌＮ膜である。ｓｐｕｔｔｅｒｉｎｇにより保護膜１８を形成する場合、厚みは１００ｎｍ以上１０００ｎｍ以下であってよい。ＭＯＣＶＤまたはＨＶＰＥにより保護膜１８を形成する場合、厚みは２ｎｍ以上１００ｎｍ以下であってよい。また、ＭＢＥまたはＰＬＤにより保護膜１８を形成する場合、厚みは１０ｎｍ以上１００ｎｍ以下であってよい。
図３Ｄは、製造工程における段階Ｓ４０を示す図である。本例の段階Ｓ４０においては、熱間等方加圧装置（Ｈｏｔ Ｉｓｏｓｔａｔｉｃ Ｐｒｅｓｓｉｎｇ Ａｐｐａｒａｕｓ）１１０内に被処理積層体６０を配置する。そして、目的とする熱処理温度において所望の圧力を得るために算出された初期圧力を熱間等方加圧装置１１０内の処理室へ印加した後、密封状態で昇温させることで、ガスの熱膨張により処理室内圧力を上昇させる。これにより、処理室を予め定められた温度および圧力において保持して被処理積層体６０を熱処理する。本例の熱処理は、予め定められた温度および圧力において一定時間ＧａＮ層１２を含む被処理積層体６０をアニールすることを意味する。
予め定められた温度および圧力は、ほぼ一定値であってよく、±２５℃および±５Ｐａの揺れを含んでもよい。本例のアニールにおける予め定められた温度は、１２００℃以上１５００℃以下の温度であり、当該予め定められた温度が熱処理する段階の最高温度である。また、本例のアニールにおける予め定められた圧力は、下限値が５ＭＰａ以上、熱処理する段階の最高温度におけるＧａＮ層１２の分解抑制圧力よりも上限値が低い圧力である。なお、予め定められた温度は、１４００℃以上１５００℃以下とする方がより好ましい。また、予め定められた圧力は、５０ＭＰａ以上５００ＭＰａ以下とする方がより好ましい。
なお、特許文献１および２のように不純物層をエピタキシャル形成する場合には、イオン注入による結晶性の乱れがない。それゆえ、結晶性の乱れを回復するべく、本件の様に１２００℃以上１５００℃以下のような高温でＧａＮ層をアニールする必要が無い。このような高温域でＧａＮ層をアニールする場合、ＧａＮ層から窒素が分解および放出され得るので、特許文献１および２においてこのような高温域でＧａＮ層をアニールする動機付けは無い。
本例の熱処理する段階Ｓ４０は、窒素（Ｎ２）を有するガス雰囲気下で行われる。つまり、本例の熱間等方加圧装置１１０内には窒素ガスが充填されている。それゆえ、ＧａＮ層１２の分解抑制圧力は、窒素平衡蒸気圧と考えてよい。熱処理時の雰囲気ガスに窒素が含まれている場合、ＧａＮ層１２および保護膜１８としてのＡｌＮ膜からＮ（窒素原子）が分解および放出することを抑制することができる。なお、他の例においては、熱間等方加圧装置１１０内には、窒素ガスに加えてアルゴン（Ａｒ）ガスが付加されてもよい。
化合物半導体層の分解抑制圧力とは、所定の温度条件において化合物半導体層の構成原子が分解および放出されることを防ぐことが出来る圧力を意味する。本例において、ＧａＮ層１２の分解抑制圧力とは、所定の温度条件においてＧａＮ層１２からＮが分解および放出されることを防ぐことが出来る圧力を意味する。分解抑制圧力は温度に応じて変化してよい。非特許文献５を参照するに、本例の分解抑制圧力は、１５０ＭＰａにおいては１１８０℃であってよく、１．４５ＧＰａにおいては１５３５℃であってよい。
表１は、非特許文献５の第４頁左上のＴａｂｌｅ １に、Ｐａ単位に換算した圧力を追加記載したものである。表１において、Ｇはｇｉｇａ（即ち１０の９乗）を意味し、Ｍはｍｅｇａ（即ち１０の６乗）を意味する。Ｔｓｔａｂｌｅとは、各圧力においてＧａＮの分解が生じないアニール温度の最高温度を意味する。また、Ｔｕｎｓｔａｂｌｅとは、各圧力においてＧａＮの分解が観察されるアニール温度の最低温度を意味する。雰囲気圧力が指数的に上昇するにつれて、Ｔｓｔａｂｌｅが上昇することが分かる。
表１を参照するに、ＧａＮ層１２の分解抑制圧力は、１４８０℃において１ＧＰａであってよく、１３５０℃において７００ＭＰａであってよく、１３１５℃において１５０ＭＰａであってよい。本例においては１３００℃および１９６ＭＰａの条件で熱処理を行う。表１を参照するに、１３００℃での分解抑制圧力は、約３００ＭＰａ程度と見積もることができる。つまり、本例においては、ＧａＮ層１２の分解抑制圧力よりも十分に低い圧力条件下で被処理積層体６０をアニールする。それゆえ、本例では、ＧＰａ級の加圧をする場合と比較して熱処理装置を小型化することができる。これにより、ＭＯＳＦＥＴ１００の量産製造をより現実的にすることができる。
勿論、本例において、ＧＰａ級よりも十分に低い圧力条件下において、１２００℃以上１５００℃以下、より好ましくは１４００℃以上１５００℃以下の温度条件下で被処理積層体６０をアニールしてもよい。
ただし、熱処理時の圧力が低すぎると、ＧａＮにおいては窒素が分解して放出される。窒素空孔はドナー型欠陥として機能するので、ＧａＮ層１２に窒素空孔が生じるとｐ型ウェル２４のｐ型特性が出現しにくくなる。そこで、本例における圧力条件の下限値は、５ＭＰａとする。圧力条件を５ＭＰａ以上（即ち、圧力条件の下限値を５ＭＰａ）とすることにより、ＧａＮ層１２の分解速度が低減される。また、保護膜１８が雰囲気圧力により押え付けられるので、保護膜１８の強度が維持される。これにより、保護膜１８が破損して生じる貫通開口（即ち、ピット（ｐｉｔ））の発生確率を低減することができる。本願において、圧力条件の下限値である５ＭＰａは、ＧａＮ層１２の分解速度を低減し、保護膜１８の強度を維持する臨界的な値であると考えてよい。
本願の発明者は、保護膜１８を数ＭＰａから数百ＭＰａの雰囲気ガスで押え付けることにより、保護膜１８を設けずにＧＰａ級の高圧力雰囲気でＧａＮ層１２を熱処理する場合に比べて比較的低い圧力でＧａＮ層１２を熱処理できるということを見出した。また、このような熱処理において、保護膜１８の強度が維持されるというこれまでに無い異質な効果を見出した。１２００℃以上の高温環境下においては、ＧａＮ層１２の分解により生じた窒素ガスにより局所的に保護膜１８の内部圧力が上昇して、保護膜１８にピットが発生することが知られている。本例では、保護膜１８を押え付けることにより保護膜１８におけるピットの発生確率を低減することができる。
所定の温度における保護膜１８の分解抑制圧力は、ＧａＮ層１２の分解抑制圧力よりも低くてもよい。この場合、保護膜１８の分解を防ぐべく、圧力条件の下限値は、保護膜１８の分解抑制圧力よりも高くしてよい。本例の保護膜１８であるＡｌＮの分解抑制圧力は、例えば、１２００℃で５ｍＰａであり、１５００℃で２Ｐａである。本例では、所定の温度における圧力条件の下限値をＡｌＮの分解抑制圧力よりも高くするので、保護膜１８の分解を防ぎつつ熱処理することができる。なお、熱処理後に、水酸化カリウム水溶液（ＫＯＨａｑ）を用いてＧａＮ層１２に対して選択的にＡｌＮ膜を除去する。
図３Ｅは、製造工程における段階Ｓ５０を示す図である。段階Ｓ５０においては、既知の成膜方法およびパターニング方法を適用することにより、ゲート絶縁膜３２、ゲート電極３４、ソース電極４４およびドレイン電極５４をそれぞれ形成する。本例においては、減圧化学気相成長法（ＬＰＣＶＤ）によりゲート絶縁膜３２としてのＳｉＯ２膜を形成する。ゲート絶縁膜３２の厚みは、例えば１００ｎｍである。なお、ゲート絶縁膜３２は、ＳｉＯ２膜に代えて、酸窒化シリコン（ＳｉＯＮ）膜、酸化アルミニウム（Ａｌ２Ｏ３）膜、酸窒化アルミニウム（ＡｌＯＮ）膜、酸化マグネシウム（ＭｇＯ）膜、酸化ガリウム（ＧａＯｘ）膜および酸化ガドリニウム（ＧｄＯｘ）膜ならびにこれらの二種類以上を含む積層膜であってもよい。
その後、ゲート電極３４として多結晶シリコンをＬＰＣＶＤにより形成する。多結晶シリコンの成膜中または成膜後に多結晶シリコン中にリン（Ｐ）およびヒ素（Ａｓ）の一種類以上の元素をドープしてよい。これにより、多結晶シリコンの導電性を向上させることができる。なお、ゲート電極３４としては、金（Ａｕ）、白金（Ｐｔ）およびニッケル（Ｎｉ）のいずれかの金属膜、または、これらの合金膜としてもよい。フォトリソグラフィおよびエッチングにより、ゲート絶縁膜３２およびゲート電極３４をパターニングする。
その後、ソース電極４４を形成する。ソース電極４４は、下層のＴｉ（チタン）層と上層のＡｌ層とを有する積層体であってよい。なお、ソース電極４４とｐ＋型ウェル２６との接触抵抗を低減するべく、ｐ＋型ウェル２６は、ソース電極４４との界面において、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）またはＰｔ（白金）を含んでもよい。その後、ドレイン電極５４を形成する。ドレイン電極５４は、ＧａＮ基板１０の裏面１６と直接接する上層のＴｉ層と下層のＡｌ層とを有する積層体であってよい。
その後、ゲート端子３０、ソース端子４０およびドレイン端子５０と、ゲート電極３４、ソース電極４４およびドレイン電極５４とを配線によりそれぞれ接続する。これにより、ＭＯＳＦＥＴ１００が完成する。
図４は、熱処理後かつ保護膜１８除去後におけるＧａＮ層１２の上面観察図である。図４の（ａ）〜（ｅ）は、ＧａＮ層１２上にＡｌＮからなる保護膜１８を設けて１３００℃でアニールする場合において、窒素ガスの圧力をそれぞれ大気圧（約１０１ｋＰａ）、５０ＭＰａ、１００ＭＰａ、１５０ＭＰａおよび１９６ＭＰａとした結果である。
図４中の黒点は、ＡｌＮ膜に生じたピットに起因して発生した欠陥領域である。つまり、黒点の面積が大きいほど、ＡｌＮ膜に生じていたピットの直径が大きかったことを意味する。（ａ）においては、最も大きな黒点が存在する。また、黒点の数も（ｂ）〜（ｅ）に比べて多い。
これに対して、圧力を上げる程、黒点の数が減ることが明らかである。（ｂ）５０ＭＰａでは、（ａ）大気圧と比較して、黒点の数も大きさも減少している。したがって、（ｂ）５０ＭＰａにおいては、ピットの発生確率を低減する効果があると言える。したがって、段階Ｓ４０における圧力条件の下限値は、５０ＭＰａ以上としてもよい。
（ｃ）１００ＭＰａでは、（ｂ）５０ＭＰａと比較して明らかなように、黒点が著しく減少している。したがって、段階Ｓ４０における圧力条件の下限値は、１００ＭＰａ以上としてもよい。（ｄ）１５０ＭＰａおよび（ｅ）１９６ＭＰａでは、ほぼ黒点が存在しない。したがって、段階Ｓ４０における圧力条件の下限値は、１５０ＭＰａ以上としてもよく、また、１９６ＭＰａ以上としてもよい。
図４は１３００℃の実験例である。ただし、本願の発明に係る効果は１３００℃に限定されるものではない。［表１］のＴｓｔａｂｌｅを参照すると、約２７０ＭＰａにおいてＴｓｔａｂｌｅ＝１２００℃と推定される。また、７００ＭＰａにおいてＴｓｔａｂｌｅ＝１３５０℃である。ただし、７００ＭＰａにおいてＴｕｎｓｔａｂｌｅは１５３０℃であるので、１５００℃で急激にＧａＮの分解が進行するとは考え難い。そこで、圧力条件が約２７０ＭＰａ以上１ＧＰａ未満の場合においては、熱処理段階Ｓ４０におけるＧａＮ層１２の温度条件は１２００℃以上１５００℃未満としてもよい。当該温度範囲においても、ＧａＮ層１２の分解を防ぎ、保護膜１８のピットの発生を低減することができると言える。
また、［表１］のＴｓｔａｂｌｅを参照すると、Ｔｓｔａｂｌｅ＝１１８０℃における１５０ＭＰａの３．４％は５．１ＭＰａである。また、Ｔｓｔａｂｌｅ＝１３１５℃における３５０ＭＰａの３．４％は１１．９ＭＰａである。同様に、Ｔｓｔａｂｌｅ＝１３５０℃における７００ＭＰａの３．４％は２３．８ＭＰａであり、Ｔｓｔａｂｌｅ＝１４８０℃における１ＧＰａの３．４％は３４ＭＰａであり、Ｔｓｔａｂｌｅ＝１５９０℃における２ＧＰａの３．４％は６８ＭＰａである。そこで、本例において、１２００℃以上１５００℃以下の温度条件における圧力条件の下限値は、ＧａＮ層１２の分解抑制圧力の３．４％以上であるとしてもよい。
また、同様に［表１］のＴｓｔａｂｌｅを参照すると、Ｔｓｔａｂｌｅ＝１３１５℃における３５０ＭＰａの１４．３％は約５０ＭＰａである。また、Ｔｓｔａｂｌｅ＝１３５０℃における７００ＭＰａの１４．３％は約１００ＭＰａであり、Ｔｓｔａｂｌｅ＝１４８０℃における１ＧＰａの１４．３％は約１４３ＭＰａであり、Ｔｓｔａｂｌｅ＝１５９０℃における２ＧＰａの１４．３％は約２８６ＭＰａである。そこで、本例において、１２００℃以上１５００℃以下の温度条件における圧力条件の下限値は、ＧａＮ層１２の分解抑制圧力の１４．３％以上であるとしてもよい。
（実験例）表２は、被処理積層体６０を所定の圧力［Ｐａ］および温度［℃］で熱処理した場合における、ＡｌＮ膜からなる保護膜１８中の各元素の定量比の平均値を示す実験結果である。熱処理は、図３Ｄと同じ方法で行った。サンプルＮｏ．１Ａ、１Ｂ、１Ｃおよび１Ｄにおいては熱処理時の温度を１３００℃とした。また、サンプルＮｏ．１Ｄ、２および３においては熱処理時の圧力を１９６ＭＰａとした。他の温度および圧力は表２中の数値を参照されたい。
サンプルＮｏ．Ｒｅｆ．は、比較対照実験である。サンプルＮｏ．Ｒｅｆ．においては、圧力および温度はＡｌＮ膜の成膜時のままとした。つまり、圧力は大気圧であり、温度は室温であった。言い換えれば、サンプルＮｏ．Ｒｅｆ．においては、段階Ｓ４０の熱処理を行わなかった。
本実験例から、熱処理における圧力および温度の少なくともいずれかがより高いほど、ＡｌＮ膜中の酸素の定量比が低いことが分かる。ＡｌＮ膜には成膜時に一定量の酸素が取り込まれるが、高圧の窒素雰囲気での熱処理により、ＡｌＮ膜中の酸素が窒素に置換され得る。これにより、ＡｌＮ膜中の酸素が減少して窒素が増加する。つまり、ＡｌＮ膜が窒化される。
ＡｌＮ膜の窒化は、圧力および温度の少なくともいずれかが増加するほど顕著となる。５０ＭＰａ以上または１３００℃以上においてＡｌＮ膜は窒化されていると言える。つまり、ＡｌＮ膜が緻密化されているので、ＡｌＮ膜の保護機能（即ち、下のＧａＮ層１２を保護する機能）をより向上させることができる。
図５は、第２実施形態のＭＯＳＦＥＴ１００の製造工程における段階Ｓ３５を示す図である。本例においては、保護膜１８を形成する段階Ｓ３０において、上部保護膜と１８‐１と下部保護膜１８‐２とを含む保護膜１８を形成する点において第１実施形態と異なる。他の点は、第１実施形態と同じであってよい。
本例の下部保護膜１８‐２は、ＧａＮ層１２と直接接し、ＧａＮ層１２に対してエッチング選択性を有する膜である。本例において、下部保護膜１８‐２はＡｌＮ膜である。下部保護膜１８‐２に求められる特性は、第１実施形態における保護膜１８と同じである。
本例の上部保護膜１８‐１は、下部保護膜１８‐２上に設けられる。本例の上部保護膜１８‐１は、下部保護膜１８‐２よりも平坦な表面を有する。平坦性は、例えば二乗平均平方根粗さＲｒｍｓにより定義する。二乗平均平方根粗さＲｒｍｓとは、基準長さＬだけ輪郭曲線を抜き取ったグラフにおいて、高さの２乗平均平方根を意味する。本例の基準長さＬは１μｍである。また、本例の上部保護膜１８‐１のおもて面１９の二乗平均平方根粗さＲｒｍｓは３ｎｍ未満である。Ｒｒｍｓ＜３ｎｍの表面を有する膜は十分に平坦であると見なしてよい。
本例において、上部保護膜１８‐１は炭素（カーボン）膜である。例えば、上部保護膜１８‐１は、ＣＶＤ成膜した炭素膜である。炭素膜は、予め定められた温度において、ＡｌＮ膜よりも分解しにくい。また、炭素膜は、酸素プラズマアッシングにより、ＡｌＮ膜に対して選択的に除去することができる。本例においては、上部保護膜１８‐１を平坦にできるので、雰囲気ガス（例えば、窒素ガス）が上部保護膜１８‐１のおもて面１９を均等に押し付けることができる。これにより、第１実施形態と比較して、保護膜１８の強度が維持される。また、保護膜１８がＧａＮ層１２から剥がれることを抑制することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
１０・・ＧａＮ基板、１２・・ＧａＮ層、１４・・おもて面、１６・・裏面、１８・・保護膜、１９・・おもて面、２２・・ｎ型領域、２４・・ｐ型ウェル、２５・・チャネル形成領域、２６・・ｐ＋型ウェル、２８・・ｎ＋型ウェル、３０・・ゲート端子、３２・・ゲート絶縁膜、３４・・ゲート電極、４０・・ソース端子、４４・・ソース電極、５０・・ドレイン端子、５４・・ドレイン電極、６０・・被処理積層体、１００・・ＭＯＳＦＥＴ、１１０・・熱間等方加圧装置
Claims (13)
- 化合物半導体層を有する半導体装置の製造方法であって、
おもて面の少なくとも一部に不純物がドープされた前記化合物半導体層の前記おもて面上に直接接する単一の保護膜を設ける段階と、
熱処理する段階の最高温度における前記化合物半導体層の分解抑制圧力よりも上限値が低く、下限値が前記化合物半導体層の分解抑制圧力の１４．３％以上である圧力条件下において、前記化合物半導体層を熱処理する段階と
を備え、
前記保護膜の分解抑制圧力は、前記化合物半導体層の分解抑制圧力よりも低く、
前記熱処理する段階における前記圧力条件の前記下限値は、前記保護膜の分解抑制圧力よりも高く、
前記熱処理する段階において、前記化合物半導体層の温度は１２００℃以上１５００℃未満である、半導体装置の製造方法。 - 前記化合物半導体層および前記保護膜は窒化物半導体であり、
前記熱処理する段階は、窒素を有するガス雰囲気下で行われる
請求項１に記載の半導体装置の製造方法。 - 前記保護膜を設ける段階の前に、前記化合物半導体層の前記おもて面の少なくとも一部に不純物をイオン注入する段階をさらに備える
請求項１または２に記載の半導体装置の製造方法。 - 化合物半導体層を有する半導体装置の製造方法であって、
おもて面の少なくとも一部に不純物がドープされた前記化合物半導体層の前記おもて面上に保護膜を設ける段階と、
熱処理する段階の最高温度における前記化合物半導体層の分解抑制圧力よりも上限値が低く、下限値が５ＭＰａ以上である圧力条件下において、前記化合物半導体層を熱処理する段階と
を備え、
前記保護膜は、
前記化合物半導体層と直接接する下部保護膜と、
前記下部保護膜上に設けられる上部保護膜と
を含み、
前記化合物半導体層は窒化ガリウム層であり、
前記下部保護膜は窒化アルミニウム膜であり、
前記上部保護膜は炭素膜である、半導体装置の製造方法。 - 下部保護膜は、前記化合物半導体層に対してエッチング選択性を有し、
前記上部保護膜は、前記下部保護膜よりも平坦な表面を有する、
請求項４に記載の半導体装置の製造方法。 - 前記保護膜の分解抑制圧力は、前記化合物半導体層の分解抑制圧力よりも低く、
前記熱処理する段階における前記圧力条件の前記下限値は、前記保護膜の分解抑制圧力よりも高い
請求項４または５に記載の半導体装置の製造方法。 - 前記保護膜を設ける段階の前に、前記化合物半導体層の前記おもて面の少なくとも一部に不純物をイオン注入する段階をさらに備える
請求項４から６のいずれか一項に記載の半導体装置の製造方法。 - 前記圧力条件の前記下限値は、５０ＭＰａ以上の圧力である
請求項４から７のいずれか一項に記載の半導体装置の製造方法。 - 前記圧力条件の前記下限値は、１００ＭＰａ以上の圧力である
請求項４から８のいずれか一項に記載の半導体装置の製造方法。 - 前記圧力条件の前記下限値は、１５０ＭＰａ以上である
請求項４から９のいずれか一項に記載の半導体装置の製造方法。 - 前記圧力条件の前記下限値は、前記化合物半導体層の分解抑制圧力の３．４％以上である
請求項４から７のいずれか一項に記載の半導体装置の製造方法。 - 前記圧力条件の前記下限値は、前記化合物半導体層の分解抑制圧力の１４．３％以上である
請求項４から７のいずれか一項に記載の半導体装置の製造方法。 - 前記熱処理する段階において、前記化合物半導体層の温度は１２００℃以上１５００℃未満である
請求項４から１２のいずれか一項に記載の半導体装置の製造方法。
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