JP2016072627A - 連続注入および熱処理によってＧａＮを主成分とする半導体層中のドーパントの活性化を行うための方法 - Google Patents

連続注入および熱処理によってＧａＮを主成分とする半導体層中のドーパントの活性化を行うための方法 Download PDF

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Abstract

【課題】連続注入および熱処理によるＧａＮを主成分とする半導体層中のドーパントの活性化を行う方法を提供すること。【解決手段】ＧａＮを主成分とする半導体中のｎ型またはｐ型ドーパントの活性化を行う方法は、下記のステップ、すなわち、ＧａＮを主成分とする半導体材料層（１ｂ）を備える基板（１）を用意することと、少なくとも２回、下記の連続したステップ、すなわち、半導体材料層（１ｂ）に電気的なドーパント不純物（３）を注入すること、半導体材料層（１ｂ）中の電気的なドーパント不純物（３）を活性化するように熱処理を行い、熱処理が行われるときにキャップ層（２）が半導体材料層（１ｂ）を被覆すること、を行うことと、を備え、電気的なドーパント不純物（３）の２つの注入ステップが熱処理ステップによって分離されている。【選択図】図４

Description

本発明は、半導体層中のドーパントの活性化を行うための方法に関する。
イオン注入は、半導体をドープするために一般的に使用される。ＧａＮ層における、たとえば、Ｓｉ＋イオンの注入によって行われるｎドーピング（電子過剰）の場合、電流法によって得られる活性化比率は、１００％に近い。
一方、ＧａＮなどの半導体においてｐドーピング（ホール過剰）を行うために、公知の方法によっては、特に、ドーパント不純物がＭｇ原子、またはＰ原子とＭｇ原子の混合物の場合は、そのような良好な結果を得ることができない。
活性化比率がそれほどよくない理由の１つは、マグネシウムとガリウムの原子半径が大きく異なるということである（一方が１．３６Åに対してもう一方が１．２６Å）。したがって、マグネシウム原子の場合、ドーピング法の実施中にマグネシウム原子を置換位置に配置するのが困難である。この結果、この種のドーパントを活性化するのが特に困難になり、注入されるドーズ量が大きくなければならず、活性化熱処理が高温で長期間行われなければならない。
また、ドープされていないＧａＮは、結果として生じる残留ｎ型ドーピングを示すことが証明されている。加えて、Ｈ、ＯまたはＳｉ原子による汚染も、エピタキシー法および／または行われる可能性がある次工程のステップのために起きる。結果的に、ｎ型ドーパント濃度は、一般に約１０１３〜１０１８原子／ｃｍ２である。したがって、ｎドーピングを補償し、ｐドープされた材料を得るためには高いドーズ量のｐ型ドーパント種が使用されなければならない。しかしながら、注入されるドーズ量は、一般に５．１０１５原子／ｃｍ２を上回ることができず、さもなければ、半導体は、完全に非晶質になる。
イオン注入の後、半導体の結晶品質を回復し、ドーパントを活性化するために、従来熱処理が行われる。ドーパントが有機金属気相エピタキシー（ＭＯＣＶＤ）によって投入された場合は、活性化アニールも使用されることがある。
最初の方法は、標準熱処理（炉アニール）を行うことにあってもよい。熱処理の温度が８５０℃よりも低い場合、ドーパントは、半導体中へ拡散することができ、蒸発による半導体の棄損が抑えられる。しかしながら、熱処理温度が低すぎ、および／または工業的に適用可能な熱処理が行われ得る時間が短すぎると、ドーパント活性化比率は非常に低い状態にとどまる。
８５０℃を超える温度での熱処理は、結果としてＧａＮを主成分とする半導体を棄損することになる。したがって、半導体が損傷を受けるのを防ぐために保護キャップ層が堆積させられる必要がある。一般に、使用されるキャップ層は、ＡｌＮ、ＳｉＯ２、またはＳｉ３Ｎ４によって形成された基材から作られる。その場合、炉アニール（ＦＡ）または急速熱アニール（ＲＴＡ）および急速熱処理（ＲＴＰ）が行われることがある。キャップ層の品質が十分で、ＧａＮが堆積させられる基板がシリコンから作られている場合は、熱処理が行われるときに印加される温度は、１０００〜１３００℃に備えられてもよい。半導体がサファイア・ブロックに堆積させられる場合は、熱処理は、最大１６００℃まで広がる温度範囲にわたって行われてもよい。
また、熱処理を、最大１５ｋｂａｒとなることができる高圧の印加と管理された雰囲気、たとえば、窒素を主成分とする雰囲気とを組み合わせることが可能である。この場合、キャップ層の堆積は、必要ではない。このドーパント活性化方法は、出版物「Ａｎｎｅａｌｉｎｇ ｏｆ ＧａＮ ｕｎｄｅｒ ｈｉｇｈ ｐｒｅｓｓｕｒｅ ｏｆ ｎｉｔｒｏｇｅｎ」（Ｓ．Ｐｏｒｏｗｓｋｉら、２００２年、Ｊｏｕｒｎａｌ ｏｆ Ｐｈｙｓｉｃｓ：Ｃｏｎｄｅｎｓｅｄ Ｍａｔｔｅｒ、Ｖｏｌ １４）に記載されている。
これらの方法は、８５０℃を超える温度でのＧａＮ層の不安定性を回避する代替案であるが、あまり説得力のある結果を示さず、または使用される装置の特殊性のためにはるかに高価である。
したがって、ＧａＮ表面がキャップ層によって全体的に被覆されている。この層の性質、品質、および厚さは、活性化「熱バジェット」、すなわち、熱処理中に印加され得る温度およびこの処理の期間を規定する。解決策によって、この熱バジェットを増加させてドーパント活性化比率を増加させることができた。しかしながら、ある時間、高温の熱処理を適用することによって、ドーパント不純物の深部拡散などの他の問題が生じ、これによって注入されたドーパントのドーズ量の損失、および濃度プロファイルの変形が生じる。別の欠点は、ｎ型ドーパント種（Ｓｉ、Ｏ、Ｃ）または汚染物質（Ｈ）によるＧａＮ層の汚染である。
図１の曲線プロットは、シリコン基板に堆積させられたＧａＮを主成分とする半導体中の注入されたＭｇのドーパント不純物の濃度を表わすＳＩＭＳ分析を示す。注入は、２００ｋｅＶのエネルギーを有するイオンビームによって行われている。２つのプロットは、１１００℃での標準熱処理ＦＡの前（プロットＡ）、およびそのＦＡの後（プロットＢ）のＧａＮ中の濃度プロファイルを示す。熱処理の前に（プロットＡ）、Ｍｇの濃度は、０．１〜０．３μｍに備えられる深さで最大であり、次いで、より大きな深さに対して大幅に減少する。１１００℃の熱処理の後に（プロットＢ）、Ｍｇの濃度ピークは、半導体の表面で観察され、これに続いて大幅な濃度減少、０．１５〜０．２５μｍに備えられる深さに対して濃度の平坦域、次いで、より大きな深さに対して減少が観察される。ドーパント濃度プロファイルは、極めて不均質であり、ドーズ量の損失が大きい。熱処理の過程で、初期のドーズ量と比較して、ドーズ量は、２つに分割されている。
「Ａｎｎｅａｌｉｎｇ ｏｆ ＧａＮ ｕｎｄｅｒ ｈｉｇｈ ｐｒｅｓｓｕｒｅ ｏｆ ｎｉｔｒｏｇｅｎ」（Ｓ．Ｐｏｒｏｗｓｋｉら、２００２年、Ｊｏｕｒｎａｌ ｏｆ Ｐｈｙｓｉｃｓ：Ｃｏｎｄｅｎｓｅｄ Ｍａｔｔｅｒ、Ｖｏｌ １４）
本発明の目的は、工業規模で実施され得るように、効率的で安価な、ＧａＮを主成分とする半導体中のｎ型またはｐ型ドーパントの活性化方法を実施することにある。
この目的のために、本方法は、下記のステップ、すなわち、
ＧａＮを主成分とする半導体材料層を備える基板を用意することと、
少なくとも２回、下記の連続したステップ、すなわち、
半導体材料層に電気的なドーパント不純物を注入すること、および
半導体材料層中の電気的なドーパント不純物を活性化するように熱処理を行い、熱処理が行われるときにキャップ層が半導体材料層を被覆すること、を行うことと、を備え、
電気的なドーパント不純物の２つの注入ステップが熱処理ステップによって分離されている。
一実施形態によると、キャップ層が、各熱処理のうちの少なくとも１つの熱処理の後に除去されてもよく、次いで、次の熱処理の前に再び半導体材料層に堆積させられてもよい。この場合、キャップ層は、５〜５００ｎｍ、有利には５〜１００ｎｍ、好ましくは５〜４０ｎｍに備えられてもよい。
代替のやり方では、キャップ層は、いくつかの連続した熱処理に使用され、その厚さは、５〜５００ｎｍ、有利には５〜１５０ｎｍ、好ましくは８０〜１２０ｎｍに備えられてもよい。
キャップ層の材料は、ＳｉＯ２、Ｓｉ３Ｎ４、およびＡｌＮから選ばれてもよい。
さらに、それぞれの注入ステップにおいて、注入される全ドーズ量の１０％を超える中間のドーズ量が半導体材料層に注入されてもよく、電気的なドーパント不純物は、以前の注入ステップが行われたときに得られたものとは異なる深さに注入されてもよい。
一実施形態によると、熱処理ステップの少なくとも１つは、１〜７時間の持続時間、１１００℃〜１３００℃に備えられる温度で、雰囲気アニールによって行われてもよい。また、熱処理ステップの少なくとも１つは、１５ｋｂａｒ未満の圧力の管理された雰囲気で、１〜２０分の持続時間、１０００℃〜１６００℃に備えられる温度で行われてもよい。また、熱処理ステップの少なくとも１つは、異なる持続時間および温度の少なくとも２つのアニールの組合せであってもよい。
ｐドーピングの場合、電気的なドーパント不純物は、Ｍｇ、Ｐ、Ｎ、Ｃａ、ＺｎまたはＣから選ばれてもよい。必要とされるドーピングがｎ型である場合、電気的なドーパント不純物は、Ｓｉ、Ｂｅ、Ｇｅ、またはＯから選ばれてもよい。
他の利点および特徴は、単に非限定的な例示目的のために与えられる、添付された図面に表わされた本発明の特定の実施形態に関する以下の説明から明確にわかるであろう。
最新技術で示される、１１００℃の標準炉アニール熱処理前後のＧａＮを主成分とする半導体中のＭｇ＋タイプ・ドーパント注入プロファイルを示す図である。 ドーピング法の実施形態の概略図である。 ドーピング法の実施形態の概略図である。 ドーピング法の実施形態の概略図である。 ドーピング法の実施形態の概略図である。 ドーピング法の実施形態の概略図である。 ドーピング法の実施形態の概略図である。 異なる熱処理温度に対して、従来技術の方法の実施後の、および本方法の実施後のＧａＮを主成分とする半導体中のＭｇ型ドーパントの注入プロファイルを示す図である。
ドーパント活性化方法は、たとえば、シリコン、サファイア、Ａｌ２Ｏ３、またはＳｉＣから作られた支持体１ａ、およびＧａＮを主成分とする半導体材料層１ｂを有利に備える基板１から実施される（図２参照）。代替のやり方では、基板１は、バルクＧａＮから作られてもよい。
基板１がバルクＧａＮブロックの場合は、基板１の前面に堆積させられたものと有利には同一のキャップ層で裏面を被覆することが可能であり、これについては以下に記載される。基板１の前面は、ドーパント不純物のビームによって衝突が行われる面であるとして、および裏面は、前面の反対側の面であるとしてここでは規定される。
支持体１ａがシリコンから作られている場合、基板１の作製は、たとえば、ＲＣＡ洗浄などの、支持体１ａの第１の洗浄ステップを備えることができる。
次いで、半導体材料層１ｂが、エピタキシャル成長による特定の実施形態によって支持体１ａ上に直接作製されてもよい。支持体１ａの材料は、半導体材料層１ｂが整合のとれたやり方で成長するために、半導体材料層１ｂと同様の格子定数を有するように注意深く選ばれなければならない。半導体材料層１ｂの品質を改善するために、少なくとも１μｍの厚さを有するＡｌＧａＮを主成分とする材料によって形成された中間層が、層１ｂのエピタキシャル成長の前に支持体１ａ上に堆積させられてもよい（実施形態は示されていない）。たとえば、サファイアから作られた支持体１ａに対して、ＧａＮを主成分とする半導体材料層１ｂが、半導体材料層１ｂがサファイアから作られている場合は、支持体１ａ上に直接堆積させられてもよい。一方、支持体がシリコンから作られている場合は、ＡｌＧａＮを主成分とするバッファ層が堆積させられることが適切である。
ＡｌＧａＮを主成分とする材料によって意味されるのは、０〜５０％のＧａ原子、ならびにＡｌおよびＮ原子に対する少なくとも５０％の累積原子を備える材料であると理解されたい。したがって、ＡｌＧａＮを主成分とする材料は、ＡｌＮであってもよい。
半導体材料層１ｂの作製が完了すると、半導体材料層１ｂは、５ｎｍ〜１０μｍ、好ましく５００ｎｍ〜１．５μｍに備えられる、理想的には１μｍに等しい厚さを有利には有することができる。
別の代替の実施形態によると、半導体材料層１ｂは、トランスファ技法、たとえば、イオン注入によって脆弱化領域を生成するスマート・カットなどによってシリコン支持体１ａ上に作られてもよい。
この段落で、半導体材料層１ｂの堆積が行われるときに、第１の注入ステップを行うこと、またはエピタキシーによってドーパント種を直接注入することが想定されてもよい（実施形態は図示されていない）。
半導体材料層がｎドープされるように意図されている場合は、Ｓｉ型ドーパントが層１ｂに注入されてもよい。代替のやり方では、Ｓｉ型不純物の代わりに、（イオンまたは中性の）Ｂｅ、Ｇｅ、Ｏなどの他の種を注入することが想定されてもよい。
ｐドーピングを行うために、単独で、または（イオンまたは中性の）ＰもしくはＮ種と共に注入される（イオンまたは中性の）Ｍｇ種などの電気的なドーパント不純物３が半導体材料層１ｂに注入されてもよい。別の選択肢は、（イオンまたは中性の）Ｃａ、ＺｎまたはＣドーパント種を注入することであってもよい。
基板１は、さらに先でわかるように、ドーパント不純物注入および高温熱処理ステップに少なくとも２度さらされるように意図されている。注入されるドーパントの量は、いくつかの連続した注入ステップに分割される。２つの注入ステップは、アニール・ステップによって分離される。このように、アニール・ステップは、以前の注入によって生成された欠陥を少なくとも部分的に治す。
約８５０℃を上回る温度では、ＧａＮを主成分とする半導体材料層１ｂは、アニールが行われるときに、かなり棄損される。したがって、高温で基板１の熱処理を行うためにキャップ層２が有利に堆積させられ、同時にこのキャップ層２によって半導体層１ｂの表面の棄損を大きく抑える（図３参照）。
第１の実施形態によると、本方法は、半導体材料層１ｂ中の第１の注入ステップ（図４参照）の前または後に、およびドーパント不純物の活性化のための第１の熱処理ステップ（図５参照）の前に行われるキャップ層２の形成ステップ（図３参照）を備えることができる。次いで、新しい注入ステップ（図６参照）および熱処理ステップ（図７参照）が連続したやり方で行われる。
連続した熱処理ステップが行われるときにキャップ層２が密度の高い保護バリアを形成するように、キャップ層２の厚さは、５〜５００ｎｍ、有利には５〜１５０ｎｍ、好ましくは８０〜１２０ｎｍに備えられてもよい。従来技術のデバイスと比較して、ドーパント種のドーズ量損失が抑えられ、ドーパント不純物活性化比率が改善される。
代替の実施形態によると、本方法は、キャップ層２の堆積ステップ、注入ステップ、ドーパントを活性化するように意図された熱処理ステップ、およびキャップ層２の除去ステップを連続して備えることができる。次いで、これらのステップが新しい注入を行うために繰り返される。
キャップ層２の使用は、ドーパント種のドーズ量損失を抑えると共に半導体層１ｂが受ける熱活性化バジェットを増加させる。より高温で、したがって、より短い期間にわたって行われる熱処理が想定されてもよく、それによって本方法をより短い時間で実施することが可能となる。ドーパント不純物３の活性化比率も改善される。
別の実施形態によると、キャップ層２の形成ステップおよび注入ステップは、今述べた実施形態に対して逆にされてもよい。したがって、本方法は、注入ステップ、キャップ層２の形成ステップ、熱処理ステップ、およびキャップ層２の除去ステップを連続して備えることができる。次いで、これらのステップは、注入半導体材料層１ｂに再び注入するために繰り返される。
前の実施形態に関しては、各熱処理ステップの前に新しいキャップ層２が堆積させられることによって、いかなる棄損の危険性もなしに、半導体層が受ける熱バジェットを、したがって半導体材料層１ｂ中のドーパントの活性化比率を増加させることができる。
キャップ層２が熱処理の後に除去されるときに、必要とされる場合は、半導体材料層の表面が洗浄されてもよい。可能性のある作業モードは、６０℃でＮＨ４ＯＨ／Ｈ２Ｏ（１：１）の混合物を用いた脱酸によって洗浄を行うことであってもよい。代替のやり方では、第１のキャップ層の洗浄は、その材料に適したその他の表面処理化学作用によって行われてもよい。
キャップ層２が各熱処理の完了時に除去されるとき、キャップ層は、ドーパント３の活性化工程全体にわたってキャップ層の厚さが維持される実施形態の場合ほどには厚くなくてもよい。第１の実施形態と等価な結果を得るために、堆積させられた各キャップ層２は、５〜５００ｎｍ、有利には５〜１００ｎｍ、好ましくは５〜４０ｎｍに備えられる厚さを有することができる。
今述べた３つの実施形態は、組み合わされてもよい。たとえば、第１のキャップ層２が、第１の注入ステップの前に堆積させられてもよく、第２のキャップ層が、第２の注入ステップの後に堆積させられてもよい。その場合、ドーパント活性化工程が完了するまで、第２のキャップ層が維持されてもよい。
ｎドープされた半導体層１ｂを作製するために、キャップ層２は、有利にはシリコンを主成分として作られてもよい。その場合、材料は、ＳｉＯ２またはＳｉ３Ｎ４であってもよい。また、キャップ層２は、アモルファス・シリコンから作られてもよいが、本実施形態は、それほど有利ではない。このようにして熱処理が行われるとき、Ｓｉ原子は、ｎドーピングを促進するように半導体材料層１ｂの方向に拡散することができる。
シリコンを主成分とするキャップ層２は、１５０〜８００℃、有利には７００〜８００℃に備えられる温度で低圧化学気相堆積（ＬＰＣＶＤ）またはＰＥＣＶＤによって作製されてもよい。
本方法がｐドープされた半導体を作製するために実施される場合、キャップ層２の材料は、有利にはＡｌＮから作られてもよい。その場合、キャップ層は、シリコンまたは酸素分子による半導体層１ｂの汚染を防ぎ、熱処理が行われるとき、半導体材料層１ｂの窒素分子の蒸発を防ぐための効率的なバリアを形成する。
ＡｌＮから作られたキャップ層２は、たとえば、半導体材料層１ｂのエピタキシャル成長に使用されるものと同一の装置においてＭＯＣＶＤによって堆積させられてもよい。堆積は、半導体材料の核形成温度、または低温で行われてもよい。代替のやり方では、キャップ層の堆積は、物理的気相堆積（ＰＶＤ）によって行われてもよい。
また、ＡｌＮキャップ層２の堆積は、半導体材料層１ｂのｎドーピングに対して想定されてもよい。ｎドーピングに対しては、ＡｌＮ層は、層１ｂに直接、またはシリコンを主成分とする層の堆積の後に堆積させられてもよい。
代替のやり方では、半導体材料層１ｂ上にキャップ層２を形成するために、ＡｌＮ、ＭｇまたはＭｇＯの連続した堆積を行い、次いで再びＡｌＮの堆積を行うことが可能である。
半導体材料層１ｂ全体で高品質のドーピングを得るためには、３〜５回の連続注入が十分であるように思われる。５回を超える注入が行われる場合、本方法の実施コストは、半導体層のドーピングの改良と比較して非常に高くなり、極めて特殊な技術的用途のために留保されるように思われる。
３回または４回の連続注入を備えるドーピング法によって、高品質のドーピングを手頃なコストで得ることができ、したがってこの方法は、工業規模で実施され得る。
好ましいやり方では、半導体材料層１ｂに注入される全ドーズ量Ｄｔは、１０１５〜１０１６原子／ｃｍ２に備えられてもよく、それぞれの注入ステップで注入される中間のドーズ量Ｄｉは、全ドーズ量Ｄｔの１０％よりも多い。中間のドーズ量Ｄｉは、注入される全ドーズ量Ｄｔの２５〜４０％に備えられるのが有利である。
それぞれの注入ステップにおいて、注入深さＺ、すなわちドーパント不純物３の濃度のピークが半導体材料１ｂ中に位置する深さは、ドーパント不純物３のより均質な分布を得るために有利には異なっていてもよい。本方法は、少なくとも２つの注入ステップを備えるため、ドーパント不純物３の注入は、少なくとも２つの異なる注入深さＺで行われる。
一実施形態によると、電気的なドーパント不純物３は、それぞれの新しい注入ステップにおいてますます深く注入されてもよい（実施形態は示されていない）。
逆に、電気的なドーパント不純物３は、半導体材料層１ｂに連続的にますます浅く注入されてもよい。このため、方法は、それぞれの新しい注入ステップにおいて注入エネルギーを低減することにある。この特に有利な実施形態が図４〜７に示されている。
図示された方法では、全ドーズ量のうちの中間のドーズ量Ｄｉに相当するドーパント不純物３の第１のドーズ量が半導体材料層１ｂに注入される（図４参照）。
ドーパント不純物３の注入は、半導体母材中に結晶粒界または空格子点などの構造的な欠陥４を生成する。これらの欠陥４は、半導体の電気的な品質を大きく制限し、少なくとも部分的に、修復されなければならない。
半導体材料層１ｂにもたらされた欠陥４を修復するために、およびドーパント３を活性化するために、熱処理が行われる（図５参照）。
熱処理は、たとえば、１〜７時間に備えられる期間、１１００〜１３００℃に備えられる温度でアニールすることにあってもよい。
熱処理の後、活性化されたドーパント３は、注入された領域において数が多くなり、構造的な欠陥４は、数が少なくなる。
熱処理によって、半導体材料層１ｂの結晶格子の品質を回復し、その表面状態を再確立することができる。その場合、半導体の機械的および構造的な特性は、ドーパント不純物の注入を受けていない半導体の特性と同様である。
連続したやり方でドーパント不純物３を注入し、それぞれの注入ステップの完了時に熱処理を行うことによって、活性化されるドーパント不純物３のドーズ量がより高くなるため、より効果的な方法を得ることができる。また、このドーピング法は、熱処理によって半導体１ｂの結晶格子が再構築することができるため、それほど侵襲的（ｉｎｖａｓｉｖｅ）ではない。
その場合、第２のイオン注入は、第１の注入に使用されたものとは有利には異なるエネルギーで、および有利にはより少ないドーズ量Ｄｉで行われてもよい。図６に示されている例では、第２の注入が行われるとき、ドーパント３は、半導体材料層１ｂにそれほど深く注入されていない。第１の注入ステップと同様に、注入されたドーパントは、半導体母材に欠陥４を生成する。
したがって、この第２の注入に続いて、半導体材料１ｂに対する良好な電気的な品質を保証するために、半導体材料１ｂの結晶品質を回復すると共にドーパント不純物３を活性化することが意図された第２の熱処理（図７参照）が行われる。
注入および熱処理のステップのこれらの２つの繰り返しに続いて、図示されていない他の注入および熱処理のステップが行われてもよい。
本方法の実施態様の一例は、シリコン基板１ａに堆積させられた１μｍの厚さを有するＧａＮから作られた半導体層１ｂに関わる。その場合、半導体層１ｂを保護するために、１００ｎｍのＳｉＯ２から作られたキャップ層２が半導体層１ｂに堆積させられる。キャップ層２の堆積は、有利には７００〜８００℃に備えられる温度でＬＰＣＶＤによって行われてもよい。
次いで、ｐドーピングが、注入される全ドーズ量が３＊１０１５原子／ｃｍ２であるＭｇ＋イオンを用いて、周囲温度で行われる。第１のイオン注入ステップでは、全ドーズ量の２／３が２００ＫｅＶに等しいエネルギーで注入される。
次いで、標準炉アニール熱処理が１１００℃の温度に置かれた基板に対して４〜６時間行われる。熱処理によって、ドーパント不純物３を注入領域で活性化し、注入ステップ中に半導体層１ｂ中に生成された欠陥４を部分的に修復することができる。
次いで、全体の必要とされるドーズ量の１／６、すなわち０．５＊１０１５原子／ｃｍ２を注入するために、第２のイオン注入が行われる。ドーパント不純物３は、半導体層１ｂの表面に近い領域に位置するように１００ＫｅＶのエネルギーで注入される。
次いで、第２の注入によって生成された欠陥４を修復し、ドーパント不純物３を活性化するように、第１の熱処理と同様の第２の熱処理が行われる。
最後に、全体の必要とされるドーズ量の残りの１／６、すなわち０．５＊１０１５原子／ｃｍ２を注入するために、第３の注入が実施される。ドーパント不純物３は、半導体層１ｂの表面により近く位置するように、より低いエネルギー、たとえば、５０ＫｅＶで有利には注入される。次いで、第３の注入ステップ中に注入されたドーパント３を活性化するために、最初の２つと同様の第３の熱処理が行われる。また、これによって、半導体母材１ｂ中に生成された欠陥の一部を修復することができる。
図８の曲線プロットは、今述べた例によるＧａＮ層のｐドーピング法から得られた注入プロファイルを示す。プロットＡは、１１００℃で６時間の標準炉アニールを受けた基板に対して得られており、プロットＢは、１２００℃で１０分間の標準炉アニールを受けた基板に対して得られている。比較する目的で、プロットＣは、前に述べた従来技術の方法（図１参照）による基板の注入プロファイルに相当する。
連続注入および熱処理を行うことによって、半導体母材中のドーパント濃度の均質性が改善されることが、図８で明確にわかる。
さらに、得られた濃度プロファイルは、熱処理の実施の差、すなわちプロットＡに対しては１１００℃、６時間、およびプロットＢに対しては１２００℃、１０分にもかかわらず類似している。したがって、これらの熱処理温度を分け隔てなく使用することが可能である。
また、ＳｉＯ２キャップ層の使用が半導体材料層１ｂ中のｐドーピングの品質に害を与えないことは注目に値する。しかしながら、これは、熱処理が行われるとき、ＳｉＯ２から作られたキャップ層がＳｉ原子を放出し、したがって、母材のｎドーピングの一因となるため直観に反している（ｃｏｕｎｔｅｒ−ｉｎｔｕｉｔｉｖｅ）。
従来技術の方法によりドープされた基板に関しては、ある量のドーパント不純物３が半導体層１ｂの表面へ移動する。しかしながら、濃度のくぼみは、本実施方法によって消滅し、熱処理の前に存在していた濃度の平坦域が、熱処理の後にも依然として存在する。したがって、上記の方法が実施される場合は、イオンビームによって注入されたドーパント種のドーズ量の損失は、２分の１になる。
今述べた例の代替として、窒素を含有する雰囲気で、および高圧（１５ｋｂａｒ未満）でアニールを行うことが可能である。
管理された雰囲気および高圧を維持しながら、より高温で、より短い期間、たとえば、１２００℃で１〜２０分、または１３００℃で１〜１０分熱処理が行われてもよい。
半導体材料層１ｂが、シリコン支持体の代わりにサファイア支持体１ａ上に堆積させられる場合、最大１６００℃の温度で熱処理を行うことが可能である。
標準炉アニールではなく、管理された窒素雰囲気でＲＴＡ／ＲＴＰタイプの熱処理を行うか、またはそれぞれのドーパント不純物注入ステップの後にそれらを互いに組み合わせることが最終的に可能である。ＲＴＡ／ＲＴＰアニールに使用される温度範囲は、標準炉アニールに使用されるものと同様である。
また、ドーパント不純物の注入温度を修正することによって注入条件を修正することが可能である。注入温度は、１５〜７００℃に備えられてもよく、好ましくは５００℃に等しくてもよい。この温度範囲内にとどまることによって、ＧａＮの表面が棄損される、および窒素放出が観察される温度範囲に入ることを回避することが可能であり、これらの現象は、半導体材料層１ｂがイオン衝撃にさらされるためなおさら起こる可能性が高い。したがって、この温度範囲は、注入中の母材へのドーパント不純物３の挿入と共に、結晶格子の形態での母材の再組織化を促進する。
それぞれのイオン注入ステップにおいて単調なやり方で注入エネルギーを低減させる代わりに、ドーパント不純物３をますます深く注入するように単調なやり方で注入エネルギーを増加させることが可能である。
ＧａＮを主成分とする半導体をドープする本方法によって、ｎまたはｐのドーパント不純物の特に高い活性化比率を得ることができ、従来技術の方法と比較して母材中のドーパント不純物のより均質な分布を提供する。
ｎドープされた、またはｐドープされたＧａＮ構造の形成は、高電子移動度のトランジスタ、ショットキーダイオード、およびＬＥＤなどの光電子部品を生成するのに特に有用である。

Claims (13)

  1. 下記のステップ、すなわち、
    ＧａＮを主成分とする半導体材料層（１ｂ）を備える基板（１）を用意することと、
    少なくとも２回、下記の連続したステップ、すなわち、
    前記半導体材料層（１ｂ）に電気的なドーパント不純物（３）を注入すること、
    前記半導体材料層（１ｂ）中の前記電気的なドーパント不純物（３）を活性化するように熱処理を行い、前記熱処理が行われるときにキャップ層（２）が前記半導体材料層（１ｂ）を被覆すること、を行うことと
    を備えるＧａＮを主成分とする半導体層中のｎ型またはｐ型ドーパントの活性化を行うための方法であって、
    電気的なドーパント不純物（３）の２つの注入ステップが熱処理ステップによって分離されている、方法。
  2. 前記キャップ層（２）が前記熱処理のうちの少なくとも１つの熱処理の後に除去され、次いで第２のキャップ層（２）が次の熱処理の前に前記半導体材料層上に堆積させられる、請求項１に記載のドーパント活性化方法。
  3. 前記キャップ層（２）および／または前記第２のキャップ層（２）の厚さが、５から５００ｎｍの範囲、有利には５から１００ｎｍの範囲、好ましくは５から４０ｎｍの範囲に備えられる、請求項２に記載のドーパント活性化方法。
  4. 前記キャップ層（２）および／または前記第２のキャップ層（２）が、いくつかの連続した熱処理に使用され、その厚さが、５から５００ｎｍの範囲、有利には５から１５０ｎｍの範囲、好ましくは８０から１２０ｎｍの範囲に備えられる、請求項１に記載のドーパント活性化方法。
  5. 前記キャップ層（２）および／または前記第２のキャップ層（２）の材料が、ＳｉＯ２、Ｓｉ３Ｎ４またはＡｌＮから選ばれる、請求項１乃至４のいずれか一項に記載のドーパント活性化方法。
  6. それぞれの注入ステップにおいて、注入される全ドーズ量の１０％を超える中間のドーズ量が注入される、請求項１乃至５のいずれか一項に記載のドーパント活性化方法。
  7. 前記注入ステップの少なくとも１つが、１５から７００℃の範囲に備えられる、好ましくは５００℃に等しい温度で行われる、請求項１乃至６のいずれか一項に記載のドーパント活性化方法。
  8. それぞれの新しい注入ステップにおいて、前記電気的なドーパント不純物（３）が、以前の注入ステップが行われたときに得られたものとは異なる深さで注入される、請求項１乃至７のいずれか一項に記載のドーパント活性化方法。
  9. 前記熱処理ステップの少なくとも１つが、１から７時間の範囲で、１１００℃から１３００℃の範囲に備えられる温度で、大気圧で行われる、請求項１乃至８のいずれか一項に記載のドーパント活性化方法。
  10. 前記熱処理ステップの少なくとも１つが、１５ｋｂａｒ未満の圧力の管理された雰囲気で、１０００℃から１６００℃の範囲に備えられる温度で、１から２０分間の範囲で行われる、請求項１乃至９のいずれか一項に記載のドーパント活性化方法。
  11. 前記熱処理ステップの少なくとも１つが、異なる持続時間および温度の少なくとも２つのアニールの組合せである、請求項１乃至１０のいずれか一項に記載のドーパント活性化方法。
  12. 前記電気的なドーパント不純物（３）が、ｐ型ドーピングを形成するためにＭｇ、Ｐ、Ｎ、Ｃａ、ＺｎまたはＣから選ばれる、請求項１乃至１１のいずれか一項に記載のドーパント活性化方法。
  13. 前記電気的なドーパント不純物（３）が、ｎ型ドーピングを形成するためにＳｉ、Ｂｅ、Ｇｅ、またはＯから選ばれる、請求項１乃至１１のいずれか一項に記載のドーパント活性化方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017208427A (ja) * 2016-05-18 2017-11-24 富士電機株式会社 半導体装置の製造方法
JP2017228703A (ja) * 2016-06-23 2017-12-28 富士電機株式会社 半導体装置の製造方法
JP2019062139A (ja) * 2017-09-28 2019-04-18 豊田合成株式会社 半導体装置の製造方法
JP2020155469A (ja) * 2019-03-18 2020-09-24 国立大学法人東海国立大学機構 窒化物半導体装置の製造方法
JP2020155468A (ja) * 2019-03-18 2020-09-24 国立大学法人東海国立大学機構 窒化物半導体装置の製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6237845B1 (ja) * 2016-08-24 2017-11-29 富士電機株式会社 縦型ｍｏｓｆｅｔおよび縦型ｍｏｓｆｅｔの製造方法
US10991617B2 (en) * 2018-05-15 2021-04-27 Applied Materials, Inc. Methods and apparatus for cleaving of semiconductor substrates
US10930506B2 (en) * 2018-06-20 2021-02-23 Lawrence Livermore National Security, Llc Gallidation assisted impurity doping
CN109473345B (zh) * 2018-11-21 2021-01-15 北京国联万众半导体科技有限公司 一种碳化硅器件的离子注入方法
FR3104808A1 (fr) * 2019-12-12 2021-06-18 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de réalisation d'une couche semiconductrice dopée

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277448A (ja) * 1999-03-26 2000-10-06 Ion Kogaku Kenkyusho:Kk 結晶材料の製造方法および半導体素子
JP2006066439A (ja) * 2004-08-24 2006-03-09 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US20060286784A1 (en) * 2005-06-21 2006-12-21 Igor Usov Method for implantation of high dopant concentrations in wide band gap materials
JP2008135700A (ja) * 2006-11-01 2008-06-12 Furukawa Electric Co Ltd:The Ｉｉｉ族窒化物膜の製造方法及びｉｉｉ族窒化物半導体素子
US20120068188A1 (en) * 2010-09-17 2012-03-22 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Defects Annealing and Impurities Activation in III-Nitride Compound Semiconductors

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0063139A4 (en) * 1980-10-28 1984-02-07 Hughes Aircraft Co METHOD FOR MANUFACTURING A III-V BIPOLAR TRANSISTOR BY SELECTIVE ION IMPLANTATION AND DEVICE OBTAINED ACCORDING TO THIS PROCESS.
US5306662A (en) 1991-11-08 1994-04-26 Nichia Chemical Industries, Ltd. Method of manufacturing P-type compound semiconductor
US5766695A (en) 1996-11-27 1998-06-16 Hughes Electronics Corporation Method for reducing surface layer defects in semiconductor materials having a volatile species
KR100661602B1 (ko) 2005-12-09 2006-12-26 삼성전기주식회사 수직 구조 질화갈륨계 ｌｅｄ 소자의 제조방법
US9040398B2 (en) 2006-05-16 2015-05-26 Cree, Inc. Method of fabricating seminconductor devices including self aligned refractory contacts
US8093597B2 (en) 2007-06-25 2012-01-10 International Rectifier Corporation In situ dopant implantation and growth of a III-nitride semiconductor body
US7994027B2 (en) 2008-05-09 2011-08-09 George Mason Intellectual Properties, Inc. Microwave heating for semiconductor nanostructure fabrication
US7977224B2 (en) 2008-12-03 2011-07-12 The United States Of America As Represented By The Secretary Of The Army Method using multiple layer annealing cap for fabricating group III-nitride semiconductor device structures and devices formed thereby
US20130056793A1 (en) 2011-09-07 2013-03-07 Applied Materials, Inc. Providing group v and group vi over pressure for thermal treatment of compound semiconductor thin films
US10460955B2 (en) * 2014-08-25 2019-10-29 The United States Of America As Represented By The Secretary Of The Army Methodology for annealing group III-nitride semiconductor device structures using novel weighted cover systems

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277448A (ja) * 1999-03-26 2000-10-06 Ion Kogaku Kenkyusho:Kk 結晶材料の製造方法および半導体素子
JP2006066439A (ja) * 2004-08-24 2006-03-09 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US20060286784A1 (en) * 2005-06-21 2006-12-21 Igor Usov Method for implantation of high dopant concentrations in wide band gap materials
JP2008135700A (ja) * 2006-11-01 2008-06-12 Furukawa Electric Co Ltd:The Ｉｉｉ族窒化物膜の製造方法及びｉｉｉ族窒化物半導体素子
US20120068188A1 (en) * 2010-09-17 2012-03-22 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Defects Annealing and Impurities Activation in III-Nitride Compound Semiconductors

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017208427A (ja) * 2016-05-18 2017-11-24 富士電機株式会社 半導体装置の製造方法
JP2017228703A (ja) * 2016-06-23 2017-12-28 富士電機株式会社 半導体装置の製造方法
JP2019062139A (ja) * 2017-09-28 2019-04-18 豊田合成株式会社 半導体装置の製造方法
JP2020155469A (ja) * 2019-03-18 2020-09-24 国立大学法人東海国立大学機構 窒化物半導体装置の製造方法
JP2020155468A (ja) * 2019-03-18 2020-09-24 国立大学法人東海国立大学機構 窒化物半導体装置の製造方法

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Simoen et al. * Imec, Leuven, Belgium,† Institute of Microelectronics of Chinese Academy of Sciences (IMECAS), Beijing, PR China,‡ University of Chinese Academy of Sciences (UCAS), Beijing, PR China
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