JP6586957B2 - 実装基板の製造方法 - Google Patents

実装基板の製造方法 Download PDF

Info

Publication number
JP6586957B2
JP6586957B2 JP2016548845A JP2016548845A JP6586957B2 JP 6586957 B2 JP6586957 B2 JP 6586957B2 JP 2016548845 A JP2016548845 A JP 2016548845A JP 2016548845 A JP2016548845 A JP 2016548845A JP 6586957 B2 JP6586957 B2 JP 6586957B2
Authority
JP
Japan
Prior art keywords
flux
solder bump
solder
layer
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2016548845A
Other languages
English (en)
Other versions
JPWO2016043092A1 (ja
Inventor
研 足立
研 足立
一治 松本
一治 松本
健 児玉
健 児玉
修一 岡
修一 岡
大鳥居　英
英 大鳥居
一成 齋藤
一成 齋藤
佐藤　圭
圭 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of JPWO2016043092A1 publication Critical patent/JPWO2016043092A1/ja
Application granted granted Critical
Publication of JP6586957B2 publication Critical patent/JP6586957B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/0347—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05016—Shape in side view
    • H01L2224/05018—Shape in side view being a conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05023—Disposition the whole internal layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05563—Only on parts of the surface of the internal layer
    • H01L2224/05566—Both on and outside the bonding interface of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11002—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11009—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for protecting parts during manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/1182—Applying permanent coating, e.g. in-situ coating
    • H01L2224/11825—Plating, e.g. electroplating, electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1751—Function
    • H01L2224/17515—Bump connectors having different functions
    • H01L2224/17517—Bump connectors having different functions including bump connectors providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2401—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2401—Structure
    • H01L2224/24011—Deposited, e.g. MCM-D type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24105—Connecting bonding areas at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/245—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2499—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids
    • H01L2224/24996—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/24998—Reinforcing structures, e.g. ramp-like support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/8101—Cleaning the bump connector, e.g. oxide removal step, desmearing
    • H01L2224/81011—Chemical cleaning, e.g. etching, flux
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8121—Applying energy for connecting using a reflow oven
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/82051—Forming additional members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/8238—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/82399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Description

本技術は、配線基板に素子が実装された実装基板の製造方法に関する。
配線基板に対する素子実装において、特に実装する素子が微細で多数の場合には、配線基板に多数の素子を精度良く実装することが必要となる。そのため、従来から、配線基板に対する素子実装に関して、様々な技術が提案されている（特許文献１参照）。
特開２０１３−２３２６６７号公報
ところで、配線基板上に、微細な素子を多数、実装する際には、素子サイズ、もしくは素子間の間隙サイズの小ささに起因する様々な不具合が発生し得る。
したがって、微細な素子の実装において素子サイズもしくは間隙サイズの小ささに起因する不具合の発生を低減することの可能な実装基板の製造方法を提供することが望ましい。
本技術の第１の実施の形態の実装基板の製造方法は、下記の３つのステップを含むものである。
（Ａ１）半導体層上に複数の電極を形成した後、各電極と対向する位置に半田バンプを１つずつ形成する第１ステップ
（Ａ２）各半田バンプを被覆層で被覆したのち被覆層をマスクとして、半導体層を選択的にエッチングすることにより複数の素子に分離する第２ステップ
（Ａ３）被覆層を除去した後、複数の素子を、半田バンプを配線基板側に向けて配線基板上に実装することにより実装基板を形成する第３ステップ
本技術の第１の実施の形態の実装基板の製造方法では、半田バンプを被覆した被覆層をマスクとして素子分離が行われる。これにより、半田バンプの露出機会が最低限に抑えられる。ところで、素子サイズが小さい場合、半田バンプも小さくなるので、半田バンプの表面酸化による接合不良が起こりやすくなる。しかし、本技術では、半田バンプの露出機会が最低限に抑えられるので、半田バンプの表面酸化が抑制され、これにより、半田バンプの接合不良が抑制される。
本技術の第２の実施の形態の実装基板の製造方法は、下記の３つのステップを含むものである。
（Ｂ１）支持基板上に複数の電極を形成した後、各電極を含む表面全体にシード層を形成し、さらに、シード層のうち、電極同士の間の部分と対向する部分に貫通溝を形成する第１ステップ
（Ｂ２）シード層と電気的に接続された複数の半田バンプを、各電極と対向する位置に１つずつ形成する第２ステップ
（Ｂ３）シード層を、貫通溝を利用して複数のシード部に分離したのち、複数の素子を、１または複数の半田バンプを介して支持基板上に実装することにより実装基板を形成する第３ステップ
本技術の第２の実施の形態の実装基板の製造方法では、半田バンプの形成前に、シード層のうち、電極同士の間の部分と対向する部分に貫通溝が形成される。ところで、半田バンプの形成後に、シード層に対して上記貫通溝を形成する場合には、例えば、各半田バンプを被覆層で被覆し、その被覆層にアスペクト比の大きな溝を形成し、その溝を介して、シード層をエッチングすることが必要となる。素子間の間隙サイズが小さい場合、溝の幅も小さくなるので、シード層のエッチングを行うことが難しくなる。しかし、本技術では、半田バンプの形成前に、シード層に対して上記貫通溝を形成するので、シード層のエッチングを容易に行うことができる。
本技術の一実施の形態の実装基板は、配線基板と、配線基板の上面と対向する位置に配置された複数の素子と、配線基板と各素子との間に１つずつもしくは複数個ずつ設けられ、配線基板と各素子とを互いに電気的に接続する複数の半田バンプとを備えている。各素子は、半導体層と、半導体層の下面の一部に接して設けられた１または複数の電極と、半導体層の下面のうち１または複数の電極以外の部分全体に接すると共に半導体層の側面には接せずに設けられた絶縁層とを有している。
本技術の一実施の形態の実装基板では、絶縁層が、半導体層の下面のうち１または複数の電極以外の部分全体に接すると共に半導体層の側面には接せずに設けられている。ここで、例えば、素子および半田バンプからなる複合素子を、半田バンプを配線基板側に向けて、フラックスの塗布された配線基板上に実装することにより本技術の実装基板を製造したとする。この場合、例えば、半田バンプを被覆する被覆層をマスクとして、半導体層、絶縁層およびシード部からなる積層体を貫通するまで選択的にエッチングすることにより、各素子を形成することができる。各素子をこのようにした形成した場合、互いに異なるマスクで、半導体層、絶縁層およびシード部を選択的にエッチングしたときと比べて、半田バンプの芯と、素子の芯との芯ズレが小さくなる。半田バンプの芯と、素子の芯との芯ズレが大きい場合、実装位置の精度が悪化しやすい。特に、素子サイズが小さい場合には、実装位置の精度が大幅に悪化するだけでなく、素子が傾いた状態で実装されやすい。しかし、本技術では、半田バンプの芯と、素子の芯との芯ズレが小さいので、実装位置の精度が非常に高く、素子が傾いた状態で実装される可能性は極めて低い。
本技術の第１の実施の形態の製造方法によれば、素子サイズが小さくても半田バンプの表面酸化による接合不良を抑制することができるようにしたので、素子サイズの小ささに起因する不具合を抑制することができる。なお、本技術の効果は、ここに記載された効果に必ずしも限定されず、本明細書中に記載されたいずれの効果であってもよい。
本技術の第２の実施の形態の実装基板の製造方法によれば、素子間の間隙サイズが小さくてもシード層のエッチングを容易に行うことができるようにしたので、素子間の間隙サイズの小ささに起因する不具合を抑制することができる。なお、本技術の効果は、ここに記載された効果に必ずしも限定されず、本明細書中に記載されたいずれの効果であってもよい。
本技術の一実施の形態の実装基板によれば、素子サイズが小さくても実装位置の精度の低下や、素子が傾いた状態で実装される可能性を低減できるようにしたので、素子サイズの小ささに起因する不具合を抑制することができる。なお、本技術の効果は、ここに記載された効果に必ずしも限定されず、本明細書中に記載されたいずれの効果であってもよい。
本技術の第１の実施形態に係る実装基板の上面構成の一例を表す図である。 図１の実装基板のＡ−Ａ線における断面構成の一例を表す図である。 図１の実装基板のＢ−Ｂ線における断面構成の一例を表す図である。 図１の実装基板の製造工程の一例を表す流れ図である。 配線基板の構成の一例を表す断面図である。 図５に続く工程を表す断面図である。 図６に続く工程を表す断面図である。 図７に続く工程を表す断面図である。 図８Ａの平面構成の一例を表す図である。 図８Ａに続く工程を表す断面図である。 図９に続く工程を表す断面図である。 図１０に続く工程を表す断面図である。 図１１Ａの平面構成の一例を表す図である。 図１１Ａに続く工程を表す断面図である。 図１２に続く工程を表す断面図である。 乾燥時、プリヒート時およびリフロー時の温度の一例を表す図である。 図１３に続く工程を表す断面図である。 図１５に続く工程を表す断面図である。 図１６に続く工程を表す断面図である。 図１７に続く工程を表す断面図である。 本技術の第２の実施形態に係る実装基板の上面構成の一例を表す図である。 図１９の実装基板のＡ−Ａ線における断面構成の一例を表す図である。 図１９の実装基板のＢ−Ｂ線における断面構成の一例を表す図である。 図１９の実装基板の製造工程の一例を表す流れ図である。 配線基板の構成の一例を表す断面図である。 図２３に続く工程を表す断面図である。 図２４に続く工程を表す断面図である。 図２５に続く工程を表す断面図である。 図２６に続く工程を表す断面図である。 図２７に続く工程を表す断面図である。 素子および半田バンプからなる複合素子の製造工程の一例を表す流れ図である。 素子基板の構成の一例を表す断面図である。 図３０に続く工程を表す断面図である。 図３１に続く工程を表す断面図である。 図３２に続く工程を表す断面図である。 図３３に続く工程を表す断面図である。 図３４に続く工程を表す断面図である。 図３５に続く工程を表す断面図である。 図３６に続く工程を表す断面図である。 本技術の第３の実施形態に係る電子機器の概略構成の一例を表す図である。
以下、本技術を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

１．第１の実施の形態（実装基板）
バンプ形成前に電極間のシード層を除去する例
配線基板にバンプを設けた上で実装を行う例
２．第２の実施の形態（実装基板）
バンプを被覆したフォトレジストをマスクとして素子分離を行う例
素子にバンプを設けた上で実装を行う例
３．各実施の形態に共通の変形例（実装基板）
４．第３の実施の形態（電子機器）
上記各実施の形態の実装基板を電子機器に搭載した例
＜１．第１の実施の形態＞
[構成]
まず、本技術の第１の実施の形態に係る実装基板１について説明する。図１は、実装基板１の上面構成の一例を表したものである。図２は、実装基板１のＡ−Ａ線における断面構成の一例を表したものである。図３は、実装基板１のＢ−Ｂ線における断面構成の一例を表したものである。実装基板１は、配線基板１０と、複数の素子２０と、複数の半田バンプ３０とを備えている。実装基板１は、配線基板１０上に複数の素子２０が複数の半田バンプ３０を介して実装されたものである。配線基板１０と、各素子２０とは、複数の半田バンプ３０を介して互いに電気的に接続されている。
（配線基板１０）
配線基板１０は、支持基板１１、複数の電極パッド１２、複数の電極パッド１３、絶縁層１４および複数の配線１５を有している。複数の電極パッド１２、複数の電極パッド１３、および複数の配線１５は、例えば、それぞれ、素子２０ごとに１つずつ割り当てられている。
支持基板１１は、複数の素子２０を支持するものである。支持基板１１は、例えば、シリコン基板や、ガラス基板、石英基板、樹脂基板などで構成されている。
電極パッド１２は、例えば、支持基板１１に接して形成されている。電極パッド１２は、半田バンプ３０の直下に配置されており、半田バンプ３０と接している。電極パッド１２は、半田バンプ３０を介して、素子２０の電極２２（後述）と電気的に接続されている。複数の電極パッド１２は、素子２０の配列ピッチと同一の配列ピッチで配置されている。
電極パッド１２は、電極１２Ａ、シード部１２Ｂおよびバリア部１２Ｃを支持基板１１上にこの順に積層して構成されたものである。電極１２Ａは、支持基板１１に接して形成されており、半田バンプ３０と対向する位置に配置されている。電極１２Ａは、絶縁層１４の開口１４Ａ（後述）と対向する位置に配置されている。開口１４Ａ内には、電極１２Ａの上面が露出している。電極１２Ａは、例えば、銅、アルミニウムなどの配線材料で構成されている。シード部１２Ｂは、例えば、電極１２Ａの上面を含む絶縁層１４の上面の一部に接して形成されている。シード部１２Ｂは、電解めっき時の電極層として機能する。シード部１２Ｂは、例えば、チタンおよび銅をこの順に積層して構成されている。互いに隣接するシード部１２Ｂ同士の間隙は、例えば、半田バンプ３０のサイズ（例えば直径１５μｍ程度）よりも狭く、例えば、２μｍ程度となっている。バリア部１２Ｃは、シード部１２Ｂに接して形成されており、半田バンプ３０と対向する位置に配置されている。バリア部１２Ｃは、例えば、半田バンプ３０の下地となるＵＢＭ（アンダー・バンプ・メタル）である。ＵＢＭは、例えば、Ｎｉなどで構成されており、半田拡散抑制層として機能する。
電極パッド１３は、例えば、電極パッド１２と同様、支持基板１１に接して形成されている。電極パッド１３は、絶縁層１４の開口１４Ｂ（後述）と対向する位置に配置されている。開口１４Ｂ内には、電極パッド１３の上面が露出している。電極パッド１３は、半田バンプ３０の直下とは異なる位置に配置されており、配線１５を介して、素子２０の電極２４（後述）に電気的に接続されている。電極パッド１３は、例えば、銅、アルミニウムなどの配線材料で構成されている。
絶縁層１４は、各電極パッド１２と対向する位置に開口１４Ａを有しており、さらに、各電極パッド１３と対向する位置に開口１４Ｂを有している。電極１２Ａは、開口１４Ａと対向する位置に配置されている。電極パッド１３は、開口１４Ｂと対向する位置に配置されている。絶縁層１４は、実装基板１として必要とされる電気的特性および信頼性を持ち、かつ半田リフロー温度に耐え得るものであればよく、例えば、ガラスエポキシや、ソルダーレジスト、ポリイミド、二酸化ケイ素、窒化ケイ素などで構成されている。
配線１５は、電極パッド１３と電極２４とを互いに電気的に接続している。配線１５は、例えば、銅、アルミニウムなどの配線材料で構成されている。配線１５は、例えば、素子２０の側面に接触せずに中空に配置されている。なお、実装基板１が、各素子２０や配線１５等を埋め込む埋め込み層を備えていてもよい。
（素子２０）
複数の素子２０は、配線基板１０の上面と対向する位置に配置されている。各素子２０は、例えば、転写技術を用いて、素子基板から、半田バンプ３０を介して配線基板１０上に転写されたものである。なお、各素子２０が、転写以外の方法（例えば、マウンタ）によって半田バンプ３０上に配置されたものであってもよい。各素子２０は、面内において互いに離間して配置されている。素子２０は、例えば、サブミリサイズのチップである。なお、素子２０は、サブミリサイズよりも大きなサイズであってもよい。素子２０は、装置や電子回路などの構成要素となる個々の部品で、チップ状の部品である。素子２０は、例えば、発光素子（ＬＥＤ（発光ダイオード）、ＬＤ（レーザダイオード）、有機ＥＬなど）、受光素子（ＰＤ（フォトダイオード）など）、回路素子（コンデンサ、トランジスタ、抵抗、ＩＣ（集積回路）、ＬＳＩ（大規模集積回路）など）である。また、素子２０は、例えば、上記発光素子、上記受光素子および上記回路素子のうち少なくとも２つを含むものであってもよい。
素子２０は、例えば、図２に示したように、半導体層２１と、半導体層２１の下面に設けられた電極２２および絶縁層２３と、半導体層２１の上面に設けられた電極２４および絶縁層２５とを有している。素子２０は、半導体層２１の下面に電極２２および電極２４を有していてもよいし、半導体層２１の下面に複数の電極２２を有していてもよい。以下では、素子２０は、半導体層２１の下面に１つの電極２２を有するとともに、半導体層２１の上面に１つの電極２４を有するものとする。
半導体層２１は、上で例示した素子２０の機能を司る部分であり、例えば、ＬＥＤ、ＬＤ，有機ＥＬ、ＰＤ、コンデンサ、トランジスタ、抵抗、ＩＣ、ＬＳＩなどを含んで構成されている。
電極２２は、半導体層２１の下面の一部に接して設けられている。電極２２は、半導体層２１および半田バンプ３０を互いに電気的に接続させるものである。なお、各素子２０に複数の電極２２が設けられている場合に、そのうちの一部の電極２２が、半導体層２１の機能の役に立っていないダミーであってもよい。この場合、ダミーの電極２２と、このダミーの電極２２上に設けられた半田バンプ３０とからなる部分は、素子２０の安定性を確保する金属製の突起として機能する。
電極２２は、例えば、図２に示したように、電極２２Ａ、シード部２２Ｂおよびバリア部２２Ｃを半導体層２１側からこの順に積層して構成されたものである。電極２２Ａは、半導体層２１の下面の一部に接して設けられており、絶縁層２３の開口と対向する位置に配置されている。シード部２２Ｂは、電解めっき時の電極層として機能する。シード部２２Ｂは、例えば、チタンおよび銅をこの順に積層して構成されている。シード部２２Ｂは、電極２２Ａと、絶縁層２３とに接して設けられている。シード部２２Ｂは、電極２２Ａ、バリア部２２Ｃおよび半田バンプ３０に電気的に接続されている。バリア部２２Ｃは、例えば、ＵＢＭ（アンダー・バンプ・メタル）である。
絶縁層２３は、電極２２Ａと対向する位置に開口を有している。絶縁層２３の開口内には、電極２２Ａが露出している。絶縁層２３は、半導体層２１の下面のうち電極２２Ａに接していない部分全体に接すると共に半導体層２１の側面にも接して設けられている。絶縁層２３は、例えば、二酸化ケイ素、窒化ケイ素などで構成されている。
電極２４は、半導体層２１および配線１５を互いに電気的に接続させるものである。電極２４は、半導体層２１の上面の一部に接して設けられおり、絶縁層２５の開口と対向する位置に配置されている。絶縁層２５は、電極２４と対向する位置に開口を有している。絶縁層２５は、例えば、二酸化ケイ素、窒化ケイ素などで構成されている。
（半田バンプ３０）
複数の半田バンプ３０は、配線基板１０と各素子２０との間に１つずつもしくは複数個ずつ設けられている。具体的には、複数の半田バンプ３０は、各電極２２と対向する位置に１つずつ設けられている。半田バンプ３０は、配線基板１０と素子２０とを互いに電気的に接続するものである。なお、各素子２０において、一部の電極２２が上述のダミーである場合には、ダミーの電極２２に接する半田バンプ３０は、素子２０の安定性を確保する金属製の突起として機能する。半田バンプ３０の直径は、例えば、いわゆるマイクロバンプのサイズよりも小さくなっており、例えば、１５μｍ程度となっている。半田バンプ３０の高さは、電極パッド１２と素子２０の電極２２が直接、接することのない高さとなっていることが好ましく、例えば、５μｍ程度となっている。互いに隣接する半田バンプ３０同士の間隙は、例えば、半田バンプ３０のサイズ（例えば直径１５μｍ程度）よりも狭く、例えば、１０μｍ程度となっている。半田バンプ３０は、例えば、スズおよび銀を含む合金で構成されており、例えば、電解めっきなどによって形成されている。
［製造方法］
次に、実装基板１の製造方法の一例について説明する。
図４は、実装基板１の製造工程の一例を流れ図で表したものである。図５〜図１３、図１５〜図１８は、実装基板１の製造工程の一例を断面図で表したものである。図１４は、乾燥時、プリヒート時およびリフロー時の温度の一例を表したものである。
まず、支持基板１１上に複数の電極１２Ａを形成する（ステップＳ１０１、図５）。次に、各電極１２Ａを含む表面全体に絶縁層１４を形成したのち、各電極１２Ａの上面と対向する位置に開口１４Ａを形成する（図６）。これにより、各開口１４Ａ内に、電極１２Ａが露出する。次に、例えば、スパッタ法などにより、各電極１２Ａを含む表面全体にシード層１２Ｂ’を形成する（ステップＳ１０２、図７）。
次に、表面全体にフォトレジスト層１１０を形成したのち、フォトレジスト層１１０のうち、電極１２Ａ同士の間の部分と対向する部分に溝１１０Ａを形成する（図８Ａ，図８Ｂ参照）。溝１１０Ａは、フォトレジスト層１１０を貫通する貫通溝となっている。次に、フォトレジスト層１１０をマスクとして、シード層１２Ｂ’を選択的にエッチングする。具体的には、シード層１２Ｂ’のうち電極１２Ａ同士の間の部分と対向する部分を選択的にエッチングする。これにより、シード層１２Ｂ’のうち、互いに隣接する電極１２Ａ同士の間の部分と対向する部分に、シード層１２Ｂ’を貫通する貫通溝１２−１を形成する（ステップＳ１０３、図８Ａ，図８Ｂ）。シード層１２Ｂ’が銅で構成されている部分に対しては、例えば、過酸化水素−リン酸系水溶液をエッチャントとして用いる。シード層１２Ｂ’がチタン構成されている部分に対しては、例えば、フッ素系化合物をエッチャントとして用いる。
次に、フォトレジスト層１１０を除去した後、表面全体にフォトレジスト層１２０を形成し、フォトレジスト層１２０のうち、各電極１２Ａと対向する部分に開口１２０Ａを形成する（図９）。次に、例えば、電解めっき法を用いて、各バリア部１２Ｃおよび各半田バンプ３０を形成する。具体的には、電解めっき法を用いて、各開口１２０Ａ内に露出するシード層１２Ｂ’上に、バリア部１２Ｃおよび半田バンプ３０をこの順に形成する（ステップＳ１０４、図１０）。これにより、シード層１２Ｂ’と電気的に接続された複数のバリア部１２Ｃおよび複数の半田バンプ３０を、それぞれ、各電極１２Ａと対向する位置に１つずつ形成する。また、電解めっき法を用いて各半田バンプ３０を形成することにより、各半田バンプ３０の上面を平坦面３０Ａにする。各平坦面３０Ａが、後の工程における実装面としての役割を有している。
ところで、複数の半田バンプ３０を、電解めっき法を用いて形成する場合には、複数の半田バンプ３０を形成するとともに、通電状態で複数の半田バンプ３０をめっき浴から引き上げることが好ましい。つまり、めっき終了時に於いても通電をし続けることが好ましい。その後、フォトレジスト層１２０を除去する。このようにして、配線基板１０が形成されるとともに、配線基板１０上に、半田バンプ３０が形成される。その後、後述のフラックス１３０を塗布する工程を実施するまでの間、各半田バンプ３０の表面の酸化が進行するのを防止するために、各半田バンプ３０を含む表面全体にフォトレジスト層１５０を塗布しておく（図１１Ａ参照）。このとき、フォトレジスト層１５０をマスクとしてシード層１２Ｂ’をさらに選択的にエッチングすることにより、貫通溝１２−１同士を連通させ、その結果、シード層１２Ｂ’を複数のシード部１２Ｂに分離する。例えば、まず、フォトレジスト層１５０のうち、貫通溝１２−１の端部と対向する部分を含む部分に溝１５０Ａを形成する（図１１Ｂ参照）。溝１５０Ａは、例えば、電極１２Ａと対向する部分を取り囲む格子状となっている。次に、溝１５０Ａを介してシード層１２Ｂ’を選択的にエッチングする。このように、シード層１２Ｂ’を、各貫通溝１２−１を利用して複数のシード部１２Ｂに分離する。このとき、複数のシード部１２Ｂは、各電極１２Ａと対向する位置に１つずつ設けられている。
次に、フォトレジスト層１５０を除去したのち、各半田バンプ３０を含む表面全体にフラックス１３０を塗布する（図１２）。フラックス１３０は、素子２０の保持と、半田濡れ性の向上の役割を有している。
半田バンプ３０がマイクロバンプのサイズよりも小さく、かつ、１つの素子２０に割り当てられた半田バンプ３０の数が２以下である場合、素子２０が半田バンプ３０上に実装されてからリフローが実施されるまでの間、素子２０が自立状態を維持するのは非常に難しい。そこで、フラックス１３０に高い粘性を持たせることで、フラックス１３０で素子２０の自立を確保し、素子２０の位置ずれを抑制する。ここで、フラックス１３０の粘度は、概ね５０〜１０００Ｐａ・ｓの範囲が適当である。適切な粘度は素子２０の形状やサイズ、半田バンプ３０などの状態によって選択される。フラックス１３０の塗布には、スピンコート、スプレー、ドクターブレード、スリットコータ、フラックスシートなどいくつかの方法がある。フラックス１３０の塗布の方法は、上記のいずれの方法であってもよい。
次に、フラックス１３０を塗布した状態で、複数の素子２０を、１または複数の半田バンプ３０を介して配線基板１０上に実装する（ステップＳ１０５、図１３）。例えば、複数の素子２０を、半田バンプ３０を介して配線基板１０上に転写する。なお、各素子２０を、転写以外の方法によって半田バンプ３０上に実装してもよい。続いて、乾燥を行い、その後に、プリヒートとリフローを行う（ステップＳ１０６）。乾燥、プリヒートおよびリフローの一連の加熱工程をリフロー炉内で行ってもよい。また、乾燥だけリフロー炉外で行い、プリヒートおよびリフローをリフロー炉内で行ってもよい。乾燥を行った後の配線基板１０に対して、直ちにプリヒートを行う必要はない。乾燥を行った後の配線基板１０を、一旦、所定の保管場所で保管した後で、配線基板１０に対しプリヒートを行ってもよい。プリヒートおよびリフローについては、リフロー炉内で連続して行うことが好ましい。なお、乾燥を行わずにプリヒートとリフローを行っても問題無い場合には、乾燥を省いても構わない。
図１４は、上述したように、乾燥時、プリヒート時およびリフロー時の温度の一例を表したものである。実装を行った後は、乾燥期間Δｔ３、プリヒート期間Δｔ４およびリフロー期間Δｔ５をこの順に経る。乾燥期間Δｔ３は、実装を行った後、フラックス１３０をフラックス１３０の軟化点Ｔ１よりも低い温度に加熱することにより、フラックス１３０に含まれる溶剤を揮発させる期間（つまり、フラックス１３０を乾燥させる期間）である。乾燥期間Δｔ３は、フラックス固相期間Δｔ１内の一部分に相当する。プリヒート期間Δｔ４は、フラックス１３０の軟化点Ｔ１よりも高く、半田バンプ３０の融点（半田融点Ｔ２）よりも低い温度でフラックス１３０を加熱することにより、フラックス１３０を活性化させると共に、フラックス１３０に含まれるロジン等を揮発させる期間である。フラックス１３０に含まれるロジン等が揮発することにより、フラックス１３０の液面が低下する。リフロー期間Δｔ５は、リフローを行う期間である。プリヒート期間Δｔ４およびリフロー期間Δｔ５は、フラックス液相期間Δｔ２内の一部分に相当する。従って、実装を行った後は、フラックス１３０をフラックス１３０の軟化点Ｔ１よりも低い温度に加熱することにより乾燥させた後、フラックス１３０をフラックス１３０の軟化点Ｔ１よりも高く、半田バンプ３０の融点（半田融点Ｔ２）よりも低い温度で加熱することにより、フラックス１３０を活性化させると共にフラックス１３０の液面を下げた上で、リフローを行う。
本実施の形態では、乾燥期間Δｔ３を設け、例えば、フラックス１３０の軟化点Ｔ１よりも低い温度で静かに溶剤を揮発させ、フラックス１３０を乾燥させることにより素子２０を固定しておく。
フラックス１３０の配合によっては乾燥時にも素子２０が移動してしまう可能性がある。粘度を追求するために粘性が高く揮発性の低い溶剤を用いた場合、無理に揮発させようとするとフラックス１３０が対流を起こし、これによって素子２０が移動してしまうことがある。このため、溶剤の選定には十分な配慮が必要で、フラックス１３０の乾燥温度、フラックス１３０の溶剤の蒸気圧、およびフラックス１３０の固体比などを適切に設定する事が重要である。特に、回転塗布やスプレーなどでフラックス１３０を低粘度で塗布した後、そのフラックス１３０を、素子２０を保持するのに適切な粘度に増粘し、実装後に乾燥させる場合は、各ステップの各温度もしくは圧力で対流を起こすこと無く速やかに揮発する様な溶剤をフラックス１３０に配合しておくことが効果的である。フラックス１３０の溶剤として特に指定するものでは無いが、ＩＰＡやシンナーの様に揮発性に富んだ溶剤は、素子２０を実装する段階で粘度が変化したり、乾燥したりしてしまう問題があり好ましくない。室温での揮発性は緩やかであって、５０〜１００℃以下の低温で緩やかで且つ異なる蒸気圧を有する溶剤を複数組み合わせて用いることが好ましい。乾燥期間Δｔ３の乾燥条件はフラックス１３０と溶剤、実装した素子２０の関係で求められる。
また、本実施の形態では、乾燥期間Δｔ３の終了後、プリヒートおよびリフローをこの順に行う。
リフロー工程によって素子２０と配線基板１０とを、半田バンプ３０を介して接合する。リフロー温度プロファイルは、用いる半田によって適宜設定される。プリヒートのプロファイルは、フラックス１３０の特性と整合を取る必要が有る。まず一般的なフラックスでは、ロジンが軟化してから活性の効力が発揮される。従ってプリヒート温度の下限はロジンの軟化点を上回ることが必要となる。一方、これまで素子２０を保持してきたフラックス１３０は、加熱によって軟化または気化するが、ロジンの軟化点が高いと揮発せずにリフロー中は高粘度の粘性液体として対流を繰り返す。この様な状態の中ではんだ融点Ｔ２に到達するとフラックス１３０が素子の接合性を悪化させる要因となり、これによって接合不良や素子の位置ずれ、傾きなどの実装不良が発生する。これを防ぐためには、フラックス１３０が、はんだ融点Ｔ２に到達するまでに、半田バンプ３０と電極２２との接合面３０Ｂを僅かに覆う体積にまでフラックス１３０を減少（揮発）させておくことが好ましい。ただし、リフロー期間中、フラックス１３０の液面が、半田バンプ３０と素子２０との接合面３０Ｂよりも高い位置にあることが必要である（図１５）。従って、プリヒート温度の上限は、ロジンの種類（軟化点）とその減少量で決定される。プリヒート時間は、ロジン（フラックス１３０）が適切な体積になる時間で設定される事が好ましい。
以上のことから、フラックス１３０は、リフロー終了までの間に各素子２０が半田バンプ３０（接合領域）から逸脱しない粘度を有していることが好ましい。フラックス１３０は、さらに、リフロー時にセルフアライメント効果が得られる範囲内でフラックス１３０の液面１３０Ａが下がる揮発性を有していることが好ましい。
最後に、フラックス１３０を除去する（図１６）。その後、各素子２０をドーム状に覆うフォトレジスト層１４０を形成する（図１７）。このとき、フォトレジスト層１４０のうち、電極２４と対向する部分に開口１４０Ａを設ける。次に、電極パッド１３、フォトレジスト層１４０および開口１４０Ａ内に露出する電極２４の表面に配線１５を設ける（図１８）。必要に応じて、各素子２０を埋め込む埋め込み層を設ける。このようにして、実装基板１を形成する。
[効果]
次に、実装基板１の製造方法の効果について説明する。
従来、シードメタルのエッチングでは、半田バンプ形成後に、半田バンプをマスクにして、薬品を用いてシードメタルを選択的に除去する事が多い。しかし、シードメタルは、表面全体に形成されており、シードメタルを除去すべき箇所が多い。そのため、シードメタルを選択的にエッチングしているうちに、シードメタルのうち、半田バンプ直下の部分が大きく削り取られ、サイドエッチングが進行してしまう。半田バンプのサイズが大きい場合には、サイドエッチングが強度の信頼性に問題を与えることはないが、半田バンプのサイズが、例えば３０μｍを下回る場合には、サイドエッチングに起因して必要な強度を維持する事が困難になる。
このため、例えば、フォトレジストなどで半田バンプを覆い、これをマスクとしてエッチングを行うことにより、半田バンプの直下にサイドエッチングが生じるのを防止することができる。しかし、例えば、半田バンプ同士の間隔が３０μｍを下回る程度に狭くなっている場合には、半田バンプそのものを覆うパターンを形成することが著しく困難となったり、エッチング液が十分に行き渡らなくなったりする。その結果、シードメタルの所望の箇所を完全に除去することができないという問題が生じ得る。
一方、本実施の形態では、半田バンプ３０の形成前に、シード層１２Ｂ’のうち、電極１２Ａ同士の間の部分と対向する部分に貫通溝１２−１が形成される。これにより、素子２０間の間隙サイズが小さくてもシード層１２Ｂ’のエッチングを容易に行うことができる。その結果、素子２０間の間隙サイズの小ささに起因する不具合を抑制することができる。
また、銀の様な貴金属では、通電を行わなくてもめっき成長が行われる。そのため、通電を終わらせた上で、半田バンプ３０をめっき浴から引き上げた場合には、半田バンプ３０の表面に銀が優先的に堆積し、半田バンプ３０の表面が、銀リッチな組成となる。半田バンプの体積が大きい場合には、半田バンプに占める表面部分の割合が小さいので、表面部分の組成変化の影響を無視することが出来る。しかし、半田バンプの体積が、マイクロバンプ程度の体積またはそれより小さい体積となっている場合には、表面部分の組成変化の影響を無視することができなくなり、表面部分の組成変化が、半田バンプのリフロー温度に著しく影響を与える。
しかし、本実施の形態において、複数の半田バンプ３０を形成する際に、通電状態で複数の半田バンプ３０がめっき浴から引き上げられる場合（つまり、めっき終了時に於いても通電をし続ける場合）には、半田バンプ３０の表面の金属組成比が、半田バンプ３０の内部の金属組成比と変わらない状態でめっきを終了させることができる。その結果、リフロー不具合が生じる虞を低減することができる。さらに、本実施の形態において、電解めっき法を用いて各半田バンプ３０が形成される場合には、各半田バンプ３０の上面が平坦面３０Ａとなる。これにより、素子２０の実装面が平坦面３０Ａとなるので、素子２０を半田ボール上に実装する場合と比べて、素子２０が半田バンプ３０の上面で傾く虞を低減することができる。その結果、リフロー不具合が生じる虞を低減することができる。
また、通常のはんだ実装においては、フラックス１３０を乾燥させる事は無い。しかし、本実施の形態のように微小な半田バンプ３０が用いられる場合には、フラックス１３０を塗布した状態でいきなり半田リフロー炉に入れると溶剤の急激な揮発によって素子２０が移動してしまうことがある。そのため、本実施の形態において、乾燥期間Δｔ３が設けられている場合には、フラックス１３０の軟化点Ｔ１よりも低い温度で静かに溶剤を揮発させ、フラックス１３０を乾燥させることにより素子２０が固定される。これにより、プリヒート時およびリフロー時に素子２０が移動するのを抑制することができる。その結果、リフロー不具合が生じる虞を低減することができる。また、本実施の形態において、フラックス１３０が上述した粘度を有しており、さらに、上述した揮発性を有している場合には、フラックス１３０の液面１３０Ａを、フラックス１３０の対流に起因する各素子２０の移動を抑制することができる程度にまで低下させることができる。これにより、プリヒート時やリフロー時に素子２０が移動するのを抑制することができる。
＜２．第２の実施の形態＞
[構成]
次に、本技術の第２の実施の形態に係る実装基板２について説明する。図１９は、実装基板２の上面構成の一例を表したものである。図２０は、実装基板２のＡ−Ａ線における断面構成の一例を表したものである。図２１は、実装基板２のＢ−Ｂ線における断面構成の一例を表したものである。実装基板２は、配線基板４０と、複数の素子５０と、複数の半田バンプ６０とを備えている。実装基板２は、素子５０および半田バンプ６０からなる複数の複合素子が半田バンプ６０を配線基板４０に向けて配線基板４０上に実装されたものである。配線基板４０と、各素子５０とは、１または複数の半田バンプ６０を介して互いに電気的に接続されている。
（配線基板４０）
配線基板４０は、支持基板４１、複数の電極パッド４２、複数の電極パッド４３、絶縁層４４および複数の配線４５を有している。複数の電極パッド４２、複数の電極パッド４３、および複数の配線４５は、例えば、それぞれ、素子５０ごとに１つずつ割り当てられている。
支持基板４１は、複数の素子５０を支持するものである。支持基板４１は、例えば、シリコン基板や、ガラス基板、石英基板、樹脂基板などで構成されている。
電極パッド４２は、例えば、支持基板４１に接して形成されている。電極パッド４２は、半田バンプ６０の直下に配置されており、半田バンプ６０と接している。電極パッド４２は、半田バンプ６０を介して、素子５０の電極２２と電気的に接続されている。複数の電極パッド４２は、素子５０の配列ピッチと同一の配列ピッチで配置されている。互いに隣接する電極パッド４２同士の間隙は、例えば、半田バンプ６０のサイズ（例えば直径１５μｍ程度）と同等か、それよりも狭くなっている。
電極パッド４２は、電極４２Ａ、バリア部４２Ｂおよびめっき部４２Ｃを支持基板４１上にこの順に積層して構成されたものである。電極４２Ａは、支持基板４１に接して形成されており、半田バンプ６０と対向する位置に配置されている。電極４２Ａは、絶縁層４４の開口４４Ａ（後述）と対向する位置に配置されている。開口４４Ａ内には、電極４２Ａの上面が露出している。電極４２Ａは、例えば、銅、アルミニウムなどの配線材料で構成されている。バリア部４２Ｂは、例えば、電極４２Ａの上面の一部に接して形成されている。バリア部４２Ｂは、例えば、半田バンプ６０の下地となるＵＢＭ（アンダー・バンプ・メタル）である。ＵＢＭは、例えば、Ｎｉなどで構成されており、半田拡散抑制層として機能する。めっき部４２Ｃは、例えば、バリア部４２Ｂの上面に接して形成されている。めっき部４２Ｃは、例えば、金で形成されている。
電極パッド４３は、例えば、電極パッド４２と同様、支持基板４１に接して形成されている。電極パッド４３は、絶縁層４４の開口４４Ｂ（後述）と対向する位置に配置されている。開口４４Ｂ内には、電極パッド４３の上面が露出している。電極パッド４３は、半田バンプ６０の直下とは異なる位置に配置されており、配線４５を介して、素子５０の電極２４に電気的に接続されている。電極パッド４３は、例えば、銅、アルミニウムなどの配線材料で構成されている。
絶縁層４４は、各電極パッド４２と対向する位置に開口４４Ａを有しており、さらに、各電極パッド４３と対向する位置に開口４４Ｂを有している。電極４２Ａは、開口４４Ａと対向する位置に配置されている。電極パッド４３は、開口４４Ｂと対向する位置に配置されている。絶縁層４４は、実装基板２として必要とされる電気的特性および信頼性を持ち、かつ半田リフロー温度に耐え得るものであればよく、例えば、ガラスエポキシや、ソルダーレジスト、ポリイミド、二酸化ケイ素、窒化ケイ素などで構成されている。
配線４５は、電極パッド４３と電極２４とを互いに電気的に接続している。配線４５は、例えば、素子５０に接触せずに中空に配置されている。なお、実装基板２が、各素子５０や配線４５等を埋め込む埋め込み層を備えていてもよい。
（素子５０）
複数の素子５０は、配線基板４０の上面と対向する位置に配置されている。各素子５０は、上記実施の形態の素子２０において、絶縁層２３の代わりに、絶縁層５３を有している。絶縁層５３は、電極２２Ａと対向する位置に開口を有している。絶縁層５３の開口内には、電極２２Ａが露出している。絶縁層５３は、半導体層２１の下面のうち電極２２Ａに接していない部分全体に接すると共に半導体層２１の側面には接せずに設けられている。つまり、半導体層２１の側面と、絶縁層５３の側面とは、互いに同一の面内に位置している。絶縁層５３は、例えば、二酸化ケイ素、窒化ケイ素などで構成されている。
各素子５０において、電極２２は、例えば、図２０に示したように、電極２２Ａ、シード部２２Ｂおよびバリア部２２Ｃを半導体層２１側からこの順に積層して構成されたものである。電極２２Ａは、半導体層２１の下面の一部に接して設けられており、絶縁層５３の開口と対向する位置に配置されている。シード部２２Ｂは、電解めっき時の電極層として機能する。シード部２２Ｂは、例えば、チタンおよび銅をこの順に積層して構成されている。シード部２２Ｂは、電極２２Ａと、絶縁層５３のうち端縁を除いた部分とに接して設けられている。シード部２２Ｂは、電極２２Ａ、バリア部２２Ｃおよび半田バンプ６０に電気的に接続されている。バリア部２２Ｃは、例えば、ＵＢＭ（アンダー・バンプ・メタル）である。
（半田バンプ６０）
複数の半田バンプ６０は、各電極２２と対向する位置に１つずつ設けられている。各素子５０に１つの電極２２が設けられている場合には、複数の半田バンプ６０は、配線基板４０と各素子５０との間に１つずつ設けられている。各素子５０に複数の電極２２が設けられている場合には、複数の半田バンプ６０は、配線基板４０と各素子５０との間に、複数個（素子５０１つあたりに設けられた電極２２の数と同じ数）ずつ設けられている。なお、各素子５０に複数の電極２２が設けられている場合に、各素子５０において、一部の電極２２が上述のダミーであるときには、ダミーの電極２２に接する半田バンプ６０は、素子５０の安定性を確保する金属製の突起として機能する。半田バンプ６０の直径は、例えば、いわゆるマイクロバンプのサイズよりも小さくなっており、例えば、１５μｍ程度となっている。半田バンプ６０の高さは、電極パッド４２と素子５０の電極２２が直接、接することのない高さとなっていることが好ましく、例えば、５μｍ程度となっている。半田バンプ６０は、例えば、スズおよび銀を含む合金で構成されており、例えば、電解めっきなどによって形成されている。
［製造方法］
次に、実装基板２の製造方法の一例について説明する。
図２２は、実装基板２の製造工程の一例を流れ図で表したものである。図２３〜図２８は、実装基板２の製造工程の一例を断面図で表したものである。
まず、支持基板４１上に複数の電極４２Ａを形成する（図２３参照）。次に、各電極４２Ａを含む表面全体に絶縁層４４を形成したのち、各電極４２Ａの上面と対向する位置に開口を形成する（図２３参照）。これにより、各開口内に、電極４２Ａが露出する。次に、例えば、電解めっき法を用いて、各電極４２Ａの上面に、バリア部４２Ｂおよびめっき部４２Ｃをこの順に形成する（図２３参照）。このようにして、配線基板４０が形成される。
次に、各電極４２を含む表面全体にフラックス２１０を塗布する（図２３）。フラックス２１０は、素子５０の保持と、半田濡れ性の向上の役割を有している。
半田バンプ６０がマイクロバンプのサイズよりも小さく、かつ、１つの素子５０に割り当てられた半田バンプ６０の数が２以下である場合、半田バンプ６０が形成された素子５０が電極パッド４２上に実装されてからリフローが実施されるまでの間、素子５０が自立状態を維持するのは非常に難しい。そこで、フラックス２１０に高い粘性を持たせることで、フラックス２１０で素子５０の自立を確保し、素子５０の位置ずれを抑制する。ここで、フラックス２１０の粘度は、概ね５０〜１０００Ｐａ・ｓの範囲が適当である。適切な粘度は素子５０の形状やサイズ、半田バンプ６０などの状態によって選択される。フラックス２１０の塗布には、スピンコート、スプレー、ドクターブレード、スリットコータ、フラックスシートなどいくつかの方法がある。フラックス２１０の塗布の方法は、上記のいずれの方法であってもよい。
次に、素子５０および半田バンプ６０からなる複合素子を、半田バンプ６０を配線基板４０に向けて、配線基板４０上に実装する（ステップＳ２０１、図２４）。例えば、素子５０および半田バンプ３０からなる複数の複合素子を、配線基板１０上に転写する。なお、上記の複数の複合素子を、転写以外の方法によって配線基板１０上に実装してもよい。続いて、上記実施の形態と同様、乾燥を行い、その後に、プリヒートとリフローを行う（ステップＳ２０２）。なお、乾燥を行わずにプリヒートとリフローを行っても問題無い場合には、乾燥を省いても構わない。実装を行った後は、上記実施の形態と同様、フラックス２１０をフラックス２１０の軟化点Ｔ１よりも低い温度に加熱することにより乾燥させた後、フラックス２１０の軟化点Ｔ１よりも高く、半田バンプ６０の融点（半田融点Ｔ２）よりも低い温度で加熱することにより、フラックス２１０を活性化させると共にフラックス２１０の液面を下げた上で、リフローを行う。
本実施の形態では、上記実施の形態と同様、乾燥期間Δｔ３を設け、例えば、フラックス２１０の軟化点Ｔ１よりも低い温度で静かに溶剤を揮発させ、フラックス２１０を乾燥させることにより素子５０を固定しておく。
フラックス２１０の配合によっては乾燥時にも素子５０が移動してしまう可能性がある。粘度を追求するために粘性が高く揮発性の低い溶剤を用いた場合、無理に揮発させようとするとフラックス２１０が対流を起こし、これによって素子５０が移動してしまうことがある。このため、溶剤の選定には十分な配慮が必要で、フラックス２１０の乾燥温度、フラックス２１０の溶剤の蒸気圧、およびフラックス２１０の固体比などを適切に設定する事が重要である。特に、回転塗布やスプレーなどでフラックス２１０を低粘度で塗布した後、そのフラックス２１０を、素子５０を保持するのに適切な粘度に増粘し、実装後に乾燥させる場合は、各ステップの各温度もしくは圧力で対流を起こすこと無く速やかに揮発する様な溶剤をフラックス２１０に配合しておくことが効果的である。フラックス２１０の溶剤として特に指定するものでは無いが、ＩＰＡやシンナーの様に揮発性に富んだ溶剤は、素子５０を実装する段階で粘度が変化したり、乾燥したりしてしまう問題があり好ましくない。室温での揮発性は緩やかであって、５０〜１００℃以下の低温で緩やかで且つ異なる蒸気圧を有する溶剤を複数組み合わせて用いることが好ましい。乾燥期間Δｔ３の乾燥条件はフラックス２１０と溶剤、実装した素子５０の関係で求められる。
また、本実施の形態では、乾燥期間Δｔ３の終了後、プリヒート（プリヒート期間Δｔ４）およびリフロー（リフロー期間Δｔ５）をこの順に行う。本実施の形態において、乾燥期間Δｔ３は、実装を行った後、フラックス２１０をフラックス２１０の軟化点Ｔ１よりも低い温度に加熱することにより、フラックス２１０に含まれる溶剤を揮発させる期間（つまり、フラックス２１０を乾燥させる期間）である。本実施の形態において、プリヒート期間Δｔ４は、フラックス２１０の軟化点Ｔ１よりも高く、半田バンプ６０の融点（半田融点Ｔ２）よりも低い温度でフラックス２１０を加熱することにより、フラックス２１０を活性化させると共に、フラックス２１０に含まれるロジン等を揮発させる期間である。フラックス２１０に含まれるロジン等が揮発することにより、フラックス２１０の液面が低下する。
リフロー工程によって素子５０と配線基板４０とを、半田バンプ６０を介して接合する。リフロー温度プロファイルは、用いる半田によって適宜設定される。プリヒートのプロファイルは、フラックス２１０の特性と整合を取る必要が有る。まず一般的なフラックスでは、ロジンが軟化してから活性の効力が発揮される。従ってプリヒート温度の下限はロジンの軟化点を上回ることが必要となる。一方、これまで素子５０を保持してきたフラックス２１０は、加熱によって軟化または気化するが、ロジンの軟化点が高いと揮発せずにリフロー中は高粘度の粘性液体として対流を繰り返す。この様な状態の中ではんだ融点Ｔ２に到達するとフラックス２１０が素子５０の接合性を悪化させる要因となり、これによって接合不良や素子の位置ずれ、傾きなどの実装不良が発生する。これを防ぐためには、フラックス２１０が、はんだ融点Ｔ２に到達するまでに、半田バンプ６０と電極パッド４２との接合面６０Ａを僅かに覆う体積にまでフラックス２１０を減少（揮発）させておくことが好ましい。ただし、リフロー期間中、フラックス２１０の液面が、半田バンプ６０と素子５０との接合面６０Ａよりも高い位置にあることが必要である（図２５）。従って、プリヒート温度の上限は、ロジンの種類（軟化点）とその減少量で決定される。プリヒート時間は、ロジン（フラックス２１０）が適切な体積になる時間で設定される事が好ましい。
以上のことから、フラックス２１０は、リフロー終了までの間に各素子５０が配線基板４０上の電極パッド４２（接合領域）から逸脱しない粘度を有していることが好ましい。フラックス２１０は、さらに、リフロー時にセルフアライメント効果が得られる範囲内でフラックス２１０の液面２１０Ａが下がる揮発性を有していることが好ましい。
最後に、フラックス２１０を除去する（図２６）。その後、各素子５０をドーム状に覆うフォトレジスト層２２０を形成する（図２７）。このとき、フォトレジスト層２２０のうち、電極２４と対向する部分に開口２２０Ａを設ける。次に、電極パッド４３、フォトレジスト層２２０および開口２２０Ａ内に露出する電極２４の表面に配線４５を設ける（図２８）。必要に応じて、各素子５０を埋め込む埋め込み層を設ける。このようにして、実装基板２を形成する。
次に、素子５０および半田バンプ６０からなる複合素子の製造方法の一例について説明する。
図２９は、複合素子の製造工程の一例を流れ図で表したものである。図３０〜図３７は、複合素子の製造工程の一例を断面図で表したものである。
まず、素子基板３００を用意する（図３０）。素子基板３００は、半導体層２１’と、半導体層２１’の一方の面に設けられた複数の電極２４および絶縁層２５’とを有している。半導体層２１’は、半導体層２１と同一の構成を、電極２４と対向する箇所ごとに有している。複数の電極２４は、半導体層２１’の一方の面に接して設けられている。絶縁層２５’は、半導体層２１’ の一方の面に接して設けられており、各電極２４と対向する位置に開口を有している。絶縁層２５’は、絶縁層２５と同一の材料で構成されている。
次に、素子基板３００を支持基板４１０に貼り合わせる（ステップＳ３０１、図３１参照）。具体的には、素子基板３００を、電極２４側を支持基板４１０側に向けて、接着層４２０を介して支持基板４１０に貼り合わせる。接着層４２０は、素子基板３００や、素子分離により得られた複数の複合素子を保持するものである。接着層４２０は、例えば、ＢＣＢ（ベンゾシクロブテン）で構成されている。次に、素子基板３００（半導体層２１’）上に、複数の電極２２Ａを形成すると共に（ステップＳ３０２）、絶縁層５３’を形成する（図３１）。複数の電極２２Ａは、半導体層２１’の他方の面に接して設けられており、例えば、電極２４と対向する位置に配置されている。絶縁層５３’は、半導体層２１’の他方の面に接して設けられており、各電極２２Ａと対向する位置に開口を有している。絶縁層５３’は、絶縁層５３と同一の材料で構成されている。
次に、各電極２２Ａを含む表面全体にシード層２２Ｂ’を形成する（図３２）。シード層２２Ｂ’は、電界めっき時の電極層として機能する。シード層２２Ｂ’は、シード部２２と同一の材料で構成されている。次に、表面全体にフォトレジスト層４３０を形成したのち、電極２２Ａと対向する箇所ごとに開口４３０Ａを形成する（図３３）。次に、例えば、電解めっき法を用いて、シード層２２Ｂ’のうち、各開口４３０Ａ内に露出している箇所に、バリア部２２Ｃおよび半田バンプ６０をこの順に形成する（ステップＳ３０３、図３４）。つまり、シード層２２Ｂ’を介して各電極２２Ａと対向する位置に半田バンプ６０を１つずつ形成する。このとき、各半田バンプ６０は、シード層２２Ｂ’と電気的に接続される。また、電解めっき法を用いて各半田バンプ６０を形成することにより、各半田バンプ６０の上面を平坦面６０Ｂにする。各平坦面６０Ｂが、半田バンプ６０と電極パッド４２とが互いに接合される接合面６０Ａとなる。
ところで、複数の半田バンプ６０を、電解めっき法を用いて形成する場合には、複数の半田バンプ６０を形成するとともに、通電状態で複数の半田バンプ６０をめっき浴から引き上げることが好ましい。つまり、めっき終了時に於いても通電をし続けることが好ましい。その後、フォトレジスト層４３０を除去する。
次に、各半田バンプ６０を含む表面全体に、各半田バンプ６０を被覆するフォトレジスト層４４０を形成したのち、フォトレジスト層４４０のうち、半田バンプ６０同士の間の部分と対向する部分に溝４４０Ａを形成する（ステップＳ３０４、図３５）。このとき、フォトレジスト層４４０から半田バンプ６０の側面が露出しないようにする。溝４４０Ａは、例えば、フォトレジスト層４４０のうち半田バンプ６０と対向する部分を取り囲む格子状となっている。次に、フォトレジスト層４４０をマスクとして、シード層２２Ｂ’を選択的にエッチングする。具体的には、シード層２２Ｂ’のうち半田バンプ６０同士の間の部分と対向する部分を選択的にエッチングする。これにより、シード層２２Ｂ’を複数のシード部２２Ｂに分離する（図３６参照）。シード層２２Ｂ’が銅で構成されている部分に対しては、例えば、過酸化水素−リン酸系水溶液をエッチャントとして用いる。シード層２２Ｂ’がチタン構成されている部分に対しては、例えば、フッ素系化合物をエッチャントとして用いる。
次に、引き続き、フォトレジスト層４４０をマスクとして、絶縁層２３’、半導体層２１’、絶縁層２５’および接着層４２０を選択的にエッチングする（ステップＳ３０５）。具体的には、絶縁層２３’、半導体層２１’、絶縁層２５’および接着層４２０のうち、半田バンプ６０同士の間の部分と対向する部分を選択的にエッチングする。これにより、半導体層２１’を複数の素子５０に分離する（図３６）。その後、フォトレジスト層４４０を除去する（ステップＳ３０６、図３７）。このようにして、素子５０および半田バンプ６０からなる複数の複合素子が形成される。
[効果]
次に、実装基板２の製造方法の効果について説明する。
従来、シードメタルのエッチングでは、半田バンプ形成後に、半田バンプをマスクにして、薬品を用いてシードメタルを選択的に除去する事が多い。しかし、シードメタルは、表面全体に形成されており、シードメタルを除去すべき箇所が多い。そのため、シードメタルを選択的にエッチングしているうちに、シードメタルのうち、半田バンプ直下の部分が大きく削り取られ、サイドエッチングが進行してしまう。半田バンプのサイズが大きい場合には、サイドエッチングが強度の信頼性に問題を与えることはないが、半田バンプのサイズが、例えば３０μｍを下回る場合には、サイドエッチングに起因して必要な強度を維持する事が困難になる。
そこで、本実施の形態では、各半田バンプ６０をフォトレジスト層４４０で被覆した上で、フォトレジスト層４４０をマスクとして、シード層２２Ｂ’が選択的にエッチングされる。これにより、素子５０サイズが小さくても半田バンプ６０直下の部分にサイドエッチングが進行するのを防ぐことができる。その結果、素子５０サイズの小ささに起因する不具合を抑制することができる。
さらに、本実施の形態では、引き続き、フォトレジスト層４４０をマスクとして、半導体層２１’ が選択的にエッチングされる。これにより、シード層２２Ｂ’のエッチングと、半導体層２１’のエッチングとで、別々のマスクを用いた場合と比べて、半田バンプ６０の露出機会が最低限に抑えられる。ところで、素子５０サイズが小さい場合、半田バンプ６０も小さくなるので、半田バンプ６０の表面酸化による接合不良が起こりやすくなる。しかし、本実施の形態では、半田バンプ６０の露出機会が最低限に抑えられるので、半田バンプ６０の表面酸化による接合不良が抑制される。その結果、素子５０サイズの小ささに起因する不具合を抑制することができる。
また、通常のはんだ実装においては、フラックス２１０を乾燥させる事は無い。しかし、本実施の形態のように微小な半田バンプ６０が用いられる場合には、フラックス２１０を塗布した状態でいきなり半田リフロー炉に入れると溶剤の急激な揮発によって素子５０が移動してしまうことがある。そのため、本実施の形態では、乾燥期間Δｔ３を設け、フラックス２１０の軟化点Ｔ１よりも低い温度で静かに溶剤を揮発させ、フラックス２１０を乾燥させることにより素子５０が固定される。これにより、プリヒート時およびリフロー時に素子５０が移動するのを抑制することができる。その結果、リフロー不具合が生じる虞を低減することができる。また、本実施の形態において、フラックス２１０が上述した粘度を有しており、さらに、上述した揮発性を有している場合には、フラックス２１０の液面２１０Ａを、フラックス２１０の対流に起因する各素子５０の移動を抑制することができる程度にまで低下させることができる。これにより、プリヒート時やリフロー時に素子５０が移動するのを抑制することができる。
また、本実施の形態において、複数の半田バンプ６０を形成する際に、通電状態で複数の半田バンプ６０がめっき浴から引き上げられる場合（つまり、めっき終了時に於いても通電をし続ける場合）には、半田バンプ６０の表面の金属組成比が、半田バンプ６０の内部の金属組成比と変わらない状態でめっきを終了させることができる。その結果、リフロー不具合が生じる虞を低減することができる。さらに、本実施の形態において、電解めっき法を用いて各半田バンプ６０が形成される場合には、各半田バンプ６０の上面が平坦面６０Ｂとなる。これにより、各平坦面６０Ｂが、半田バンプ６０と電極パッド４２とが互いに接合される接合面６０Ａとなるので、半田バンプ６０の代わりに半田ボールを設けた場合と比べて、素子５０が実装時に傾く虞を低減することができる。その結果、リフロー不具合が生じる虞を低減することができる。
また、本実施の形態では、絶縁層２３が、半導体層２１の下面のうち電極２２Ａ以外の部分全体に接すると共に半導体層２１の側面には接せずに設けられている。ここで、例えば、素子５０および半田バンプ６０からなる複合素子を、半田バンプ６０を配線基板４０側に向けて、フラックス２１０の塗布された配線基板４０上に実装することにより実装基板２を製造したとする。この場合、例えば、半田バンプ６０を被覆するフォトレジスト層４４０をマスクとして、半導体層２１'、絶縁層２３'およびシード層２２Ｂ'からなる積層体を貫通するまで選択的にエッチングすることにより、各素子５０を形成することができる。各素子５０をこのようにした形成した場合、互いに異なるマスクで、半導体層２１'、絶縁層２３'およびシード層２２Ｂ'を選択的にエッチングしたときと比べて、半田バンプ６０の芯と、素子５０の芯との芯ズレが小さくなる。半田バンプ６０の芯と、素子５０の芯との芯ズレが大きい場合、実装位置の精度が悪化しやすく、特に、素子５０サイズが小さい場合には、実装位置の精度が大幅に悪化するだけでなく、素子５０が傾いた状態で実装されてしまう。しかし、本実施の形態では、半田バンプ６０の芯と、素子５０の芯との芯ズレが小さいので、実装位置の精度が非常に高く、素子５０が傾いた状態で実装される可能性は極めて低い。これにより、素子５０サイズが小さくても実装不具合を低減できる。その結果、素子５０サイズの小ささに起因する不具合を抑制することができる。
＜３．各実施の形態に共通の変形例＞
上記各実施の形態では、フラックス１３０，２１０は、ロジンが含まれたものである場合が例示されていたが、それ以外のものであってもよい。
＜４．第３の実施の形態＞
[構成]
次に、本技術の第３の実施の形態に係る電子機器３について説明する。図３８は、電子機器３の概略構成の一例を表したものである。電子機器３は、上記各実施の形態またはその変形例に記載の実装基板１または２と、実装基板１または２に電気的に接続された制御部４とを備えている。制御部４は、例えば、実装基板１または２に電圧や電流を印加したり、実装基板１または２からの出力を受け取ったりする回路である。電子機器３では、制御部４による実装基板１または２への電圧や電流の印加によって、実装基板１または２が、例えば、発光パネル、表示パネル、受光パネルとして機能する。
［製造方法］
次に、実装基板１または２を備えた電子機器３の製造方法の一例について説明する。まず、上記各実施の形態またはその変形例に記載した方法を用いて、実装基板１または２を形成する。次に、制御部４を用意したのち、実装基板１または２と制御部４とを互いに電気的に接続することにより、電子機器３を形成する。
[効果]
次に、電子機器３の製造方法の効果について説明する。
本実施の形態では、上記各実施の形態またはその変形例に記載した方法を用いて、実装基板１または２が形成される。これにより、従来の方法を用いて形成した実装基板と比べて、素子２０，５０のサイズ、素子２０間の間隙サイズ、または素子５０間の間隙サイズの小ささに起因する不具合の発生が少ない実装基板１，２を電子機器３に用いることができる。
以上、複数の実施の形態およびそれらの変形例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本技術の効果は、本明細書中に記載された効果に限定されるものではない。本技術が、本明細書中に記載された効果以外の効果を持っていてもよい。
また、例えば、本技術は以下のような構成を取ることができる。
（１）
半導体層上に複数の電極を形成した後、各前記電極と対向する位置に半田バンプを１つずつ形成する第１ステップと、
各前記半田バンプを被覆層で被覆したのち前記被覆層をマスクとして、前記半導体層を選択的にエッチングすることにより複数の素子に分離する第２ステップと、
前記被覆層を除去した後、複数の前記素子を、前記半田バンプを配線基板側に向けて前記配線基板上に実装することにより実装基板を形成する第３ステップと
を含む
実装基板の製造方法。
（２）
前記第１ステップにおいて、各前記電極を含む表面全体にシード層を形成した後、前記シード層を介して各前記電極と対向する位置に前記半田バンプを１つずつ形成し、
前記第２ステップにおいて、前記被覆層をマスクとして、前記シード層および前記半導体層を選択的にエッチングすることにより前記シード層を複数のシード部に分離するとともに前記半導体層を複数の前記素子に分離する
（１）に記載の実装基板の製造方法。
（３）
前記第１ステップにおいて、電解めっき法を用いて各前記半田バンプを形成することにより、各前記半田バンプの上面を平坦面にする
（１）または（２）に記載の実装基板の製造方法。
（４）
前記第１ステップにおいて、電解めっき法を用いて複数の前記半田バンプを形成するとともに、通電状態で複数の前記半田バンプをめっき浴から引き上げる
（３）に記載の実装基板の製造方法。
（５）
前記第３ステップにおいて、前記被覆層を除去した後、前記配線基板上にフラックスを塗布した状態で、複数の前記素子を前記支持基板上に実装し、次に、前記フラックスを前記フラックスの軟化点よりも低い温度に加熱することにより乾燥させ、次に、前記フラックスの軟化点よりも高く、前記半田バンプの融点よりも低い温度で、前記フラックスを活性化させ、その後、リフローを行う
（１）ないし（４）のいずれか１つに記載の実装基板の製造方法。
（６）
前記フラックスは、リフロー終了までの間に各前記素子が前記配線基板上の接合領域から逸脱しない粘度を有し、かつ、リフロー時にセルフアライメント効果が得られる範囲内で当該フラックスの液面が下がる揮発性を有する
（５）に記載の実装基板の製造方法。
（７）
前記第３ステップにおいて、リフロー期間中、前記フラックスの液面は、前記半田バンプと前記素子との接合面よりも高い位置にある
（６）に記載の実装基板の製造方法。
（８）
支持基板上に複数の電極を形成した後、各前記電極を含む表面全体にシード層を形成し、さらに、前記シード層のうち、前記電極同士の間の部分と対向する部分に貫通溝を形成する第１ステップと、
前記シード層と電気的に接続された複数の半田バンプを、各前記電極と対向する位置に１つずつ形成する第２ステップと、
前記シード層を、前記貫通溝を利用して複数のシード部に分離したのち、複数の素子を、１または複数の前記半田バンプを介して前記支持基板上に実装することにより実装基板を形成する第３ステップと
を含む
実装基板の製造方法。
（９）
前記第１ステップにおいて、電解めっき法を用いて各前記半田バンプを形成することにより、各前記半田バンプの上面を平坦面にする
（８）に記載の実装基板の製造方法。
（１０）
前記第２ステップにおいて、電解めっき法を用いて複数の前記半田バンプを形成するとともに、通電状態で複数の前記半田バンプをめっき浴から引き上げる
（９）に記載の実装基板の製造方法。
（１１）
前記第３ステップにおいて、各前記半田バンプを含む表面全体にフラックスを塗布した状態で、複数の前記素子を、前記半田バンプを介して前記支持基板上に実装し、次に、前記フラックスを前記フラックスの軟化点よりも低い温度に加熱することにより乾燥させ、次に、前記フラックスの軟化点よりも高く、前記半田バンプの融点よりも低い温度で、前記フラックスを活性化させ、その後、リフローを行う
（８）ないし（１０）のいずれか１つに記載の実装基板の製造方法。
（１２）
前記フラックスは、リフロー終了までの間に各前記素子が前記半田バンプから逸脱しない粘度を有し、かつ、リフロー時にセルフアライメント効果が得られる範囲内で当該フラックスの液面が下がる揮発性を有する
（１１）に記載の実装基板の製造方法。
（１３）
前記第３ステップにおいて、リフロー期間中、前記フラックスの液面は、前記半田バンプと前記素子との接合面よりも高い位置にある
（１２）に記載の実装基板の製造方法。
（１４）
配線基板と、
前記配線基板の上面と対向する位置に配置された複数の素子と、
前記配線基板と各前記素子との間に１つずつもしくは複数個ずつ設けられ、前記配線基板と各前記素子とを互いに電気的に接続する複数の半田バンプと
を備え、
各前記素子は、
半導体層と、
前記半導体層の下面の一部に接して設けられた１または複数の電極と、
前記半導体層の下面のうち１または複数の前記電極に接していない部分全体に接すると共に前記半導体層の側面には接せずに設けられた絶縁層と
を有する
実装基板。
本出願は、日本国特許庁において２０１４年９月１９日に出願された日本特許出願番号第２０１４−１９０９５２号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (4)

  1. 半導体層上に複数の電極を形成した後、各前記電極と対向する位置に半田バンプを１つずつ形成する第１ステップと、
    各前記半田バンプを被覆層で被覆したのち前記被覆層をマスクとして、前記半導体層を選択的にエッチングすることにより複数の素子に分離する第２ステップと、
    前記被覆層を除去した後、複数の前記素子を、前記半田バンプを配線基板側に向けて前記配線基板上に実装することにより実装基板を形成する第３ステップと
    を含み、
    前記第３ステップにおいて、前記被覆層を除去した後、前記配線基板上にフラックスを塗布した状態で、複数の前記素子を前記配線基板上に実装し、次に、前記フラックスを前記フラックスの軟化点よりも低い温度に加熱することにより乾燥させ、次に、前記フラックスの軟化点よりも高く、前記半田バンプの融点よりも低い温度で、前記フラックスを活性化させるプリヒートを行い、その後、前記半田バンプの融点よりも高い温度でリフローを行い、
    前記フラックスは、リフロー終了までの間に各前記素子が前記配線基板上の接合領域から逸脱しない粘度を有し、かつ、リフロー時にセルフアライメント効果が得られる範囲内で当該フラックスの液面が下がる揮発性を有し、
    前記第３ステップにおいて、前記プリヒートにおいて前記半田バンプの融点に到達するまでに、前記半田バンプと前記素子との接合面を僅かに覆う体積にまで前記フラックスを減少させ、さらに、リフロー期間中、前記フラックスの液面が前記接合面よりも高い位置にあるように、プリヒート温度およびプリヒート時間を制御する
    実装基板の製造方法。
  2. 前記第１ステップにおいて、各前記電極を含む表面全体にシード層を形成した後、前記シード層を介して各前記電極と対向する位置に前記半田バンプを１つずつ形成し、
    前記第２ステップにおいて、前記被覆層をマスクとして、前記シード層および前記半導体層を選択的にエッチングすることにより前記シード層を複数のシード部に分離するとともに前記半導体層を複数の前記素子に分離する
    請求項１に記載の実装基板の製造方法。
  3. 前記第１ステップにおいて、電解めっき法を用いて各前記半田バンプを形成することにより、各前記半田バンプの上面を平坦面にする
    請求項２に記載の実装基板の製造方法。
  4. 前記第１ステップにおいて、電解めっき法を用いて複数の前記半田バンプを形成するとともに、通電状態で複数の前記半田バンプをめっき浴から引き上げる
    請求項３に記載の実装基板の製造方法。
JP2016548845A 2014-09-19 2015-09-08 実装基板の製造方法 Expired - Fee Related JP6586957B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014190952 2014-09-19
JP2014190952 2014-09-19
PCT/JP2015/075463 WO2016043092A1 (ja) 2014-09-19 2015-09-08 実装基板およびその製造方法

Publications (2)

Publication Number Publication Date
JPWO2016043092A1 JPWO2016043092A1 (ja) 2017-07-06
JP6586957B2 true JP6586957B2 (ja) 2019-10-09

Family

ID=55533131

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016548845A Expired - Fee Related JP6586957B2 (ja) 2014-09-19 2015-09-08 実装基板の製造方法

Country Status (4)

Country Link
US (1) US10134662B2 (ja)
JP (1) JP6586957B2 (ja)
CN (1) CN106716612B (ja)
WO (1) WO2016043092A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5874683B2 (ja) * 2013-05-16 2016-03-02 ソニー株式会社 実装基板の製造方法、および電子機器の製造方法
WO2016158094A1 (ja) * 2015-04-01 2016-10-06 株式会社村田製作所 デュプレクサ
MY192389A (en) * 2016-07-01 2022-08-18 Intel Corp Systems, methods, and apparatuses for implementing a pad on solder mask (posm) semiconductor substrate package
DE102018115976A1 (de) * 2017-07-10 2019-01-10 Osram Opto Semiconductors Gmbh Verfahren zum Bestücken eines Trägers mit Bauelementen, Pigment für das Bestücken eines Trägers mit einem Bauelement und Verfahren zur Herstellung eines Pigments
WO2022158461A1 (ja) * 2021-01-19 2022-07-28 ナガセケムテックス株式会社 半導体転写用フラックスシート

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5634268A (en) * 1995-06-07 1997-06-03 International Business Machines Corporation Method for making direct chip attach circuit card
JP3732639B2 (ja) * 1998-01-08 2006-01-05 株式会社日立製作所 はんだ付け方法および電子装置の製造方法
JP2001291740A (ja) * 2000-04-05 2001-10-19 Sony Corp 半導体素子の実装方法
JP2004523893A (ja) * 2000-11-14 2004-08-05 ヘンケル　ロックタイト　コーポレイション ウェーハ塗布用融剤兼アンダーフィル材、ならびにそれを用いて製造された積層電子組立体
US7126164B2 (en) * 2003-09-26 2006-10-24 Flipchip International Llc Wafer-level moat structures
JP4347075B2 (ja) * 2004-01-29 2009-10-21 Ｔｄｋ株式会社 電気メッキ方法及び電気メッキ装置
JP4848638B2 (ja) * 2005-01-13 2011-12-28 ソニー株式会社 半導体素子の形成方法および半導体素子のマウント方法
JP4247690B2 (ja) * 2006-06-15 2009-04-02 ソニー株式会社 電子部品及その製造方法
CN102282659B (zh) * 2009-02-04 2013-11-20 松下电器产业株式会社 半导体基板结构及半导体装置
JP2011165862A (ja) * 2010-02-09 2011-08-25 Sony Corp 半導体装置、チップ・オン・チップの実装構造、半導体装置の製造方法及びチップ・オン・チップの実装構造の形成方法
JP2011231137A (ja) * 2010-04-23 2011-11-17 Hitachi Chem Co Ltd 半導体封止充てん用エポキシ樹脂組成物及び半導体装置
US8241963B2 (en) * 2010-07-13 2012-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed pillar structure
US10163744B2 (en) * 2011-09-07 2018-12-25 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a low profile dual-purpose shield and heat-dissipation structure
JP2014143316A (ja) * 2013-01-24 2014-08-07 Sanyu Rec Co Ltd フリップチップ部品の樹脂封止方法
JP5508583B2 (ja) 2013-06-27 2014-06-04 東レエンジニアリング株式会社 実装装置および実装方法

Also Published As

Publication number Publication date
CN106716612A (zh) 2017-05-24
JPWO2016043092A1 (ja) 2017-07-06
US10134662B2 (en) 2018-11-20
WO2016043092A1 (ja) 2016-03-24
CN106716612B (zh) 2019-11-19
US20170287823A1 (en) 2017-10-05

Similar Documents

Publication Publication Date Title
JP6586957B2 (ja) 実装基板の製造方法
US10032646B2 (en) Robust multi-layer wiring elements and assemblies with embedded microelectronic elements
JP5629580B2 (ja) 二重ポスト付きフリップチップ相互接続
JP2017022408A (ja) ２重エッチングフリップチップコネクタ又は多重エッチングフリップチップコネクタを有する超小型電子パッケージ及び対応する製造方法
US20130062764A1 (en) Semiconductor package with improved pillar bump process and structure
US20080157362A1 (en) Method to reduce UBM undercut
WO2000010369A1 (fr) Realisation de bossages de soudure, methode de montage d'un dispositif electronique et structure de montage pour ce dispositif
JP2005045268A (ja) 再配線バンプ形成方法及びそれを利用した半導体チップと実装構造
JP2008193068A (ja) 半導体パッケージ基板構造
WO2012102303A1 (ja) 電子部品モジュールおよび電子部品素子
JP2017168503A (ja) 電子部品の製造方法及び電子部品の製造装置
US10483196B2 (en) Embedded trace substrate structure and semiconductor package structure including the same
JP2010114140A (ja) 半導体装置及びその製造方法
US7719853B2 (en) Electrically connecting terminal structure of circuit board and manufacturing method thereof
TWI692839B (zh) 半導體裝置及其製造方法
US9524944B2 (en) Method for fabricating package structure
JP2007103840A (ja) 電子回路装置の製造方法
CN104037091A (zh) 电连接件及其形成方法
JP2011091087A (ja) 半導体装置とその製造方法
TWI536474B (zh) 消弭銲料共平面差異之不等高柱狀凸塊結構
JP2007109884A (ja) 実装基板および半導体装置
JP2014187247A (ja) 電子デバイスの製造方法
JP2006073888A (ja) 半導体装置及びその製造方法
JP2018152437A (ja) 回路基板、電子装置、及び回路基板の製造方法
JP6451426B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180831

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180831

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190507

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190628

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190813

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190826

R151 Written notification of patent or utility model registration

Ref document number: 6586957

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

LAPS Cancellation because of no payment of annual fees