JP6571398B2 - 半導体用保護フィルム、半導体装置及び複合シート - Google Patents

半導体用保護フィルム、半導体装置及び複合シート Download PDF

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    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
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    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
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Description

本発明は、例えば半導体チップ等の半導体素子の裏面に貼着される半導体用保護フィルム及びこれを備えた半導体装置、並びに複合シートに関する。
近年、フェイスダウン方式あるいはフリップチップ接続と呼ばれる実装法を用いた半導体装置の製造が広く行われている。このような実装法では、半導体チップの回路面を構成する表面（能動面）が配線基板に対向して配置され、半導体チップの表面に形成されたバンプと呼ばれる複数の電極を介して配線基板上に電気的・機械的に接続される。
フェイスダウン方式で実装された半導体チップの裏面（非能動面）には、半導体チップを保護する目的で、保護フィルムが貼着されることが多い。このような保護フィルムとしては、接着剤層と、この接着剤層上に積層された保護層とを備え、上記保護層が耐熱性樹脂又は金属で構成された、フリップチップ型半導体裏面用フィルムが知られている（例えば特許文献１参照）。
一方、近年における電子機器の小型化、高機能化に伴い、当該電子機器に搭載される半導体装置にも更なる小型化、高機能化が要求されている。このため、半導体チップの集積化、高密度化に必要なＰｏＰ（Package on Package）等のマルチチップモジュール技術の開発が各方面で進められている。
特開２０１２−３３６２６号公報
半導体装置の小型化、薄型化を実現するためには、内蔵される半導体チップの更なる薄型化が必要とされる。しかしながら、半導体チップが薄くなるほど、半導体チップの剛性が低下し、その結果、熱応力に起因する半導体装置の反りがより顕著になる傾向がある。
そこで、特許文献１には、半導体チップの裏面に貼着される保護フィルムの接着剤層において、全樹脂成分に対する熱硬化性樹脂の含有量を所定以下にすることで、パッケージの反りを抑制することが提案されている（特許文献１の段落［0034］）。しかしながら、合成樹脂で構成された接着剤層の剛性あるいは弾性率は比較的低く、このため、半導体チップの反りを十分に抑制することができない。
一方、保護層を金属で構成することで比較的高い弾性率を確保することができる。しかしながら、保護層が金属で構成された保護フィルムを用いると、ダイシング加工時における加工精度の低下、ダイシングソー（ブレード）の摩耗、切り屑の付着による半導体チップ回路面の短絡不良等、生産性及び信頼性の点で種々の問題を招く。さらには、接着剤層表面にレーザー等で印字した場合、視認性が確保できなくなる。
以上のような事情に鑑み、本発明の目的は、生産性、信頼性を損なうことなく、半導体チップの反りを抑制し、さらには視認性を確保することが可能な半導体用保護フィルム及びこれを備えた半導体装置、並びに複合シートを提供することにある。
上記目的を達成するため、本発明の一形態に係る半導体用保護フィルムは、保護層と、接着剤層とを具備する。
上記保護層は、非導電性無機材料で構成される。
上記接着剤層は、上記保護層の一方の面に設けられる。
上記半導体用保護フィルムは、保護層が非導電性無機材料で構成されているため、保護層が合成樹脂で構成される場合と比較して、保護層の弾性率を高めることができる。これにより、保護対象である半導体素子の反りを効果的に抑制することが可能となる。
また、保護層が非導電性無機材料で構成されているため、保護層が金属で構成される場合と比較して、ダイシング加工時における加工精度を向上させつつ、ダイシングソーの摩耗や劣化を抑制することができる。また、切り屑が半導体チップの回路面に付着したとしても短絡不良が生じることはない。これにより、生産性および信頼性の向上が図れることになる。
保護層を構成する非導電性無機材料は特に限定されず、典型的には、ガラス質材料、セラミック材料もしくはこれらの混合物などが挙げられる。ガラス質材料としては、典型的には、板ガラス、ガラス繊維等が挙げられる。なお、板ガラスやガラス繊維に使用されるガラスの構造は、非晶質であってもよいし結晶質であってもよい。
さらに、非導電性無機材料にガラス等の透光性を有する材料を用いることで、接着剤層表面にレーザー等で印字した場合にも、視認性を確保することが可能となる。
保護層が板ガラスで構成される場合、その厚さは、例えば、１０μｍ以上３００μｍ以下とすることができる。このような厚さの板ガラスを用いることで、半導体装置の薄型化に貢献することができるとともに、保護層のフレキシブル性が高まるためハンドリングが容易となる。
本発明の一形態に係る半導体装置は、配線基板と、半導体素子と、保護フィルムとを具備する。
上記半導体素子は、上記配線基板にフリップチップ実装される。
上記保護フィルムは、非導電性無機材料で構成された保護層と、上記保護層の一方の面に設けられた接着剤層とを有し、上記接着剤層は上記半導体素子の裏面に接合される。
上記半導体装置によれば、半導体素子の裏面に上記保護フィルムが設けられているため、半導体素子の反りを抑制しつつ、接続信頼性が高い半導体装置を得ることができる。
保護層の少なくとも一方の面に印字層が設けられてもよい。印字層は、典型的には、文字、記号、図形等を含み、半導体素子あるいは半導体装置の種類等を識別可能に表示する。印字層は、典型的には、保護層又は接着剤層の少なくとも一部で構成され、例えば、接着剤層の保護層との接着側表面に形成される。印字層は、例えば、保護層の表面をレーザー加工法等で削ることで形成されてもよいし、レーザー光の照射により接着剤層表面を改質させることで形成されてもよい。特に、保護層が板ガラス、透明セラミックス等、透光性を有する材料で構成される場合、保護層に透光性が付与されるため、レーザー印字等により保護層の上から印字層を容易に形成することができる。上記保護フィルムは、印字層を別途有してもよい。すなわち、印字層は、保護層及び接着剤層とは異なる層で構成されてもよい。
上記半導体装置は、上記配線基板に電気的に接続される半導体パッケージ部品をさらに具備してもよい。この場合、上記半導体素子は、上記配線基板と上記半導体パッケージ部品との間に配置される。
これにより、反りを抑制されたＰｏＰ構造等の半導体装置を得ることができる。
本発明の他の形態に係る半導体装置は、第１の配線基板と、第１の半導体素子と、第２の半導体素子と、第２の配線基板とを具備する。
上記第１の半導体素子は、上記第１の配線基板にフリップチップ実装される。
上記第２の配線基板は、上記第１の半導体素子と上記第２の半導体素子との間に配置される。上記第２の配線基板は、保護層と、配線層と、接着剤層とを有する。上記保護層は、非導電性無機材料で構成される。上記配線層は、上記保護層に設けられ、上記第１の配線基板と上記第２の半導体素子との間を電気的に接続する。上記接着剤層は、上記保護層の一方の面に設けられ、上記第１の半導体素子の裏面に接合される。
上記半導体装置において、第２の配線基板は、非導電性無機材料で構成された保護層を有し、接着剤層を介して第１の半導体素子の裏面に接合される。これにより、第１の半導体チップの反りを抑制しつつ、接続信頼性の高い半導体装置を得ることができる。
さらに、本発明の一形態に係る複合シートは、ベース層の一方の面側に粘着剤層が積層されてなる粘着シートと、上記粘着シートの上記粘着層側に積層された保護フィルムとを具備する。
上記保護フィルムは、非導電性無機材料で構成された保護層と、上記保護層の前記粘着層側とは反対側の面に設けられた接着剤層と、を有する。
本発明によれば、生産性、信頼性を損なうことなく、半導体チップの反りを抑制することができる。
本発明の第１の実施形態に係る半導体装置の構成を示す概略側断面図である。 図１における要部の拡大図である。 本発明の一実施形態に係る保護フィルムを示す概略側断面図である。 保護フィルムを備えていない半導体パッケージの反りの様子をやや誇張して示す模式図である。 印字層を有する保護フィルムが貼着された半導体装置の構成例を示す概略側断面図である。 上記半導体装置における第１の半導体パッケージの製造方法を説明する概略工程断面図である。 構成が異なる保護フィルムが各々貼着された半導体チップの共平面性の評価結果を示す図である。 本発明の第２の実施形態に係る半導体装置の構成を示す概略側断面図である。 本発明の第３の実施形態に係る複合シートの構成を示す概略断面図である。
以下、図面を参照しながら、本発明の実施形態を説明する。
＜第１の実施形態＞
図１は、本発明の一実施形態に係る半導体装置１００の構成を示す概略側断面図、図２は、図１における要部（第１の半導体パッケージＰ１）の拡大図である。
各図において、Ｘ軸、Ｙ軸及びＺ軸は、相互に直交する３軸方向を示しており、Ｚ軸方向は、半導体装置１００の高さ方向（厚さ方向）に相当する。
［半導体装置］
図１に示すように、本実施形態の半導体装置１００は、第１の半導体パッケージＰ１と第２の半導体パッケージＰ２との積層構造（ＰｏＰ：Package on Package）を有する。
第１の半導体パッケージＰ１は、第１の配線基板２１と、第１の配線基板２１の上にフリップチップ実装（フリップチップ接続）された第１の半導体チップＣ１とを有する。
第２の半導体パッケージＰ２は、第１の半導体パッケージＰ１の上に搭載される。第２の半導体パッケージＰ２は、第２の配線基板２２と、第２の配線基板２２の上にワイヤボンド接続された第２の半導体チップＣ２とを有する。第２の半導体チップＣ２は、大きさの異なる２つの半導体チップＣ２１，Ｃ２２の積層構造を有する。
第１の半導体チップＣ１、第２の半導体チップＣ２（Ｃ２１，Ｃ２２）は、典型的には、単結晶シリコン（Ｓｉ）基板で構成され、その表面にトランジスタ、メモリ等の複数の回路素子が集積化された回路面が形成される。
第１の半導体チップＣ１は、その回路面を第１の配線基板２１に向けたフェイスダウン方式で、第１の配線基板２１の上面にマウントされる。第１の半導体チップＣ１は、その回路面（図中下面）に形成された複数のバンプ（突起電極）４１を介して第１の配線基板２１に電気的機械的に接続される。第１の配線基板２１への第１の半導体チップＣ１の接合には、例えば、リフロー炉を用いたリフロー半田付け法が採用される。
第１の半導体チップＣ１と第１の配線基板２１との間には、典型的には、アンダーフィル樹脂層５１が設けられる。アンダーフィル樹脂層５１は、第１の半導体チップＣ１の回路面及びバンプ４１を封止して外気から遮断し、さらに、第１の半導体チップＣ１と第１の配線基板２１との間の接合強度を高めてバンプ４１の接続信頼性を確保する目的で設けられる。
第１の半導体チップＣ１の裏面（回路面とは反対側の面であって、図において上面）には、当該半導体チップＣ１を保護するための半導体用保護フィルム（以下、保護フィルムという）１０が貼着されている。保護フィルム１０は、後述するように、第１の半導体チップＣ１及び第１の半導体パッケージＰ１の反りを抑制する機能を有する。
一方、第２の半導体チップＣ２（Ｃ２１，Ｃ２２）は、各々の回路面とは反対側の裏面を第２の配線基板２２に向けたフェイスアップ方式で、第２の配線基板２２の上面にマウントされる。第２の半導体チップＣ２（Ｃ２１，Ｃ２２）は、それらの回路面（図中上面）の周囲に各々配列された複数の電極パッド（図示略）を有し、各電極パッドに接続された複数のボンディングワイヤ４２を介して第２の配線基板２２に電気的に接続される。この場合、第２の配線基板２２と半導体チップＣ２１、及び、２つの半導体チップＣ２１，Ｃ２２は、非導電性の接着剤等によって、それぞれ相互に接合される。
第２の配線基板２２の上面は、第２の半導体チップＣ２（Ｃ２１，Ｃ２２）及びボンディングワイヤ４２を封止する封止層５２が設けられる。封止層５２は、アンダーフィル樹脂層５１と同様に、第２の半導体チップＣ２（Ｃ２１，Ｃ２２）の回路面を外気から遮断し、第２の半導体チップＣ２（Ｃ２１，Ｃ２２）と第２の配線基板２２との接続信頼性を高める目的で設けられる。
第１の配線基板２１及び第２の配線基板２２は、それぞれ同種の材料で構成されてもよいし、異種の材料で構成されてもよい。第１の配線基板２１及び第２の配線基板２２は、典型的には、ガラスエポキシ基板、ポリイミド基板等の有機系配線基板で構成されるが、これに限られず、セラミック基板やメタル基板が用いられてもよい。配線基板の種類は特に限定されず、片面基板、両面基板、多層基板、素子内蔵基板等の種々の基板が適用可能である。本実施形態において、第１及び第２の配線基板２１，２２は、それぞれビアＶ１，Ｖ２を有するガラスエポキシ系の多層配線基板で構成される。
第１の配線基板２１の裏面（図中下面）には、マザーボード等と称される制御基板１１０に接続される複数の外部接続端子３１が設けられている。すなわち、第１の配線基板２１は、第１の半導体チップＣ１と制御基板１１０との間に介装されるインターポーザ基板（ドータ基板）として構成され、第１の半導体チップＣ１の回路面上のバンプ５１の配置間隔を制御基板１１０のランドピッチに変換する再配線層としての機能をも有する。
第２の配線基板２２の裏面（図中下面）には、第１の配線基板２１の表面に接続される複数のバンプ３２が設けられている。すなわち、第２の配線基板２２は、第２の半導体チップＣ２（Ｃ２１，Ｃ２２）を第１の配線基板に接続するインターポーザ基板として構成され、第１の配線基板２１及び外部接続端子３１を介して、制御基板１１０に電気的に接続される。
外部接続端子３１及びバンプ４１，３２は、典型的には、はんだバンプ（ボールバンプ）で構成されるが、これに限られず、めっきバンプやスタッドバンプ等の他の突起電極で構成されてもよい。第１の配線基板２１に対する第２の配線基板２２の接続、及び、制御基板１１０に対する半導体装置１００の接続には、リフロー半田付け法が採用される。
ここで、リフロー実装時の半導体チップあるいは半導体装置の反り変形は、電子機器の故障や実装不良、信頼性低下の原因となるため、重要な課題の１つとなっている。例えば図１に示すようなＰｏＰ構造の半導体装置１００の場合、第１及び第２の半導体パッケージＰ１，Ｐ２は片面封止構造であるために反りが発生しやすい。特に、下段側に位置する第１の半導体パッケージＰ１が上段側に位置する第２の半導体パッケージＰ２に比べて薄いこと、封止領域が部分的であること等から、第２の半導体パッケージＰ２よりも第１の半導体パッケージＰ１に反りが発生しやすい。そして、はんだリフロー時に第１の半導体パッケージＰ１が大きく反っていると、第２の半導体パッケージＰ２のバンプ３２が第１の配線基板２１から離間し、接続不良が生じることがある。
このような問題を解消するため、本実施形態の半導体装置１００は、第１の半導体チップＣ１の裏面に貼着された保護フィルム１０に、第１の半導体パッケージＰ１の反りを抑制する機能をもたせている。以下、保護フィルム１０の詳細について説明する。
［保護フィルムの構成］
図３は、本発明の一実施形態に係る保護フィルム１０を示す概略側断面図である。
保護フィルム１０は、第１の半導体チップＣ１の裏面に設けられる。保護フィルム１０は、第１の半導体チップＣ１の裏面に設けられることで、第１の半導体チップＣ１の剛性の向上、第１の半導体チップＣ１の裏面の保護、第１の半導体チップＣ１の品種の表示、第１の半導体パッケージＰ１の反り抑制等の種々の機能を発揮するように構成される。保護フィルム１０は、典型的には、後述するように、バックグラインド（裏面研削）工程後、ダイシング加工前に、半導体ウエハの裏面に貼り付けられる。
図２に示すように、本実施形態の保護フィルム１０は、保護層１１と、接着剤層１２との積層構造を有する。保護フィルム１０は、図２に示すように、接着剤層１２を介して第１の半導体チップＣ１の裏面に貼着される。
なお、保護フィルム１０は、第１の半導体チップＣ１の製造に用いられる半導体ウエハの裏面に貼着されたウエハサイズの保護フィルム１０Ｆ（図６（Ａ）参照）をチップレベルに切り出すことで形成される。なおまた、本発明に係る保護フィルムは、図１に示す半導体装置以外の半導体チップ用保護フィルムとして使用されることも、勿論可能である。
（保護層）
保護層１１は、保護フィルム１０の基材として構成される。保護層１１は、非導電性無機材料で構成される。非導電性無機材料としては、ワークの加工、例えば半導体ウエハのダイシングに適するものであれば特に限定されず、典型的には、ガラス質材料、セラミック材料もしくはこれらの混合物などが挙げられる。
ガラス質材料としては、典型的には、板ガラス、ガラス繊維等が挙げられる。板ガラスやガラス繊維に使用されるガラスの構造は、非晶質であってもよいし結晶質であってもよい。ガラスの種類は特に限定されず、典型的には、ソーダ石灰ガラス、鉛ガラス、ホウケイ酸ガラス、石英ガラス等が挙げられる。板ガラスは、例えば、ディスプレイ用の薄板ガラス、特に、ロール状に巻き取り可能なフレキシブル性を有する超薄板ガラスが好ましい。ガラス繊維としては、例えば、ガラス繊維紙（ガラスペーパ）や電池用材料（セパレータ）として構成されるガラス繊維が適用可能である。
本実施形態の保護フィルム１０は、保護層１１が非導電性無機材料で構成されているため、保護層１１が合成樹脂で構成される場合と比較して、保護層１１の弾性率を高めることができる。
保護層１１の弾性率は、典型的には、リフロー実装時における第１の半導体パッケージＰ１の反りを抑制することができるものであれば特に限定されない。第１の半導体パッケージＰ１の反りは、主として、第１の半導体チップＣ１の線膨張係数と第１の配線基板２１の線膨張係数のミスマッチングに起因し、両者の線膨張係数の違いが大きいほど、大きな反りが誘発される。反りの方向は、材料の種類や特性等に応じて異なるものの、加熱時と冷却時とで相互に逆方向となる傾向がある。図４は、保護フィルムを備えていない半導体パッケージの反りの様子をやや誇張して示す模式図であり、（Ａ）は常温時、（Ｂ）は高温時の状態をそれぞれ示している。したがって、保護層１１の弾性率は、第１の半導体パッケージＰ１の両方向における反りを抑制できるものであることが好ましい。
本実施形態では、上述のように、第１の半導体チップＣ１はシリコン基板で構成され、第１の配線基板２１はガラスエポキシ系の有機材料で構成される。第１の半導体チップＣ１の線膨張係数（〜１０−６／℃）と第１の配線基板２１の線膨張係数（〜１０−５／℃）とは１桁ほど異なり、第１の配線基板２１が第１の半導体チップＣ１よりも熱膨張（熱収縮）が大きい。保護層１１の線膨張係数は、第１の配線基板２１の線膨張係数を基準に設定されてもよいし、第１の半導体チップＣ１の線膨張係数を基準に設定されてもよい。
例えば、保護層１１の線膨張係数を第１の配線基板２１の線膨張係数に合わせることで、または第１の配線基板２１の線膨張係数より小さくすることで、第１の配線基板２１と保護フィルム１０との間に挟まれた第１の半導体チップＣ１の変形を抑制することが可能となる。また、保護層１１の線膨張係数を第１の半導体チップＣ１の線膨張係数に合わせることで、または第１の半導体チップＣ１の線膨張係数より小さくすることで、第１の半導体チップＣ１の剛性を高めて上記熱応力に起因する第１の半導体チップＣ１の変形を抑制することが可能となる。さらに、保護層１１の線膨張係数は、第１の配線基板２１の線膨張係数と第１の半導体チップＣ１の線膨張係数の間の適宜の値に設定されてもよい。
以上のように保護層１１の線膨張係数を設定することで、第１の半導体パッケージＰ１の反りを効果的に抑制することが可能となる。保護層１１を構成する非導電性無機材料は、目的とする線膨張係数が得られる材料から選択すればよい。また、目的とする線膨張係数が得られるように複数種の非導電性無機材料が組み合わされてもよい。
本実施形態において、保護層１１は、ガラス質材料で構成され、より具体的には、板ガラスで構成される。保護層１１を板ガラスで構成することにより、保護フィルム１０のハンドリング性が高まるとともに生産性の向上が図れるようになる。板ガラスには、いわゆる強化ガラス材料が用いられてもよいし、通常のガラス材が用いられてもよい。板ガラスには、リジッドなガラスシートが用いられてもよいし、フレキシブル性を有するガラスフィルムが用いられてもよい。板ガラスには、光透過性を有する材料が用いられるが、着色が施された材料が用いられてもよい。
保護層１１の線膨張係数は、保護層１１を構成する板ガラスの成分、加工方法等によって選択あるいは調整することができる。保護層１１を構成する板ガラスは、典型的には、線膨張係数が１０−５から１０−７／℃オーダのものから選択することができる。
保護層１１を構成するガラス質材料の軟化点（Ｔｇ）は、リフロー温度よりも高い温度（例えば２６０℃以上）であることが好ましい。これにより、リフロー実装時における保護層１１の軟化、変形を抑制し、半導体チップＣ１の反り抑制硬化を維持することが可能となる。
また、保護層１１の厚さは、第１の半導体チップＣ１のサイズ（厚さ、大きさ）、第１の半導体パッケージＰ１のサイズ（厚さ、大きさ）、第１の半導体パッケージＰ１と第２の半導体パッケージＰ２との間の隙間等に応じて適宜設定することが可能である。本実施形態において、保護層１１として、厚さが例えば１０μｍ以上３００μｍ以下、好ましくは、５０μｍ以上２００μｍ以下のフレキシブル性を有する板ガラスが用いられる。これにより、第１の半導体パッケージＰ１の薄型化を確保しつつ、第１の半導体パッケージＰ１の反り変形を効果的に防止することができる。
また、保護層１１がフレキシブル性を有することで、保護フィルム１０をロール状に巻き取ることが可能となり、取扱い性、保存性、輸送性等が高められる。また、フレキシブル性を有するガラスフィルムは、ロールから巻き出されたときにカール等の変形が少ないため、ハンドリング性に優れるという利点がある。
このような板ガラスは、市販の材料が用いられてもよいし、用途に応じて最適化された材料が用いられてもよい。市販の材料としては、例えば、日本電気硝子株式会社製の無アルカリ超薄板ガラス「Ｇ−Ｌｅａｆ」（登録商標）等を用いることができる。
（接着剤層）
接着剤層１２は、保護層１１の一方の面に設けられる。接着剤層１２は、典型的には、熱硬化性成分及びエネルギー線硬化性成分の少なくとも１種とバインダーポリマー成分とからなる。
熱硬化性成分としては、例えば、エポキシ樹脂、フェノール樹脂、メラミン樹脂、尿素樹脂、ポリエステル樹脂、ウレタン樹脂、アクリル樹脂、ポリイミド樹脂、ベンゾオキサジン樹脂等、及びこれらの混合物が挙げられる。特に本実施形態では、エポキシ樹脂、フェノール樹脂ならびにこれらの混合物が好ましく用いられる。
これらの中でも、本実施形態では、ビスフェノール系グリシジル型エポキシ樹脂、o-クレゾールノボラック型エポキシ樹脂およびフェノールノボラック型エポキシ樹脂が好ましく用いられる。これらエポキシ樹脂は、１種単独で、または２種以上を組み合わせて用いることができる。
エネルギー線硬化性成分は、紫外線、電子線等のエネルギー線の照射を受けると重合硬化する化合物からなる。この化合物は、分子内に少なくとも１つの重合性二重結合を有し、通常は、分子量が１００〜３００００、好ましくは３００〜１００００程度である。このようなエネルギー線重合型化合物としては、例えば、トリメチロールプロパントリアクリレート、テトラメチロールメタンテトラアクリレート、ペンタエリスリトールトリアクリレート、ジペンタエリスリトールモノヒドロキシペンタアクリレート、ジペンタエリスリトールヘキサアクリレートあるいは１，４−ブチレングリコールジアクリレート、１，６−ヘキサンジオールジアクリレート、ポリエチレングリコールジアクリレート、オリゴエステルアクリレート、さらにポリエステル型またはポリエーテル型のウレタンアクリレートオリゴマーやポリエステルアクリレート、ポリエーテルアクリレート、エポキシ変性アクリレート等を用いることができる。
これらの中でも本実施形態では、紫外線硬化型樹脂が好ましく用いられ、具体的には、オリゴエステルアクリレート、ウレタンアクリレートオリゴマー等が特に好ましく用いられる。エネルギー線硬化性成分に光重合開始剤を混入することにより、重合硬化時間ならびに光線照射量を少なくすることができる。
バインダーポリマー成分は、保護膜形成層２に適度なタックを与え、シートの操作性を向上するために用いられる。バインダーポリマーの重量平均分子量は、通常は５万〜２００万、好ましくは１０万〜１５０万、特に好ましくは２０万〜１００万の範囲にある。分子量が低過ぎるとシート形成が不十分となり、高過ぎると他の成分との相溶性が悪くなり、結果として均一なシート形成が妨げられる。
このようなバインダーポリマーとしては、たとえばアクリル系ポリマー、ポリエステル樹脂、ウレタン樹脂、シリコーン樹脂、ゴム系ポリマー等が用いられ、特にアクリル系ポリマーが好ましく用いられる。
アクリル系ポリマーとしては、たとえば、（メタ）アクリル酸エステルモノマーおよび（メタ）アクリル酸誘導体から導かれる構成単位とからなる（メタ）アクリル酸エステル共重合体が挙げられる。ここで（メタ）アクリル酸エステルモノマーとしては、好ましくはアルキル基の炭素数が１〜１８である（メタ）アクリル酸アルキルエステル、たとえば（メタ）アクリル酸メチル、（メタ）アクリル酸エチル、（メタ）アクリル酸プロピル、（メタ）アクリル酸ブチル等が用いられる。また、（メタ）アクリル酸誘導体としては、たとえば（メタ）アクリル酸、（メタ）アクリル酸グリシジル、（メタ）アクリル酸ヒドロキシエチル等を挙げることができる。
メタクリル酸グリシジル等を共重合してアクリル系ポリマーにグリシジル基を導入することにより、熱硬化型接着成分としてのエポキシ樹脂との相溶性が向上し、また硬化後のＴｇが高くなり耐熱性も向上する。また、ヒドロキシエチルアクリレート等でアクリル系ポリマーに水酸基を導入することにより、チップへの密着性や粘着物性のコントロールが容易になる。
また、接着剤層１２は、着色されていてもよい。接着剤層１２の着色は、たとえば、顔料、染料等を配合することで行われる。接着剤層１２を着色しておくと、外観の向上が図られるとともに、レーザー印字を施した際にその視認性、識別性を高めることができる。接着剤層１２の色は特に限定されず、無彩色でもよいし、有彩色でもよい。本実施形態において、接着剤層１２は、黒色に着色される。
さらに、硬化後における保護フィルム１０とチップ裏面との接着性・密着性を向上させる目的で、接着剤層１２にカップリング剤を添加することもできる。カップリング剤は、保護フィルム１０の耐熱性を損なわずに、接着性、密着性を向上させることができ、さらに耐水性（耐湿熱性）も向上する。
このような接着剤層１２は、市販の材料が用いられてもよいし、用途に応じて最適化された材料が用いられてもよい。市販の材料としては、例えば、リンテック株式会社製のチップ裏面保護テープ「ＬＣテープ」シリーズ（例えば、ＬＣ２８４１、ＬＣ２８２４Ｈ、ＬＣ２８２６Ｈ、ＬＣ２８５０）が好適に用いられる。
（剥離シート）
図３に示すように、本実施形態の保護フィルム１０は剥離シート１３をさらに備える。剥離シート１３は、接着剤層１２を被覆するように設けられ、保護フィルム１０の使用時には、接着剤層１２から剥離される。
剥離シート１３としては、例えば、ポリエチレンフィルム、ポリプロピレンフィルム、ポリブテンフィルム、ポリブタジエンフィルム、ポリメチルペンテンフィルム、ポリ塩化ビニルフィルム、塩化ビニル共重合体フィルム、ポリエチレンテレフタレートフィルム、ポリエチレンナフタレートフィルム、ポリブチレンテレフタレートフィルム、ポリウレタンフィルム、エチレン酢ビフィルム、アイオノマー樹脂フィルム、エチレン・（メタ）アクリル酸共重合体フィルム、エチレン・（メタ）アクリル酸エステル共重合体フィルム、ポリスチレンフィルム、ポリカーボネートフィルム、ポリイミドフィルム、フッ素樹脂フィルム等が用いられる。またこれらの架橋フィルムも用いられる。さらにこれらの積層フィルムであってもよい。
さらに剥離シート１の表面張力は、好ましくは４０ｍＮ／ｍ以下、さらに好ましくは３７ｍＮ／ｍ以下、特に好ましくは３５ｍＮ／ｍ以下であることが望ましい。このような表面張力に低い剥離シート１３は、材質を適宜に選択して得ることが可能であるし、また剥離シート１３の表面にシリコーン樹脂等を塗布して離型処理を施すことで得ることもできる。
剥離シート１３の厚さは、通常は５〜３００μｍ、好ましくは１０〜２００μｍ、特に好ましくは２０〜１５０μｍ程度である。
このような剥離シート１３は、市販の材料が用いられてもよいし、用途に応じて最適化された材料が用いられてもよい。市販の材料としては、例えば、リンテック株式会社製の剥離フィルム「Ｄ−６４５Ｈ」等が好適に用いられる。
（印字層）
保護層１１の少なくとも一方の面に印字層が設けられてもよい。印字層は、典型的には、文字、記号、図形等を含み、半導体素子あるいは半導体装置の種類等を識別可能に表示する。印字層は、典型的には、保護層１１又は接着剤層１２の少なくとも一部で構成され、例えば、接着剤層の保護層との接着側表面に形成される。印字層は、例えば、保護層１１の表面をレーザー加工法等で削ることで形成されてもよいし、レーザー光の照射により接着剤層１２表面を改質させることで形成されてもよい。特に、保護層１１が板ガラス、透明セラミックス等、透光性を有する材料で構成される場合、保護層１１に透光性が付与されるため、レーザー印字等により保護層の上から接着剤層１２表面の印字層を容易に形成することができる。保護フィルム１０は、印字層を別途有してもよい。すなわち、印字層は、保護層１１及び接着剤層１２とは異なる層で構成されてもよい。
図５（Ａ）〜（Ｃ）は、印字層を有する保護フィルム１０が貼着された半導体装置の構成例を示す概略側断面図である。
図５（Ａ）は、保護層１１の下面（接着剤層１２）に印字層１４が設けられた例を示している。この場合、印字層１４は、接着剤層１２の少なくとも一部で構成され、保護層１１の上から接着剤層１２に赤外線レーザーを照射（レーザーマーキング）することで形成される。保護層１１は透光性を有するガラス質材料で構成されているため、保護層１１を介して接着剤層１２へ赤外線レーザーを容易に到達させることができる。この例では、印字層１４は、保護層１１と接着剤層１２との界面（接着剤層１２の保護層１１との接着側表面）に形成され、保護層１１を介して認識可能な文字、記号又は図形を含む。印字層１４は、典型的には、半導体チップあるいは半導体装置の種類等を表示する。
図５（Ｂ）は、保護層１１の上面に印字層１４が設けられた例を示している。本例において、印字層１４は、接着剤層１２と同様な材料で構成されてもよいし、接着剤層１２とは異なる材料で構成されてもよい。また本例において、印字層１４は、保護層１１の上面に設けられているため、保護層１１は、赤外線を透過しないものであってもよい。図５（Ａ），（Ｂ）において、印字層１４に対するレーザーマーキングは、接着剤層１２の硬化前に行われてもよいし、接着剤層１２の硬化後に行われてもよい。
図５（Ｃ）は、保護層１１の少なくとも一部に印字層１４が設けられた例を示している。保護層１１がガラス質材料等の透光性を有する非導電性無機材料で構成されている場合、レーザー加工やマイクロカッタを用いた表面加工が可能である。具体的には、例えば、保護層１１を加工可能な（ガラス質材料が吸収可能な）レーザー光を用いて、保護層１１の表面に印字情報が書き込まれてもよい。このようにして形成された印字層１４は、保護層１１を正面あるいは斜め方向から視認することで、保護層１１の表面に印字情報を浮き上がらせることができる。
［半導体装置の製造方法］
続いて、保護フィルム１０を備えた半導体装置、特に、第１の半導体パーケージＰ１の製造方法について説明する。
図６（Ａ）〜（Ｅ）は、第１の半導体パッケージＰ１の製造方法を説明する概略工程断面図である。
まず図６（Ａ）に示すように、バックグラインド工程によって所定の厚さ（例えば５０μｍ）に薄化された半導体ウエハＷの裏面（図中上面）に、保護フィルム１０Ｆが貼着される。保護フィルム１０Ｆは、例えば、半導体ウエハＷと略同等の大きさ、形状に形成され、接着剤層１２を介して半導体ウエハＷの裏面に貼着される。保護フィルム１０の剥離シート１３（図３参照）は、半導体ウエハＷへの貼着前に、接着剤層１２から剥離される。接着剤層１２は、その後、加熱処理あるいはエネルギー線照射処理によって硬化される。
半導体ウエハＷに保護フィルム１０Ｆが貼着されることで、半導体ウエハＷの見掛け上の厚さが増し、その結果、半導体ウエハＷの剛性が高められるとともにハンドリング性やダイシング適性が向上する。これにより、半導体ウエハＷを損傷や割れ等から効果的に保護されることになる。
次に、保護フィルム１０Ｆに製品情報を表示する印字層１４（図５（Ａ））が形成される。印字層１４は、保護層１１を介して接着剤層１２へ赤外線レーザーを照射することで形成される（レーザーマーキング）。印字層１４の形成をウエハレベルで行うことにより、個々のチップ領域へ所定の製品情報を効率よく印字することができる。
続いて、図６（Ｂ）に示すように、保護フィルム１０Ｆが接着された半導体ウエハＷがダイシングテープＴの粘着面にマウントされる。ダイシングテープＴは、その一方の面に設けられ粘着層を上向きにして図示しないダイシングテーブル上に配置され、リングフレームＦによって固定される。半導体ウエハＷは、その回路面を上向きにして、保護フィルム１０Ｆを介してダイシングテープＴ上に固定される。
そして、図６（Ｃ）に示すように、ダイサーＤによって、半導体ウエハＷが回路毎に（チップ単位に）ダイシングされる。このとき、ダイサーＤのブレードは、ダイシングテープＴの上面（粘着面）に達する深さで半導体ウエハＷを切断し、これにより保護フィルム１０Ｆは、半導体ウエハＷとともにチップ単位に切断されて、各半導体チップＣ１に対応する保護フィルム１０が形成される。
続いて、図６（Ｄ）に示すように、コレットＫによって、半導体チップＣ１が保護フィルム１０とともにダイシングテープＴの粘着層から剥離される。その後、半導体チップＣ１の回路面（バンプ）へフラックスを付着させ、図６（Ｅ）に示すように、マウンタＭを用いて、半導体チップ（第１の半導体チップ）Ｃ１が配線基板（第１の配線基板）２１上へフリップチップ実装される。
本実施形態によれば、半導体チップＣ１の裏面に保護フィルム１０が接着されているため、半導体チップＣ１の見掛け上の剛性が高まり、これによりダイシング適性が向上するとともに、ダイシングテープからのピックアップ工程や配線基板上へのマウント工程等において作用する応力から、チップ割れを防止することができる。
また、保護層１１がガラス質材料（非導電性無機材料）で構成されているため、保護層１１が金属で構成される場合と比較して、ダイシング加工時における加工精度を向上させつつ、ダイシングソー（ブレード）の摩耗や劣化を抑制することができる。また、切り屑が半導体チップＣ１の回路面に付着したとしても短絡不良が生じることはない。これにより、生産性および信頼性の向上が図れることになる。
さらに本実施形態によれば、保護層１１がガラス質材料で構成されているため、配線基板２１への半導体チップＣ１のリフロー実装工程における半導体チップＣ１の反りを抑制することができる。
図７（Ａ），（Ｂ）に、構成が異なる２つの保護フィルムが各々貼着された半導体チップの共平面性（Coplanarity）の評価結果を示す。評価に用いたシリコン半導体チップの厚さは５０μｍ、大きさは１０ｍｍ×１０ｍｍであり、ガラスエポキシ系配線基板にリフロー実装した後のチップの上面（保護フィルムの上面）の反り量を評価した。
リフロー条件としては、予備加熱温度１３０℃、加熱温度（最高温度）２６０℃、加熱時間（加熱温度での保持時間）１分間のＩＲリフローを３回行った。リフロー炉には、相模理工社製「ＷＬ−１５−２０ＤＮＸ型」を用いた。また、共平面性（Coplanarity）の評価装置には、Akrometrix社製「サーモレイPS200e」を用いた。
そして、図７（Ａ）に示すサンプルには、保護フィルムとして、厚さ２５μｍのリンテック株式会社製保護テープ「ＬＣ２８５０」（以下、保護テープという）を用い、図７（Ｂ）に示すサンプルには、保護フィルムとして、上記保護テープと厚さ１００μｍのガラスフィルム（日本電気硝子株式会社製超薄板ガラス「Ｇ−Ｌｅａｆ」（登録商標））との積層体（本実施形態に係る保護フィルム１０に相当）を用いた。
評価の結果、図７（Ａ）に示すサンプルでは、チップの反りが２１４μｍであったのに対して、図７（Ｂ）に示すサンプルでは、チップの反りが５６μｍであった。また、図示せずとも、上記ガラスフィルムの厚さを５０μｍとしたときのチップの反り量は１１１μｍであった。
なお、参考例として、上記ガラスフィルムに代えて、厚さ３０μｍのアルミニウムフィルムを積層したときのチップの反り量は１０６μｍ、厚さ４０μｍのアルミニウムフィルムを積層したときのチップの反り量は６９μｍであった。
以上のように、本実施形態によれば、第１の半導体チップＣ１の反りを抑制することができるため、反りの少ない第１の半導体パッケージＰ１を安定に製造することができる。したがって、第１の半導体パッケージＰ１上への第２の半導体パッケージＰ２の実装、制御基板１１０への半導体装置１００の実装に際しても、第１の半導体パッケージＰ１あるいは半導体装置１００の反りが効果的に抑えられるため、反り変形に起因する各端子部の接続信頼性の低下を防止することが可能となる。
＜第２の実施形態＞
図８は、本発明の他の実施形態に係る半導体装置２００の構成を示す概略側断面図である。以下、第１の実施形態と異なる構成について主に説明し、上述の実施形態と同様の構成については同様の符号を付しその説明を省略または簡略化する。
本実施形態の半導体装置２００は、第１の実施形態と同様にＰｏＰ構造を有する点で共通するが、第２の半導体パッケージＰ２における第２の配線基板２１０の基材２１１が、ガラス質材料で構成されているとともに、第１の半導体チップＣ１の保護層として構成される点で、第１の実施形態と異なる。
本実施形態において、第２の配線基板２１０は、基材２１１と、配線層（ビアＶ２）と、接着剤層２１２とを有する。基材２１１は、ガラス質材料で構成される。上記配線層は、基材２１１の上面及び下面に設けられた配線パターンと基材２１１の内部に設けられた層間接続部（ビアＶ２）とを有し、第１の配線基板２１と第２の半導体チップＣ２（Ｃ２１，Ｃ２２）との間を電気的に接続する。接着剤層２１２は、基材２１１の下面に設けられ、第１の半導体チップＣ１の裏面（図中上面）に接合される。
基材２１１の厚さは、配線基板として要求される所定の剛性を確保できる大きさであれば特に限定されず、例えば、５０μｍ以上３００μｍ以下のものが用いられる。基材２１１の形態は特に限定されず、自己支持性（自立性）の高いリジッドなシート状に構成されてもよいし、フレキシブル性を有するフィルム状に構成されてもよい。基材２１１を構成するガラス質材料には、典型的には、板ガラスが用いられるが、これ以外にも、ガラス繊維の積層体、ガラス粉末の焼結体等が用いられてもよい。
なお、基材２１１は、ガラス質材料以外の他の非導電性無機材料、例えばセラミック板などで構成されてもよい。
接着剤層２１２は、第１の実施形態（接着剤層１２）と同様に構成される。接着剤層２１２は、第２の配線基板２１０と第１の半導体チップＣ１とを相互に密着し、第１の半導体チップＣ１の裏面を外気から遮断する封止層として機能する。
図示する接着剤層２１２は、第１の半導体チップＣ１の裏面と対向する領域にのみ設けられているが、これに限られず、基材２１１の下面全域に接着剤層２１２が設けられていてもよい。この場合、接着剤層２１２には、バンプ３２が設けられる位置に開口部が形成されてもよいし、接着剤層２１２自体が導電性接着層や、ＡＣＦ（anisotropic conductive film）／ＡＣＰ（anisotropic conductive paste）のような異方性導電材料で構成されてもよい。
以上のように構成される本実施形態の半導体装置２００において、第２の配線基板２１０は、ガラス質材料で構成された基材２１１を有し、接着剤層２１２を介して第１の半導体チップＣ１の裏面に接合される。これにより、例えば制御基板１１０へのリフロー実装時において、第１の半導体チップＣ１の反りを効果的に抑制することができるため、半導体装置２００の反り変形が防止され、かつ、各端子部の接続信頼性を高めることが可能となる。
また、本実施形態によれば、第２の配線基板２１０の接着剤層２１２が第１の半導体チップＣ１の裏面に接合されているため、第１の半導体パッケージＰ１と第２の半導体パッケージＰ２との接合がより強固になり、バンプ３２における接続信頼性を高めることが可能となる。また、第２の配線基板２１０と第１の半導体チップＣ１とのクリアランスがゼロになるため、半導体装置２００の薄型化にも貢献することができる。
＜第３の実施形態＞
図９は、本発明の他の実施形態に係る複合シート３００の構成を示す概略側断面図である。以下、第１の実施形態と異なる構成について主に説明し、上述の実施形態と同様の構成については同様の符号を付しその説明を省略または簡略化する。
図９に示すように、本実施形態に係る複合シート３００は、ベース層７１の一方の面に粘着剤層７２が積層されてなる粘着シート７０と、粘着シート７０の粘着層７２側に積層された保護フィルム１０とを備えて構成される。
保護フィルム１０は、第１の実施形態と同様に構成され、非導電性無機材料で構成された保護層１１と、保護層１１の粘着層７４側とは反対側の面に設けられた接着剤層１２とを有する。
複合シート３００は、ワークを加工するときに、当該ワークに貼付されて当該ワークを保持するとともに、当該ワークまたは当該ワークを加工して得られる加工物に保護膜を形成するために用いられる。この保護膜は、保護フィルム１０、好ましくは、接着剤層１２が硬化した保護フィルム１０から構成される。
複合シート３００は、一例として、ワークとしての半導体ウエハのダイシング加工時に半導体ウエハを保持するとともに、ダイシングによって得られる半導体チップに保護膜を形成するために用いられるが、これに限定されるものではない。この場合における複合シート３００の粘着シート７０は、通常、ダイシングシートと称される。
粘着シート７０のベース層７１は、ワークの加工、例えば半導体ウエハのダイシングおよびエキスパンディングに適するものであれば、その構成材料は特に限定されず、通常は樹脂系の材料を主材とするフィルム（以下「樹脂フィルム」という）から構成される。
樹脂フィルムの具体例として、低密度ポリエチレン（ＬＤＰＥ）フィルム、直鎖低密度ポリエチレン（ＬＬＤＰＥ）フィルム、高密度ポリエチレン（ＨＤＰＥ）フィルム等のポリエチレンフィルム、ポリプロピレンフィルム、ポリブテンフィルム、ポリブタジエンフィルム、ポリメチルペンテンフィルム、エチレン−ノルボルネン共重合体フィルム、ノルボルネン樹脂フィルム等のポリオレフィン系フィルム；エチレン−酢酸ビニル共重合体フィルム、エチレン−（メタ）アクリル酸共重合体フィルム、エチレン−（メタ）アクリル酸エステル共重合体フィルム等のエチレン系共重合フィルム；ポリ塩化ビニルフィルム、塩化ビニル共重合体フィルム等のポリ塩化ビニル系フィルム；ポリエチレンテレフタレートフィルム、ポリブチレンテレフタレートフィルム等のポリエステル系フィルム；ポリウレタンフィルム；ポリイミドフィルム；ポリスチレンフィルム；ポリカーボネートフィルム；フッ素樹脂フィルムなどが挙げられる。またこれらの架橋フィルム、アイオノマーフィルムのような変性フィルムも用いられる。ベース層７１はこれらの１種からなるフィルムでもよいし、さらにこれらを２種類以上組み合わせた積層フィルムであってもよい。なお、本明細書における「（メタ）アクリル酸」は、アクリル酸およびメタクリル酸の両方を意味する。他の類似用語についても同様である。
上記の中でも、環境安全性、コスト等の観点から、ポリオレフィン系フィルムが好ましく、その中でも耐熱性に優れるポリプロピレンフィルムが好ましい。ポリプロピレンフィルムであれば、粘着シート７０のエキスパンド適性やチップのピックアップ適性を損なうことなく、ベース層７１に耐熱性を付与することができる。ベース層７１がかかる耐熱性を有することにより、ワークが貼付された状態で保護フィルム１０を熱硬化させた場合にも、粘着シート７０の弛みの発生を抑制することができる。
上記樹脂フィルムは、その表面に積層される粘着剤層７２との密着性を向上させる目的で、所望により片面または両面に、酸化法や凹凸化法などによる表面処理、あるいはプライマー処理を施すことができる。上記酸化法としては、例えばコロナ放電処理、プラズマ放電処理、クロム酸化処理（湿式）、火炎処理、熱風処理、オゾン、紫外線照射処理などが挙げられ、また、凹凸化法としては、例えばサンドブラスト法、溶射処理法などが挙げられる。
ベース層７１の厚さは、複合シート３００が使用される各工程において適切に機能できる限り、特に限定されない。好ましくは２０〜４５０μｍ、より好ましくは２５〜４００μｍ、特に好ましくは５０〜３５０μｍの範囲である。
粘着剤層７２は、非エネルギー線硬化性粘着剤から構成されてもよいし、エネルギー線硬化性粘着剤から構成されてもよい。非エネルギー線硬化性粘着剤としては、所望の粘着力および再剥離性を有するものが好ましく、例えば、アクリル系粘着剤、ゴム系粘着剤、シリコーン系粘着剤、ウレタン系粘着剤、ポリエステル系粘着剤、ポリビニルエーテル系粘着剤等を使用することができる。これらの中でも、保護フィルム１０との密着性が高く、ダイシング工程等にてワークまたは加工物の脱落を効果的に抑制することのできるアクリル系粘着剤が好ましい。
一方、エネルギー線硬化性粘着剤は、エネルギー線照射により粘着力が低下するため、ワークまたは加工物と粘着シート７０とを分離させたいときに、エネルギー線照射することにより、容易に分離させることができる。
粘着剤層７２の厚さは、複合シート３００が使用される各工程において適切に機能できる限り、特に限定されない。具体的には、１〜５０μｍであることが好ましく、特に２〜３０μｍであることが好ましく、さらには３〜２０μｍであることが好ましい。
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
例えば以上の各実施形態では、半導体素子として、半導体（Ｓｉ）チップを例に挙げて説明したが、ＧａＡｓ（ガリウムヒ素）等の他の半導体ベアチップ部品が用いられてもよいし、ＣＳＰ（Chip Size Package）等のパッケージ部品が用いられてもよい。
さらに第１の実施形態において、保護フィルム１０の接着剤層１２もまた、ガラス質材料等の非導電性無機材料を含有する材料で構成されてもよい。これにより、保護フィルム１０全体の剛性（弾性率）を高めることができるため、第１の半導体チップＣ１の反りを更に抑制することができる。また、接着剤層１２単独で保護フィルム１０を構成することも可能となり、保護フィルムの薄化を実現することができる。
１０，１０Ｆ…保護フィルム
１１…保護層
１２，２１２…接着剤層
１３…剥離シート
１４…印字層
２１…第１の配線基板
２２，２１０…第２の配線基板
１００，２００…半導体装置
２１１…基材
３００…複合シート
Ｃ１…第１の半導体チップ
Ｃ２…第２の半導体チップ
Ｐ１…第１の半導体パッケージ
Ｐ２…第２の半導体パッケージ
Ｔ…ダイシングテープ
Ｗ…半導体ウエハ

Claims (9)

  1. 非導電性無機材料で構成された保護層と、
    前記保護層の一方の面に設けられた接着剤層と
    を具備し、
    前記非導電性無機材料は、軟化点がリフロー温度よりも高いガラス質材料を少なくとも含み、
    前記保護層は、線膨張係数が１０ −５ から１０ −７ ／℃オーダの板ガラスで構成される
    半導体用保護フィルム。
  2. 請求項１に記載の半導体用保護フィルムであって、
    前記保護層は、１０μｍ以上３００μｍ以下の厚さを有する
    半導体用保護フィルム。
  3. 配線基板と、
    前記配線基板にフリップチップ実装された半導体素子と、
    非導電性無機材料で構成された保護層と、前記保護層の一方の面に設けられ前記半導体素子の裏面に接合された接着剤層とを有する保護フィルムと
    を具備し、
    前記非導電性無機材料は、軟化点がリフロー温度よりも高いガラス質材料を少なくとも含み、
    前記保護層は、線膨張係数が１０ −５ から１０ −７ ／℃オーダの板ガラスで構成される
    半導体装置。
  4. 請求項３に記載の半導体装置であって、
    前記保護フィルムは、前記保護層の少なくとも一方の面に設けられた印字層を有する
    半導体装置。
  5. 請求項４に記載の半導体装置であって、
    前記印字層は、前記保護層又は前記接着剤層の少なくとも一部で構成される
    半導体装置。
  6. 請求項３〜５のいずれか１つに記載の半導体装置であって、
    前記保護層は、１０μｍ以上３００μｍ以下の厚さを有する
    半導体装置。
  7. 請求項３〜６のいずれか１つに記載の半導体装置であって、
    前記配線基板に電気的に接続される半導体パッケージ部品をさらに具備し、
    前記半導体素子は、前記配線基板と前記半導体パッケージ部品との間に配置される
    半導体装置。
  8. 第１の配線基板と、
    前記第１の配線基板にフリップチップ実装された第１の半導体素子と、
    第２の半導体素子と、
    非導電性無機材料で構成された基材と、前記基材に設けられ前記第１の配線基板と前記第２の半導体素子との間を電気的に接続する配線層と、前記基材の一方の面に設けられ前記第１の半導体素子の裏面に接合された接着剤層とを有し、前記第１の半導体素子と前記第２の半導体素子との間に配置された第２の配線基板と
    を具備し、
    前記非導電性無機材料は、軟化点がリフロー温度よりも高いガラス質材料を少なくとも含み、
    前記基材は、線膨張係数が１０ −５ から１０ −７ ／℃オーダの板ガラスで構成される
    半導体装置。
  9. ベース層の一方の面側に粘着剤層が積層されてなる粘着シートと、
    前記粘着シートの前記粘着剤層側に積層された保護フィルムと
    を具備し、
    前記保護フィルムは、
    非導電性無機材料で構成された保護層と、
    前記保護層の前記粘着剤層側とは反対側の面に設けられた接着剤層と、を有し、
    前記非導電性無機材料は、軟化点がリフロー温度よりも高いガラス質材料を少なくとも含み、
    前記保護層は、線膨張係数が１０ −５ から１０ −７ ／℃オーダの板ガラスで構成される
    複合シート。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3961690A4 (en) * 2019-05-15 2022-06-01 Huawei Technologies Co., Ltd. CHIP ENCAPSULATING APPARATUS AND METHOD FOR MAKING IT
JP7464706B2 (ja) 2020-05-22 2024-04-09 三井化学東セロ株式会社 電子装置の製造方法
CN113725169A (zh) * 2021-04-22 2021-11-30 成都芯源系统有限公司 倒装芯片封装单元及相关封装方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10294423A (ja) * 1997-04-17 1998-11-04 Nec Corp 半導体装置
JP2001135598A (ja) * 1999-08-26 2001-05-18 Seiko Epson Corp ウエハのダイシング方法、半導体装置及びその製造方法、回路基板並びに電子機器
JP2001326195A (ja) * 2000-05-16 2001-11-22 Hitachi Ltd 半導体チップおよびその製造方法ならびに実装方法
JP3649129B2 (ja) * 2001-01-12 2005-05-18 松下電器産業株式会社 半導体装置の製造方法および半導体装置
JP4432110B2 (ja) * 2003-02-19 2010-03-17 日本電気硝子株式会社 半導体パッケージ用カバーガラス
JP2005298678A (ja) * 2004-04-12 2005-10-27 Fuji Photo Film Co Ltd セリウム付活ホウ酸ルテチウム系輝尽性蛍光体、放射線像変換パネルおよび放射線画像記録再生方法
JP4945902B2 (ja) * 2005-01-24 2012-06-06 大日本印刷株式会社 化粧材
CN101333070A (zh) * 2007-06-28 2008-12-31 旭硝子株式会社 带电极的玻璃基板的制造方法
US20090039532A1 (en) 2007-08-08 2009-02-12 Advanced Chip Engineering Technology Inc. Semiconductor device package having a back side protective scheme
JP5456441B2 (ja) * 2009-01-30 2014-03-26 日東電工株式会社 ダイシングテープ一体型ウエハ裏面保護フィルム
JP5733600B2 (ja) * 2009-07-03 2015-06-10 日本電気硝子株式会社 素子封止体の製造方法、及び素子封止体
US20110062599A1 (en) * 2009-09-17 2011-03-17 Joon Dong Kim Integrated circuit packaging system with package stacking and method of manufacture thereof
JP5419226B2 (ja) 2010-07-29 2014-02-19 日東電工株式会社 フリップチップ型半導体裏面用フィルム及びその用途
JP5820170B2 (ja) 2011-07-13 2015-11-24 日東電工株式会社 半導体装置用の接着フィルム、フリップチップ型半導体裏面用フィルム、及び、ダイシングテープ一体型半導体裏面用フィルム
JP2013041965A (ja) * 2011-08-15 2013-02-28 Fujikura Ltd 半導体装置の製造方法
US9450203B2 (en) * 2014-12-22 2016-09-20 Apple Inc. Organic light-emitting diode display with glass encapsulation and peripheral welded plastic seal
US20160201200A1 (en) * 2015-01-14 2016-07-14 Siemens Energy, Inc. Adhesion of coatings using adhesive bonding compositions

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