KR20180002883A - 반도체용 보호 필름, 반도체 장치 및 복합 시트 - Google Patents

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KR20180002883A
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료헤이 이께다
가쯔히꼬 호리고메
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린텍 가부시키가이샤
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    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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Abstract

생산성, 신뢰성을 손상시키지 않고, 반도체 칩의 휨을 억제하는 것이 가능한 반도체용 보호 필름 및 이것을 구비한 반도체 장치, 및 복합 시트를 제공한다. 본 발명의 일 형태에 따른 반도체용 보호 필름(10)은, 비도전성 무기 재료를 포함한 보호층(11)과, 보호층(11)의 한쪽의 면에 형성된 접착제층(12)을 구비한다. 보호층(11)은 적어도 유리질 재료를 포함하고, 전형적으로는, 판 유리를 포함한다. 이에 의해, 보호 대상인 반도체 소자의 휨을 효과적으로 억제하는 것이 가능해진다.

Description

반도체용 보호 필름, 반도체 장치 및 복합 시트
본 발명은 예를 들어 반도체 칩 등의 반도체 소자의 이면에 접착되는 반도체용 보호 필름 및 이것을 구비한 반도체 장치, 및 복합 시트에 관한 것이다.
최근, 페이스 다운 방식 혹은 플립 칩 접속이라 불리는 실장법을 사용한 반도체 장치의 제조가 널리 행해지고 있다. 이와 같은 실장법에서는, 반도체 칩의 회로면을 구성하는 표면(능동면)이 배선 기판에 대향하여 배치되고, 반도체 칩의 표면에 형성된 범프라 불리는 복수의 전극을 통해 배선 기판 상에 전기적ㆍ기계적으로 접속된다.
페이스 다운 방식으로 실장된 반도체 칩의 이면(비능동면)에는, 반도체 칩을 보호할 목적으로, 보호 필름이 접착되는 경우가 많다. 이와 같은 보호 필름으로서는, 접착제층과, 이 접착제층 상에 적층된 보호층을 구비하고, 상기 보호층이 내열성 수지 또는 금속을 포함한, 플립 칩형 반도체 이면용 필름이 알려져 있다(예를 들어 특허문헌 1 참조).
한편, 최근에 있어서의 전자 기기의 소형화, 고기능화에 수반하여, 당해 전자 기기에 탑재되는 반도체 장치에도 한층 더한 소형화, 고기능화가 요구되고 있다. 이 때문에, 반도체 칩의 집적화, 고밀도화에 필요한 PoP(Package on Package) 등의 멀티 칩 모듈 기술의 개발이 각 방면에서 진행되고 있다.
일본 특허 공개 제2012-33626호 공보
반도체 장치의 소형화, 박형화를 실현하기 위해서는, 내장되는 반도체 칩의 한층 더한 박형화가 필요로 된다. 그러나, 반도체 칩이 얇아질수록, 반도체 칩의 강성이 저하되고, 그 결과, 열 응력에 기인하는 반도체 장치의 휨이 보다 현저해지는 경향이 있다.
따라서, 특허문헌 1에는, 반도체 칩의 이면에 접착되는 보호 필름의 접착제층에 있어서, 전체 수지 성분에 대한 열경화성 수지의 함유량을 소정 이하로 함으로써, 패키지의 휨을 억제하는 것이 제안되어 있다(특허문헌 1의 단락 [0034]). 그러나, 합성 수지를 포함한 접착제층의 강성 혹은 탄성률은 비교적 낮고, 이 때문에, 반도체 칩의 휨을 충분히 억제할 수 없다.
한편, 보호층이 금속을 포함함으로써 비교적 높은 탄성률을 확보할 수 있다. 그러나, 보호층이 금속을 포함한 보호 필름을 사용하면, 다이싱 가공 시에 있어서의 가공 정밀도의 저하, 다이싱 소(블레이드)의 마모, 부스러기의 부착에 의한 반도체 칩 회로면의 단락 불량 등, 생산성 및 신뢰성의 점에서 다양한 문제를 초래한다. 나아가, 접착제층 표면에 레이저 등으로 인자한 경우, 시인성을 확보할 수 없게 된다.
이상과 같은 사정을 감안하여, 본 발명의 목적은, 생산성, 신뢰성을 손상시키지 않고, 반도체 칩의 휨을 억제하고, 나아가 시인성을 확보하는 것이 가능한 반도체용 보호 필름 및 이것을 구비한 반도체 장치, 및 복합 시트를 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명의 일 형태에 따른 반도체용 보호 필름은, 보호층과, 접착제층을 구비한다.
상기 보호층은, 비도전성 무기 재료를 포함한다.
상기 접착제층은, 상기 보호층의 한쪽의 면에 형성된다.
상기 반도체용 보호 필름은, 보호층이 비도전성 무기 재료를 포함하고 있기 때문에, 보호층이 합성 수지를 포함하는 경우와 비교하여, 보호층의 탄성률을 높일 수 있다. 이에 의해, 보호 대상인 반도체 소자의 휨을 효과적으로 억제하는 것이 가능해진다.
또한, 보호층이 비도전성 무기 재료를 포함하고 있기 때문에, 보호층이 금속을 포함하는 경우와 비교하여, 다이싱 가공 시에 있어서의 가공 정밀도를 향상시키면서, 다이싱 소의 마모나 열화를 억제할 수 있다. 또한, 부스러기가 반도체 칩의 회로면에 부착되었다고 해도 단락 불량이 발생하는 일은 없다. 이에 의해, 생산성 및 신뢰성의 향상이 도모되게 된다.
보호층을 구성하는 비도전성 무기 재료는 특별히 한정되지 않고, 전형적으로는, 유리질 재료, 세라믹 재료 혹은 이들의 혼합물 등을 들 수 있다. 유리질 재료로서는, 전형적으로는, 판 유리, 유리 섬유 등을 들 수 있다. 또한, 판 유리나 유리 섬유에 사용되는 유리의 구조는, 비정질이어도 되고 결정질이어도 된다.
또한, 비도전성 무기 재료에 유리 등의 투광성을 갖는 재료를 사용함으로써 접착제층 표면에 레이저 등으로 인자한 경우에도, 시인성을 확보하는 것이 가능해진다.
보호층이 판 유리를 포함하는 경우, 그 두께는, 예를 들어 10㎛ 이상 300㎛ 이하로 할 수 있다. 이와 같은 두께의 판 유리를 사용함으로써, 반도체 장치의 박형화에 공헌할 수 있음과 함께, 보호층의 플렉시블성이 높아지기 때문에 핸들링이 용이해진다.
본 발명의 일 형태에 따른 반도체 장치는, 배선 기판과, 반도체 소자와, 보호 필름을 구비한다.
상기 반도체 소자는, 상기 배선 기판에 플립 칩 실장된다.
상기 보호 필름은, 비도전성 무기 재료를 포함한 보호층과, 상기 보호층의 한쪽의 면에 형성된 접착제층을 갖고, 상기 접착제층은 상기 반도체 소자의 이면에 접합된다.
상기 반도체 장치에 따르면, 반도체 소자의 이면에 상기 보호 필름이 형성되어 있기 때문에, 반도체 소자의 휨을 억제하면서, 접속 신뢰성이 높은 반도체 장치를 얻을 수 있다.
보호층의 적어도 한쪽의 면에 인자층이 형성되어도 된다. 인자층은, 전형적으로는, 문자, 기호, 도형 등을 포함하고, 반도체 소자 혹은 반도체 장치의 종류 등을 식별 가능하게 표시한다. 인자층은, 전형적으로는, 보호층 또는 접착제층의 적어도 일부를 포함하고, 예를 들어 접착제층의 보호층과의 접착측 표면에 형성된다. 인자층은, 예를 들어 보호층의 표면을 레이저 가공법 등으로 깎음으로써 형성되어도 되고, 레이저광의 조사에 의해 접착제층 표면을 개질시킴으로써 형성되어도 된다. 특히, 보호층이 판 유리, 투명 세라믹스 등, 투광성을 갖는 재료를 포함하는 경우, 보호층에 투광성이 부여되기 때문에, 레이저 인자 등에 의해 보호층 상으로부터 인자층을 용이하게 형성할 수 있다. 상기 보호 필름은, 인자층을 별도로 가져도 된다. 즉, 인자층은, 보호층 및 접착제층과는 상이한 층을 포함해도 된다.
상기 반도체 장치는, 상기 배선 기판에 전기적으로 접속되는 반도체 패키지 부품을 더 구비해도 된다. 이 경우, 상기 반도체 소자는, 상기 배선 기판과 상기 반도체 패키지 부품 사이에 배치된다.
이에 의해, 휨이 억제된 PoP 구조 등의 반도체 장치를 얻을 수 있다.
본 발명의 다른 형태에 따른 반도체 장치는, 제1 배선 기판과, 제1 반도체 소자와, 제2 반도체 소자와, 제2 배선 기판을 구비한다.
상기 제1 반도체 소자는, 상기 제1 배선 기판에 플립 칩 실장된다.
상기 제2 배선 기판은, 상기 제1 반도체 소자와 상기 제2 반도체 소자 사이에 배치된다. 상기 제2 배선 기판은, 보호층과, 배선층과, 접착제층을 갖는다. 상기 보호층은 비도전성 무기 재료를 포함한다. 상기 배선층은, 상기 보호층에 형성되며, 상기 제1 배선 기판과 상기 제2 반도체 소자 사이를 전기적으로 접속한다. 상기 접착제층은, 상기 보호층의 한쪽의 면에 형성되며, 상기 제1 반도체 소자의 이면에 접합된다.
상기 반도체 장치에 있어서, 제2 배선 기판은, 비도전성 무기 재료를 포함한 보호층을 갖고, 접착제층을 개재하여 제1 반도체 소자의 이면에 접합된다. 이에 의해, 제1 반도체 칩의 휨을 억제하면서, 접속 신뢰성이 높은 반도체 장치를 얻을 수 있다.
또한, 본 발명의 일 형태에 따른 복합 시트는, 베이스층의 한쪽의 면측에 점착제층이 적층되어 이루어지는 점착 시트와, 상기 점착 시트의 상기 점착층측에 적층된 보호 필름을 구비한다.
상기 보호 필름은, 비도전성 무기 재료를 포함한 보호층과, 상기 보호층의 상기 점착층측과는 반대측의 면에 형성된 접착제층을 갖는다.
본 발명에 따르면, 생산성, 신뢰성을 손상시키지 않고, 반도체 칩의 휨을 억제할 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치의 구성을 도시하는 개략 측단면도이다.
도 2는 도 1에 있어서의 주요부의 확대도이다.
도 3은 본 발명의 일 실시 형태에 따른 보호 필름을 도시하는 개략 측단면도이다.
도 4는 보호 필름을 구비하고 있지 않은 반도체 패키지의 휨의 모습을 약간 과장하여 도시하는 모식도이다.
도 5는 인자층을 갖는 보호 필름이 접착된 반도체 장치의 구성예를 도시하는 개략 측단면도이다.
도 6은 상기 반도체 장치에 있어서의 제1 반도체 패키지의 제조 방법을 설명하는 개략 공정 단면도이다.
도 7은 구성이 상이한 보호 필름이 각각 접착된 반도체 칩의 공평면성의 평가 결과를 도시하는 도면이다.
도 8은 본 발명의 제2 실시 형태에 따른 반도체 장치의 구성을 도시하는 개략 측단면도이다.
도 9는 본 발명의 제3 실시 형태에 따른 복합 시트의 구성을 도시하는 개략 단면도이다.
이하, 도면을 참조하면서, 본 발명의 실시 형태를 설명한다.
<제1 실시 형태>
도 1은 본 발명의 일 실시 형태에 따른 반도체 장치(100)의 구성을 도시하는 개략 측단면도, 도 2는 도 1에 있어서의 주요부(제1 반도체 패키지 P1)의 확대도이다.
각 도면에 있어서, X축, Y축 및 Z축은 서로 직교하는 3축 방향을 나타내고 있고, Z축 방향은 반도체 장치(100)의 높이 방향(두께 방향)에 상당한다.
[반도체 장치]
도 1에 도시한 바와 같이, 본 실시 형태의 반도체 장치(100)는 제1 반도체 패키지 P1과 제2 반도체 패키지 P2의 적층 구조(PoP : Package on Package)를 갖는다.
제1 반도체 패키지 P1은, 제1 배선 기판(21)과, 제1 배선 기판(21) 상에 플립 칩 실장(플립 칩 접속)된 제1 반도체 칩 C1을 갖는다.
제2 반도체 패키지 P2는, 제1 반도체 패키지 P1 상에 탑재된다. 제2 반도체 패키지 P2는, 제2 배선 기판(22)과, 제2 배선 기판(22) 상에 와이어 본드 접속된 제2 반도체 칩 C2를 갖는다. 제2 반도체 칩 C2는, 크기가 상이한 2개의 반도체 칩 C21, C22의 적층 구조를 갖는다.
제1 반도체 칩 C1, 제2 반도체 칩 C2(C21, C22)는 전형적으로는, 단결정 실리콘(Si) 기판을 포함하고, 그 표면에 트랜지스터, 메모리 등의 복수의 회로 소자가 집적화된 회로면이 형성된다.
제1 반도체 칩 C1은, 그 회로면을 제1 배선 기판(21)으로 향하게 한 페이스 다운 방식으로, 제1 배선 기판(21)의 상면에 마운트된다. 제1 반도체 칩 C1은, 그 회로면(도면 중 하면)에 형성된 복수의 범프(돌기 전극)(41)를 통해 제1 배선 기판(21)에 전기적 기계적으로 접속된다. 제1 배선 기판(21)에의 제1 반도체 칩 C1의 접합에는, 예를 들어 리플로우로를 사용한 리플로우 납땜법이 채용된다.
제1 반도체 칩 C1과 제1 배선 기판(21) 사이에는, 전형적으로는, 언더필 수지층(51)이 형성된다. 언더필 수지층(51)은 제1 반도체 칩 C1의 회로면 및 범프(41)를 밀봉하여 외기로부터 차단하고, 또한, 제1 반도체 칩 C1과 제1 배선 기판(21) 사이의 접합 강도를 높여 범프(41)의 접속 신뢰성을 확보할 목적으로 형성된다.
제1 반도체 칩 C1의 이면(회로면과는 반대측의 면이며, 도면에 있어서 상면)에는, 당해 반도체 칩 C1을 보호하기 위한 반도체용 보호 필름(이하, 보호 필름이라 함)(10)이 접착되어 있이다. 보호 필름(10)은, 후술하는 바와 같이, 제1 반도체 칩 C1 및 제1 반도체 패키지 P1의 휨을 억제하는 기능을 갖는다.
한편, 제2 반도체 칩 C2(C21, C22)는, 각각의 회로면과는 반대측의 이면을 제2 배선 기판(22)으로 향하게 한 페이스 업 방식으로, 제2 배선 기판(22)의 상면에 마운트된다. 제2 반도체 칩 C2(C21, C22)는 그들의 회로면(도면 중 상면)의 주위에 각각 배열된 복수의 전극 패드(도시 생략)를 갖고, 각 전극 패드에 접속된 복수의 본딩 와이어(42)를 통해 제2 배선 기판(22)에 전기적으로 접속된다. 이 경우, 제2 배선 기판(22)과 반도체 칩 C21, 및, 2개의 반도체 칩 C21, C22는, 비도전성의 접착제 등에 의해, 각각 서로 접합된다.
제2 배선 기판(22)의 상면에는, 제2 반도체 칩 C2(C21, C22) 및 본딩 와이어(42)를 밀봉하는 밀봉층(52)이 형성된다. 밀봉층(52)은 언더필 수지층(51)과 마찬가지로, 제2 반도체 칩 C2(C21, C22)의 회로면을 외기로부터 차단하고, 제2 반도체 칩 C2(C21, C22)와 제2 배선 기판(22)의 접속 신뢰성을 높일 목적으로 형성된다.
제1 배선 기판(21) 및 제2 배선 기판(22)은 각각 동종의 재료를 포함해도 되고, 이종의 재료를 포함해도 된다. 제1 배선 기판(21) 및 제2 배선 기판(22)은 전형적으로는, 유리 에폭시 기판, 폴리이미드 기판 등의 유기계 배선 기판을 포함하지만, 이것에 한정되지 않고, 세라믹 기판이나 메탈 기판이 사용되어도 된다. 배선 기판의 종류는 특별히 한정되지 않고, 편면 기판, 양면 기판, 다층 기판, 소자 내장 기판 등의 다양한 기판이 적용 가능하다. 본 실시 형태에 있어서, 제1 및 제2 배선 기판(21, 22)은, 각각 비아 V1, V2를 갖는 유리 에폭시계의 다층 배선 기판을 포함한다.
제1 배선 기판(21)의 이면(도면 중 하면)에는, 마더보드 등이라 칭해지는 제어 기판(110)에 접속되는 복수의 외부 접속 단자(31)가 형성되어 있다. 즉, 제1 배선 기판(21)은 제1 반도체 칩 C1과 제어 기판(110) 사이에 개재 장착되는 인터포저 기판(도터 기판)으로서 구성되고, 제1 반도체 칩 C1의 회로면 상의 범프(51)의 배치 간격을 제어 기판(110)의 랜드 피치로 변환하는 재배선층으로서의 기능도 갖는다.
제2 배선 기판(22)의 이면(도면 중 하면)에는, 제1 배선 기판(21)의 표면에 접속되는 복수의 범프(32)가 형성되어 있다. 즉, 제2 배선 기판(22)은 제2 반도체 칩 C2(C21, C22)를 제1 배선 기판에 접속하는 인터포저 기판으로서 구성되며, 제1 배선 기판(21) 및 외부 접속 단자(31)를 통해, 제어 기판(110)에 전기적으로 접속된다.
외부 접속 단자(31) 및 범프(41, 32)는, 전형적으로는, 땜납 범프(볼 범프)를 포함하지만, 이것에 한정되지 않고, 도금 범프나 스터드 범프 등의 다른 돌기 전극을 포함해도 된다. 제1 배선 기판(21)에 대한 제2 배선 기판(22)의 접속 및 제어 기판(110)에 대한 반도체 장치(100)의 접속에는, 리플로우 납땜법이 채용된다.
여기서, 리플로우 실장 시의 반도체 칩 혹은 반도체 장치의 휨 변형은, 전자 기기의 고장이나 실장 불량, 신뢰성 저하의 원인으로 되기 때문에, 중요한 과제의 하나로 되어 있다. 예를 들어 도 1에 도시한 바와 같은 PoP 구조의 반도체 장치(100)의 경우, 제1 및 제2 반도체 패키지 P1, P2는 편면 밀봉 구조이기 때문에 휨이 발생하기 쉽다. 특히, 하단측에 위치하는 제1 반도체 패키지 P1이 상단측에 위치하는 제2 반도체 패키지 P2에 비해 얇은 것, 밀봉 영역이 부분적인 것 등으로부터, 제2 반도체 패키지 P2보다도 제1 반도체 패키지 P1에 휨이 발생하기 쉽다. 그리고, 땜납 리플로우 시에 제1 반도체 패키지 P1이 크게 휘어 있으면, 제2 반도체 패키지 P2의 범프(32)가 제1 배선 기판(21)으로부터 이격되어, 접속 불량이 발생하는 경우가 있다.
이와 같은 문제를 해소하기 위해, 본 실시 형태의 반도체 장치(100)는 제1 반도체 칩 C1의 이면에 접착된 보호 필름(10)에, 제1 반도체 패키지 P1의 휨을 억제하는 기능을 갖게 하고 있다. 이하, 보호 필름(10)의 상세에 대하여 설명한다.
[보호 필름의 구성]
도 3은 본 발명의 일 실시 형태에 따른 보호 필름(10)을 도시하는 개략 측단면도이다.
보호 필름(10)은 제1 반도체 칩 C1의 이면에 형성된다. 보호 필름(10)은 제1 반도체 칩 C1의 이면에 형성됨으로써, 제1 반도체 칩 C1의 강성의 향상, 제1 반도체 칩 C1의 이면의 보호, 제1 반도체 칩 C1의 품종의 표시, 제1 반도체 패키지 P1의 휨 억제 등의 다양한 기능을 발휘하도록 구성된다. 보호 필름(10)은 전형적으로는, 후술하는 바와 같이, 백그라인드(이면 연삭) 공정 후, 다이싱 가공 전에, 반도체 웨이퍼의 이면에 접착된다.
도 2에 도시한 바와 같이, 본 실시 형태의 보호 필름(10)은 보호층(11)과, 접착제층(12)의 적층 구조를 갖는다. 보호 필름(10)은, 도 2에 도시한 바와 같이, 접착제층(12)을 개재하여 제1 반도체 칩 C1의 이면에 접착된다.
또한, 보호 필름(10)은 제1 반도체 칩 C1의 제조에 사용되는 반도체 웨이퍼의 이면에 접착된 웨이퍼 사이즈의 보호 필름(10F)(도 6의 (A) 참조)을 칩 레벨로 잘라냄으로써 형성된다. 또한, 본 발명에 따른 보호 필름은, 도 1에 도시한 반도체 장치 이외의 반도체 칩용 보호 필름으로서 사용되는 경우도, 물론 가능하다.
(보호층)
보호층(11)은 보호 필름(10)의 기재로서 구성된다. 보호층(11)은 비도전성 무기 재료를 포함한다. 비도전성 무기 재료로서는, 워크의 가공, 예를 들어 반도체 웨이퍼의 다이싱에 적합한 것이면 특별히 한정되지 않고, 전형적으로는, 유리질 재료, 세라믹 재료 혹은 이들의 혼합물 등을 들 수 있다.
유리질 재료로서는, 전형적으로는, 판 유리, 유리 섬유 등을 들 수 있다. 판 유리나 유리 섬유에 사용되는 유리의 구조는, 비정질이어도 되고 결정질이어도 된다. 유리의 종류는 특별히 한정되지 않고, 전형적으로는, 소다 석회 유리, 납 유리, 붕규산 유리, 석영 유리 등을 들 수 있다. 판 유리는, 예를 들어 디스플레이용의 박판 유리, 특히 롤 형상으로 권취 가능한 플렉시블성을 갖는 초박판 유리가 바람직하다. 유리 섬유로서는, 예를 들어 유리 섬유지(유리 페이퍼)나 전지용 재료(세퍼레이터)로서 구성되는 유리 섬유가 적용 가능하다.
본 실시 형태의 보호 필름(10)은 보호층(11)이 비도전성 무기 재료를 포함하고 있기 때문에, 보호층(11)이 합성 수지를 포함하는 경우와 비교하여, 보호층(11)의 탄성률을 높일 수 있다.
보호층(11)의 탄성률은, 전형적으로는, 리플로우 실장 시에 있어서의 제1 반도체 패키지 P1의 휨을 억제할 수 있는 것이면 특별히 한정되지 않는다. 제1 반도체 패키지 P1의 휨은, 주로, 제1 반도체 칩 C1의 선팽창 계수와 제1 배선 기판(21)의 선팽창 계수의 미스 매칭에 기인하고, 양자의 선팽창 계수의 차이가 클수록, 큰 휨이 유발된다. 휨의 방향은, 재료의 종류나 특성 등에 따라서 상이하지만, 가열 시와 냉각 시에서 서로 역방향으로 되는 경향이 있다. 도 4는 보호 필름을 구비하고 있지 않은 반도체 패키지의 휨의 모습을 약간 과장하여 도시하는 모식도이며, (A)는 상온 시, (B)는 고온 시의 상태를 각각 도시하고 있다. 따라서, 보호층(11)의 탄성률은, 제1 반도체 패키지 P1의 양방향에 있어서의 휨을 억제할 수 있는 것인 것이 바람직하다.
본 실시 형태에서는, 상술한 바와 같이, 제1 반도체 칩 C1은 실리콘 기판을 포함하고, 제1 배선 기판(21)은 유리 에폭시계의 유기 재료를 포함한다. 제1 반도체 칩 C1의 선팽창 계수(∼10-6/℃)와 제1 배선 기판(21)의 선팽창 계수(∼10-5/℃)는 1자릿수 정도 상이하며, 제1 배선 기판(21)이 제1 반도체 칩 C1보다도 열팽창(열수축)이 크다. 보호층(11)의 선팽창 계수는, 제1 배선 기판(21)의 선팽창 계수를 기준으로 설정되어도 되고, 제1 반도체 칩 C1의 선팽창 계수를 기준으로 설정되어도 된다.
예를 들어, 보호층(11)의 선팽창 계수를 제1 배선 기판(21)의 선팽창 계수에 맞춤으로써, 또는 제1 배선 기판(21)의 선팽창 계수보다 작게 함으로써, 제1 배선 기판(21)과 보호 필름(10) 사이에 끼워진 제1 반도체 칩 C1의 변형을 억제하는 것이 가능해진다. 또한, 보호층(11)의 선팽창 계수를 제1 반도체 칩 C1의 선팽창 계수에 맞춤으로써, 또는 제1 반도체 칩 C1의 선팽창 계수보다 작게 함으로써, 제1 반도체 칩 C1의 강성을 높여 상기 열 응력에 기인하는 제1 반도체 칩 C1의 변형을 억제하는 것이 가능해진다. 또한, 보호층(11)의 선팽창 계수는, 제1 배선 기판(21)의 선팽창 계수와 제1 반도체 칩 C1의 선팽창 계수 사이의 적당한 값으로 설정되어도 된다.
이상과 같이 보호층(11)의 선팽창 계수를 설정함으로써, 제1 반도체 패키지 P1의 휨을 효과적으로 억제하는 것이 가능해진다. 보호층(11)을 구성하는 비도전성 무기 재료는, 목적으로 하는 선팽창 계수가 얻어지는 재료로부터 선택하면 된다. 또한, 목적으로 하는 선팽창 계수가 얻어지도록 복수종의 비도전성 무기 재료가 조합되어도 된다.
본 실시 형태에 있어서, 보호층(11)은 유리질 재료를 포함하고, 보다 구체적으로는, 판 유리를 포함한다. 보호층(11)이 판 유리를 포함함으로써, 보호 필름(10)의 핸들링성이 높아짐과 함께 생산성의 향상이 도모되게 된다. 판 유리에는, 소위 강화 유리 재료가 사용되어도 되고, 통상의 유리재가 사용되어도 된다. 판 유리에는, 리지드한 유리 시트가 사용되어도 되고, 플렉시블성을 갖는 유리 필름이 사용되어도 된다. 판 유리에는, 광 투과성을 갖는 재료가 사용되지만, 착색이 실시된 재료가 사용되어도 된다.
보호층(11)의 선팽창 계수는, 보호층(11)을 구성하는 판 유리의 성분, 가공 방법 등에 의해 선택 혹은 조정할 수 있다. 보호층(11)을 구성하는 판 유리는, 전형적으로는, 선팽창 계수가 10-5 내지 10-7/℃ 오더의 것으로부터 선택할 수 있다.
보호층(11)을 구성하는 유리질 재료의 연화점(Tg)은, 리플로우 온도보다도 높은 온도(예를 들어 260℃ 이상)인 것이 바람직하다. 이에 의해, 리플로우 실장 시에 있어서의 보호층(11)의 연화, 변형을 억제하여, 반도체 칩 C1의 휨의 억제 효과를 유지하는 것이 가능해진다.
또한, 보호층(11)의 두께는, 제1 반도체 칩 C1의 사이즈(두께, 크기), 제1 반도체 패키지 P1의 사이즈(두께, 크기), 제1 반도체 패키지 P1과 제2 반도체 패키지 P2 사이의 간극 등에 따라서 적절히 설정하는 것이 가능하다. 본 실시 형태에 있어서, 보호층(11)으로서, 두께가 예를 들어 10㎛ 이상 300㎛ 이하, 바람직하게는 50㎛ 이상 200㎛ 이하인 플렉시블성을 갖는 판 유리가 사용된다. 이에 의해, 제1 반도체 패키지 P1의 박형화를 확보하면서, 제1 반도체 패키지 P1의 휨 변형을 효과적으로 방지할 수 있다.
또한, 보호층(11)이 플렉시블성을 가짐으로써, 보호 필름(10)을 롤 형상으로 권취하는 것이 가능해져, 취급성, 보존성, 수송성 등이 높아진다. 또한, 플렉시블성을 갖는 유리 필름은, 롤로부터 권출되었을 때에 컬 등의 변형이 적기 때문에, 핸들링성이 우수하다는 이점이 있다.
이와 같은 판 유리는, 시판되고 있는 재료가 사용되어도 되고, 용도에 따라서 최적화된 재료가 사용되어도 된다. 시판되고 있는 재료로서는, 예를 들어 닛폰 덴키 가라스 가부시끼가이샤제의 무알칼리 초박판 유리 「G-Leaf」(등록 상표) 등을 사용할 수 있다.
(접착제층)
접착제층(12)은 보호층(11)의 한쪽의 면에 형성된다. 접착제층(12)은 전형적으로는, 열경화성 성분 및 에너지선 경화성 성분 중 적어도 1종과 바인더 중합체 성분을 포함한다.
열경화성 성분으로서는, 예를 들어 에폭시 수지, 페놀 수지, 멜라민 수지, 요소 수지, 폴리에스테르 수지, 우레탄 수지, 아크릴 수지, 폴리이미드 수지, 벤조옥사진 수지 등 및 이들의 혼합물을 들 수 있다. 특히 본 실시 형태에서는, 에폭시 수지, 페놀 수지 및 이들의 혼합물이 바람직하게 사용된다.
이들 중에서도, 본 실시 형태에서는, 비스페놀계 글리시딜형 에폭시 수지, o-크레졸노볼락형 에폭시 수지 및 페놀노볼락형 에폭시 수지가 바람직하게 사용된다. 이들 에폭시 수지는 1종 단독으로, 또는 2종 이상을 조합하여 사용할 수 있다.
에너지선 경화성 성분은, 자외선, 전자선 등의 에너지선의 조사를 받으면 중합 경화하는 화합물을 포함한다. 이 화합물은, 분자 내에 적어도 하나의 중합성 이중 결합을 갖고, 통상은, 분자량이 100∼30000, 바람직하게는 300∼10000 정도이다. 이와 같은 에너지선 중합형 화합물로서는, 예를 들어 트리메틸올프로판트리아크릴레이트, 테트라메틸올메탄테트라아크릴레이트, 펜타에리트리톨트리아크릴레이트, 디펜타에리트리톨모노히드록시펜타아크릴레이트, 디펜타에리트리톨헥사아크릴레이트 혹은 1,4-부틸렌글리콜디아크릴레이트, 1,6-헥산디올디아크릴레이트, 폴리에틸렌글리콜디아크릴레이트, 올리고에스테르아크릴레이트, 또한 폴리에스테르형 또는 폴리에테르형의 우레탄아크릴레이트올리고머나 폴리에스테르아크릴레이트, 폴리에테르아크릴레이트, 에폭시 변성 아크릴레이트 등을 사용할 수 있다.
이들 중에서도 본 실시 형태에서는, 자외선 경화형 수지가 바람직하게 사용되고, 구체적으로는, 올리고에스테르아크릴레이트, 우레탄아크릴레이트올리고머 등이 특히 바람직하게 사용된다. 에너지선 경화성 성분에 광중합 개시제를 혼입함으로써, 중합 경화 시간 및 광선 조사량을 적게 할 수 있다.
바인더 중합체 성분은, 보호층(11)에 적당한 점착성을 부여하여, 시트의 조작성을 향상시키기 위해 사용된다. 바인더 중합체의 중량 평균 분자량은, 통상은 5만∼200만, 바람직하게는 10만∼150만, 특히 바람직하게는 20만∼100만의 범위에 있다. 분자량이 너무 낮으면 시트 형성이 불충분해지고, 너무 높으면 다른 성분과의 상용성이 나빠져, 결과로서 균일한 시트 형성이 방해된다.
이와 같은 바인더 중합체로서는, 예를 들어 아크릴계 중합체, 폴리에스테르 수지, 우레탄 수지, 실리콘 수지, 고무계 중합체 등이 사용되고, 특히 아크릴계 중합체가 바람직하게 사용된다.
아크릴계 중합체로서는, 예를 들어 (메트)아크릴산에스테르 단량체 및 (메트)아크릴산 유도체로부터 유도되는 구성 단위를 포함하는 (메트)아크릴산에스테르 공중합체를 들 수 있다. 여기서 (메트)아크릴산에스테르 단량체로서는, 바람직하게는 알킬기의 탄소수가 1∼18인 (메트)아크릴산알킬에스테르, 예를 들어 (메트)아크릴산메틸, (메트)아크릴산에틸, (메트)아크릴산프로필, (메트)아크릴산부틸 등이 사용된다. 또한, (메트)아크릴산 유도체로서는, 예를 들어 (메트)아크릴산, (메트)아크릴산글리시딜, (메트)아크릴산히드록시에틸 등을 들 수 있다.
메타크릴산글리시딜 등을 공중합하여 아크릴계 중합체에 글리시딜기를 도입함으로써, 열 경화형 접착 성분으로서의 에폭시 수지와의 상용성이 향상되고, 또한 경화 후의 Tg가 높아져 내열성도 향상된다. 또한, 히드록시에틸아크릴레이트 등으로 아크릴계 중합체에 수산기를 도입함으로써, 칩에의 밀착성이나 점착 물성의 컨트롤이 용이해진다.
또한, 접착제층(12)은 착색되어 있어도 된다. 접착제층(12)의 착색은, 예를 들어 안료, 염료 등을 배합함으로써 행해진다. 접착제층(12)을 착색해 두면, 외관의 향상이 도모됨과 함께, 레이저 인자를 실시하였을 때에 그 시인성, 식별성을 높일 수 있다. 접착제층(12)의 색은 특별히 한정되지 않고 무채색이어도 되고, 유채색이어도 된다. 본 실시 형태에 있어서, 접착제층(12)은 흑색으로 착색된다.
또한, 경화 후에 있어서의 보호 필름(10)과 칩 이면의 접착성ㆍ밀착성을 향상시킬 목적으로, 접착제층(12)에 커플링제를 첨가할 수도 있다. 커플링제는, 보호 필름(10)의 내열성을 손상시키지 않고, 접착성, 밀착성을 향상시킬 수 있고, 또한 내수성(내습열성)도 향상된다.
이와 같은 접착제층(12)은 시판되고 있는 재료가 사용되어도 되고, 용도에 따라서 최적화된 재료가 사용되어도 된다. 시판되고 있는 재료로서는, 예를 들어 린텍 가부시끼가이샤제의 칩 이면 보호 테이프 「LC 테이프」 시리즈(예를 들어, LC2841, LC2824H, LC2826H, LC2850)가 적합하게 사용된다.
(박리 시트)
도 3에 도시한 바와 같이, 본 실시 형태의 보호 필름(10)은 박리 시트(13)를 더 구비한다. 박리 시트(13)는 접착제층(12)을 피복하도록 형성되고, 보호 필름(10)의 사용 시에는, 접착제층(12)으로부터 박리된다.
박리 시트(13)로서는, 예를 들어 폴리에틸렌 필름, 폴리프로필렌 필름, 폴리부텐 필름, 폴리부타디엔 필름, 폴리메틸펜텐 필름, 폴리염화비닐 필름, 염화비닐 공중합체 필름, 폴리에틸렌테레프탈레이트 필름, 폴리에틸렌나프탈레이트 필름, 폴리부틸렌테레프탈레이트 필름, 폴리우레탄 필름, 에틸렌비닐아세트산 필름, 아이오노머 수지 필름, 에틸렌ㆍ(메트)아크릴산 공중합체 필름, 에틸렌ㆍ(메트)아크릴산에스테르 공중합체 필름, 폴리스티렌 필름, 폴리카르보네이트 필름, 폴리이미드 필름, 불소 수지 필름 등이 사용된다. 또한 이들의 가교 필름도 사용된다. 또한 이들의 적층 필름이어도 된다.
또한 박리 시트(1)의 표면 장력은, 바람직하게는 40mN/m 이하, 더욱 바람직하게는 37mN/m 이하, 특히 바람직하게는 35mN/m 이하인 것이 바람직하다. 이와 같은 표면 장력이 낮은 박리 시트(13)는 재질을 적절하게 선택하여 얻는 것이 가능하고, 또한 박리 시트(13)의 표면에 실리콘 수지 등을 도포하여 이형 처리를 실시함으로써 얻을 수도 있다.
박리 시트(13)의 두께는, 통상은 5∼300㎛, 바람직하게는 10∼200㎛, 특히 바람직하게는 20∼150㎛ 정도이다.
이와 같은 박리 시트(13)는 시판되고 있는 재료가 사용되어도 되고, 용도에 따라서 최적화된 재료가 사용되어도 된다. 시판되고 있는 재료로서는, 예를 들어 린텍 가부시끼가이샤제의 박리 필름 「D-645H」 등이 적합하게 사용된다.
(인자층)
보호층(11)의 적어도 한쪽의 면에 인자층이 형성되어도 된다. 인자층은, 전형적으로는, 문자, 기호, 도형 등을 포함하고, 반도체 소자 혹은 반도체 장치의 종류 등을 식별 가능하게 표시한다. 인자층은, 전형적으로는, 보호층(11) 또는 접착제층(12)의 적어도 일부를 포함하고, 예를 들어 접착제층의 보호층과의 접착측 표면에 형성된다. 인자층은, 예를 들어 보호층(11)의 표면을 레이저 가공법 등으로 깎음으로써 형성되어도 되고, 레이저광의 조사에 의해 접착제층(12) 표면을 개질 시킴으로써 형성되어도 된다. 특히, 보호층(11)이 판 유리, 투명 세라믹스 등, 투광성을 갖는 재료를 포함하는 경우, 보호층(11)에 투광성이 부여되기 때문에, 레이저 인자 등에 의해 보호층 상으로부터 접착제층(12) 표면의 인자층을 용이하게 형성할 수 있다. 보호 필름(10)은 인자층을 별도로 가져도 된다. 즉, 인자층은, 보호층(11) 및 접착제층(12)과는 상이한 층을 포함해도 된다.
도 5의 (A)∼(C)는 인자층을 갖는 보호 필름(10)이 접착된 반도체 장치의 구성예를 도시하는 개략 측단면도이다.
도 5의 (A)는 보호층(11)의 하면[접착제층(12)]에 인자층(14)이 형성된 예를 도시하고 있다. 이 경우, 인자층(14)은 접착제층(12)의 적어도 일부를 포함하고, 보호층(11) 상으로부터 접착제층(12)에 적외선 레이저를 조사(레이저 마킹)함으로써 형성된다. 보호층(11)은 투광성을 갖는 유리질 재료를 포함하고 있기 때문에, 보호층(11)을 통해 접착제층(12)에 적외선 레이저를 용이하게 도달시킬 수 있다. 이 예에서는, 인자층(14)은 보호층(11)과 접착제층(12)의 계면[접착제층(12)의 보호층(11)과의 접착측 표면]에 형성되고, 보호층(11)을 통해 인식 가능한 문자, 기호 또는 도형을 포함한다. 인자층(14)은 전형적으로는, 반도체 칩 혹은 반도체 장치의 종류 등을 표시한다.
도 5의 (B)는 보호층(11)의 상면에 인자층(14)이 형성된 예를 도시하고 있다. 본 예에 있어서, 인자층(14)은 접착제층(12)과 마찬가지의 재료를 포함하고 있어도 되고, 접착제층(12)과는 상이한 재료를 포함해도 된다. 또한 본 예에 있어서, 인자층(14)은 보호층(11)의 상면에 형성되어 있기 때문에, 보호층(11)은 적외선을 투과하지 않는 것이어도 된다. 도 5의 (A), (B)에 있어서, 인자층(14)에 대한 레이저 마킹은, 접착제층(12)의 경화 전에 행해져도 되고, 접착제층(12)의 경화 후에 행해져도 된다.
도 5의 (C)는 보호층(11)의 적어도 일부에 인자층(14)이 형성된 예를 도시하고 있다. 보호층(11)이 유리질 재료 등의 투광성을 갖는 비도전성 무기 재료를 포함하고 있는 경우, 레이저 가공이나 마이크로 커터를 사용한 표면 가공이 가능하다. 구체적으로는, 예를 들어 보호층(11)을 가공 가능한(유리질 재료가 흡수 가능한) 레이저광을 사용하여, 보호층(11)의 표면에 인자 정보가 기입되어도 된다. 이와 같이 하여 형성된 인자층(14)은 보호층(11)을 정면 혹은 경사 방향으로부터 시인함으로써, 보호층(11)의 표면에 인자 정보를 부상시킬 수 있다.
[반도체 장치의 제조 방법]
계속해서, 보호 필름(10)을 구비한 반도체 장치, 특히 제1 반도체 패키지 P1의 제조 방법에 대하여 설명한다.
도 6의 (A)∼(E)는 제1 반도체 패키지 P1의 제조 방법을 설명하는 개략 공정 단면도이다.
먼저 도 6의 (A)에 도시한 바와 같이, 백그라인드 공정에 의해 소정 두께(예를 들어 50㎛)로 박화된 반도체 웨이퍼 W의 이면(도면 중 상면)에, 보호 필름(10F)이 접착된다. 보호 필름(10F)은, 예를 들어 반도체 웨이퍼 W와 대략 동등한 크기, 형상으로 형성되고, 접착제층(12)을 개재하여 반도체 웨이퍼 W의 이면에 접착된다. 보호 필름(10)의 박리 시트(13)(도 3 참조)는 반도체 웨이퍼 W에의 접착 전에, 접착제층(12)으로부터 박리된다. 접착제층(12)은 그 후, 가열 처리 혹은 에너지선 조사 처리에 의해 경화된다.
반도체 웨이퍼 W에 보호 필름(10F)이 접착됨으로써, 반도체 웨이퍼 W의 외관상의 두께가 증가하고, 그 결과, 반도체 웨이퍼 W의 강성이 높아짐과 함께 핸들링성이나 다이싱 적성이 향상된다. 이에 의해, 반도체 웨이퍼 W는 손상이나 균열 등으로부터 효과적으로 보호되게 된다.
다음에, 보호 필름(10F)에 제품 정보를 표시하는 인자층(14)(도 5의 (A))이 형성된다. 인자층(14)은 보호층(11)을 통해 접착제층(12)에 적외선 레이저를 조사함으로써 형성된다(레이저 마킹). 인자층(14)의 형성을 웨이퍼 레벨로 행함으로써, 개개의 칩 영역에 소정의 제품 정보를 효율적으로 인자할 수 있다.
계속해서, 도 6의 (B)에 도시한 바와 같이, 보호 필름(10F)이 접착된 반도체 웨이퍼 W가 다이싱 테이프 T의 점착면에 마운트된다. 다이싱 테이프 T는, 그 한쪽의 면에 형성되며 점착층을 상향으로 하여 도시하지 않은 다이싱 테이블 상에 배치되고, 링 프레임 F에 의해 고정된다. 반도체 웨이퍼 W는, 그 회로면을 상향으로 하고, 보호 필름(10F)를 개재하여 다이싱 테이프 T 상에 고정된다.
그리고, 도 6의 (C)에 도시한 바와 같이, 다이서 D에 의해, 반도체 웨이퍼 W가 회로마다(칩 단위로) 다이싱된다. 이때, 다이서 D의 블레이드는, 다이싱 테이프 T의 상면(점착면)에 도달하는 깊이로 반도체 웨이퍼 W를 절단하고, 이에 의해 보호 필름(10F)은, 반도체 웨이퍼 W와 함께 칩 단위로 절단되어, 각 반도체 칩 C1에 대응하는 보호 필름(10)이 형성된다.
계속해서, 도 6의 (D)에 도시한 바와 같이, 콜릿 K에 의해, 반도체 칩 C1이 보호 필름(10)과 함께 다이싱 테이프 T의 점착층으로부터 박리된다. 그 후, 반도체 칩 C1의 회로면(범프)에 플럭스를 부착시키고, 도 6의 (E)에 도시한 바와 같이, 마운터 M을 사용하여, 반도체 칩(제1 반도체 칩) C1이 배선 기판(제1 배선 기판)(21) 상에 플립 칩 실장된다.
본 실시 형태에 따르면, 반도체 칩 C1의 이면에 보호 필름(10)이 접착되어 있기 때문에, 반도체 칩 C1의 외관상의 강성이 높아지고, 이에 의해 다이싱 적성이 향상됨과 함께, 다이싱 테이프로부터의 픽업 공정이나 배선 기판 상에의 마운트 공정 등에 있어서 작용하는 응력으로부터, 칩 균열을 방지할 수 있다.
또한, 보호층(11)이 유리질 재료(비도전성 무기 재료)를 포함하고 있기 때문에, 보호층(11)이 금속을 포함하는 경우와 비교하여, 다이싱 가공 시에 있어서의 가공 정밀도를 향상시키면서, 다이싱 소(블레이드)의 마모나 열화를 억제할 수 있다. 또한, 부스러기가 반도체 칩 C1의 회로면에 부착되었다고 해도 단락 불량이 발생하는 일은 없다. 이에 의해, 생산성 및 신뢰성의 향상이 도모되게 된다.
또한 본 실시 형태에 따르면, 보호층(11)이 유리질 재료를 포함하고 있기 때문에, 배선 기판(21)에의 반도체 칩 C1의 리플로우 실장 공정에서의 반도체 칩 C1의 휨을 억제할 수 있다.
도 7의 (A), (B)에, 구성이 상이한 2개의 보호 필름이 각각 접착된 반도체 칩의 공평면성(Coplanarity)의 평가 결과를 도시한다. 평가에 사용한 실리콘 반도체 칩의 두께는 50㎛, 크기는 10㎜×10㎜이며, 유리 에폭시계 배선 기판에 리플로우 실장한 후의 칩의 상면(보호 필름의 상면)의 휨량을 평가하였다.
리플로우 조건으로서는, 예비 가열 온도 130℃, 가열 온도(최고 온도) 260℃, 가열 시간(가열 온도에서의 유지 시간) 1분간의 IR 리플로우를 3회 행하였다. 리플로우로에는, 사가미리코사제 「WL-15-20DNX형」을 사용하였다. 또한, 공평면성(Coplanarity)의 평가 장치에는, Akrometrix사제 「서모레이 PS200e」를 사용하였다.
그리고, 도 7의 (A)에 도시한 샘플에는, 보호 필름으로서, 두께 25㎛의 린텍 가부시끼가이샤제 보호 테이프 「LC2850」(이하, 보호 테이프라 함)을 사용하고, 도 7의 (B)에 도시한 샘플에는, 보호 필름으로서, 상기 보호 테이프와 두께 100㎛의 유리 필름(닛폰 덴키 가라스 가부시끼가이샤제 초박판 유리 「G-Leaf」(등록 상표))의 적층체[본 실시 형태에 따른 보호 필름(10)에 상당]를 사용하였다.
평가의 결과, 도 7의 (A)에 도시한 샘플에서는, 칩의 휨이 214㎛이었던 것에 반해, 도 7의 (B)에 도시한 샘플에서는, 칩의 휨이 56㎛이었다. 또한, 도시하지 않더라도, 상기 유리 필름의 두께를 50㎛로 하였을 때의 칩 휨량은 111㎛이었다.
또한, 참고예로서, 상기 유리 필름 대신에, 두께 30㎛의 알루미늄 필름을 적층하였을 때의 칩의 휨량은 106㎛, 두께 40㎛의 알루미늄 필름을 적층하였을 때의 칩의 휨량은 69㎛이었다.
이상과 같이, 본 실시 형태에 따르면, 제1 반도체 칩 C1의 휨을 억제할 수 있기 때문에, 휨이 적은 제1 반도체 패키지 P1을 안정적으로 제조할 수 있다. 따라서, 제1 반도체 패키지 P1 상에의 제2 반도체 패키지 P2의 실장, 제어 기판(110)에의 반도체 장치(100)의 실장 시에도, 제1 반도체 패키지 P1 혹은 반도체 장치(100)의 휨이 효과적으로 억제되기 때문에, 휨 변형에 기인하는 각 단자부의 접속 신뢰성의 저하를 방지하는 것이 가능해진다.
<제2 실시 형태>
도 8은 본 발명의 다른 실시 형태에 따른 반도체 장치(200)의 구성을 도시하는 개략 측단면도이다. 이하, 제1 실시 형태와 상이한 구성에 대하여 주로 설명하고, 상술한 실시 형태와 마찬가지의 구성에 대해서는 마찬가지의 부호를 붙이고 그 설명을 생략 또는 간략화한다.
본 실시 형태의 반도체 장치(200)는 제1 실시 형태와 마찬가지로 PoP 구조를 갖는 점에서 공통되지만, 제2 반도체 패키지 P2에 있어서의 제2 배선 기판(210)의 기재(211)가 유리질 재료를 포함하고 있음과 함께, 제1 반도체 칩 C1의 보호층으로서 구성되는 점에서, 제1 실시 형태와 상이하다.
본 실시 형태에 있어서, 제2 배선 기판(210)은 기재(211)와, 배선층(비아 V2)과, 접착제층(212)을 갖는다. 기재(211)는 유리질 재료를 포함한다. 상기 배선층은, 기재(211)의 상면 및 하면에 형성된 배선 패턴과 기재(211)의 내부에 형성된 층간 접속부(비아 V2)를 갖고, 제1 배선 기판(21)과 제2 반도체 칩 C2(C21, C22) 사이를 전기적으로 접속한다. 접착제층(212)은 기재(211)의 하면에 형성되며, 제1 반도체 칩 C1의 이면(도면 중 상면)에 접합된다.
기재(211)의 두께는, 배선 기판으로서 요구되는 소정의 강성을 확보할 수 있는 크기이면 특별히 한정되지 않고, 예를 들어 50㎛ 이상 300㎛ 이하의 것이 사용된다. 기재(211)의 형태는 특별히 한정되지 않고, 자기 지지성(자립성)이 높은 리지드한 시트 형상으로 구성되어도 되고, 플렉시블성을 갖는 필름 형상으로 구성되어도 된다. 기재(211)를 구성하는 유리질 재료에는, 전형적으로는, 판 유리가 사용되지만, 이것 이외에도, 유리 섬유의 적층체, 유리 분말의 소결체 등이 사용되어도 된다.
또한, 기재(211)는 유리질 재료 이외의 다른 비도전성 무기 재료, 예를 들어 세라믹판 등을 포함해도 된다.
접착제층(212)은 제1 실시 형태[접착제층(12)]와 마찬가지로 구성된다. 접착제층(212)은 기재(211)와 제1 반도체 칩 C1을 서로 밀착하고, 제1 반도체 칩 C1의 이면을 외기로부터 차단하는 밀봉층으로서 기능한다.
도시하는 접착제층(212)은 제1 반도체 칩 C1의 이면과 대향하는 영역에만 형성되어 있지만, 이것에 한정되지 않고, 기재(211)의 하면 전역에 접착제층(212)이 형성되어 있어도 된다. 이 경우, 접착제층(212)에는, 범프(32)가 형성되는 위치에 개구부가 형성되어도 되고, 접착제층(212) 자체가 도전성 접착층이나, ACF(anisotropic conductive film)/ACP(anisotropic conductive paste)와 같은 이방성 도전 재료를 포함해도 된다.
이상과 같이 구성되는 본 실시 형태의 반도체 장치(200)에 있어서, 제2 배선 기판(210)은 유리질 재료를 포함한 기재(211)를 갖고, 접착제층(212)을 개재하여 제1 반도체 칩 C1의 이면에 접합된다. 이에 의해, 예를 들어 제어 기판(110)에의 리플로우 실장 시에 있어서, 제1 반도체 칩 C1의 휨을 효과적으로 억제할 수 있기 때문에, 반도체 장치(200)의 휨 변형이 방지되고, 또한, 각 단자부의 접속 신뢰성을 높이는 것이 가능해진다.
또한, 본 실시 형태에 따르면, 제2 배선 기판(210)의 접착제층(212)이 제1 반도체 칩 C1의 이면에 접합되어 있기 때문에, 제1 반도체 패키지 P1과 제2 반도체 패키지 P2의 접합이 보다 강고해져, 범프(32)에 있어서의 접속 신뢰성을 높이는 것이 가능해진다. 또한, 제2 배선 기판(210)과 제1 반도체 칩 C1의 클리어런스가 제로로 되기 때문에, 반도체 장치(200)의 박형화에도 공헌할 수 있다.
<제3 실시 형태>
도 9는 본 발명의 다른 실시 형태에 따른 복합 시트(300)의 구성을 도시하는 개략 측단면도이다. 이하, 제1 실시 형태와 상이한 구성에 대하여 주로 설명하고, 상술한 실시 형태와 마찬가지의 구성에 대해서는 마찬가지의 부호를 붙이고 그 설명을 생략 또는 간략화한다.
도 9에 도시한 바와 같이, 본 실시 형태에 따른 복합 시트(300)는, 베이스층(71)의 한쪽의 면에 점착제층(72)이 적층되어 이루어지는 점착 시트(70)와, 점착 시트(70)의 점착층(72)측에 적층된 보호 필름(10)을 구비하여 구성된다.
보호 필름(10)은 제1 실시 형태와 마찬가지로 구성되며, 비도전성 무기 재료를 포함한 보호층(11)과, 보호층(11)의 점착층(74)측과는 반대측의 면에 형성된 접착제층(12)을 갖는다.
복합 시트(300)는 워크를 가공할 때에, 당해 워크에 접착되어 당해 워크를 보유 지지함과 함께, 당해 워크 또는 당해 워크를 가공하여 얻어지는 가공물에 보호막을 형성하기 위해 사용된다. 이 보호막은, 보호 필름(10), 바람직하게는 접착제층(12)이 경화된 보호 필름(10)을 포함한다.
복합 시트(300)는 일례로서, 워크로서의 반도체 웨이퍼의 다이싱 가공 시에 반도체 웨이퍼를 보유 지지함과 함께, 다이싱에 의해 얻어지는 반도체 칩에 보호막을 형성하기 위해 사용되지만, 이것에 한정되는 것은 아니다. 이 경우에 있어서의 복합 시트(300)의 점착 시트(70)는, 통상 다이싱 시트라 칭해진다.
점착 시트(70)의 베이스층(71)은 워크의 가공, 예를 들어 반도체 웨이퍼의 다이싱 및 익스팬딩에 적합한 것이면, 그 구성 재료는 특별히 한정되지 않고, 통상은 수지계의 재료를 주재로 하는 필름(이하 「수지 필름」이라 함)을 포함한다.
수지 필름의 구체예로서, 저밀도 폴리에틸렌(LDPE) 필름, 직쇄 저밀도 폴리에틸렌(LLDPE) 필름, 고밀도 폴리에틸렌(HDPE) 필름 등의 폴리에틸렌 필름, 폴리프로필렌 필름, 폴리부텐 필름, 폴리부타디엔 필름, 폴리메틸펜텐 필름, 에틸렌-노르보르넨 공중합체 필름, 노르보르넨 수지 필름 등의 폴리올레핀계 필름; 에틸렌-아세트산비닐 공중합체 필름, 에틸렌-(메트)아크릴산 공중합체 필름, 에틸렌-(메트)아크릴산에스테르 공중합체 필름 등의 에틸렌계 공중합 필름; 폴리염화비닐 필름, 염화비닐 공중합체 필름 등의 폴리염화비닐계 필름; 폴리에틸렌테레프탈레이트 필름, 폴리부틸렌테레프탈레이트 필름 등의 폴리에스테르계 필름; 폴리우레탄 필름; 폴리이미드 필름; 폴리스티렌 필름; 폴리카르보네이트 필름; 불소 수지 필름 등을 들 수 있다. 또한 이들의 가교 필름, 아이오노머 필름과 같은 변성 필름도 사용된다. 베이스층(71)은 이들 중 1종을 포함하는 필름이어도 되고, 또한 이들을 2종류 이상 조합한 적층 필름이어도 된다. 또한, 본 명세서에 있어서의 「(메트)아크릴산」은, 아크릴산 및 메타크릴산의 양쪽을 의미한다. 다른 유사 용어에 대해서도 마찬가지이다.
상기한 것 중에서도, 환경 안전성, 비용 등의 관점에서, 폴리올레핀계 필름이 바람직하고, 그 중에서도 내열성이 우수한 폴리프로필렌 필름이 바람직하다. 폴리프로필렌 필름이면, 점착 시트(70)의 익스팬드 적성이나 칩의 픽업 적성을 손상시키지 않고, 베이스층(71)에 내열성을 부여할 수 있다. 베이스층(71)이 이러한 내열성을 가짐으로써, 워크가 접착된 상태에서 보호 필름(10)을 열경화시킨 경우에도, 점착 시트(70)의 이완의 발생을 억제할 수 있다.
상기 수지 필름은, 그 표면에 적층되는 점착제층(72)과의 밀착성을 향상시킬 목적으로, 원한다면 편면 또는 양면에, 산화법이나 요철화법 등에 의한 표면 처리, 혹은 프라이머 처리를 실시할 수 있다. 상기 산화법으로서는, 예를 들어 코로나 방전 처리, 플라스마 방전 처리, 크롬 산화 처리(습식), 화염 처리, 열풍 처리, 오존, 자외선 조사 처리 등을 들 수 있고, 또한, 요철화법으로서는, 예를 들어 샌드 블라스트법, 용사 처리법 등을 들 수 있다.
베이스층(71)의 두께는, 복합 시트(300)가 사용되는 각 공정에 있어서 적절하게 기능할 수 있는 한, 특별히 한정되지 않는다. 바람직하게는 20∼450㎛, 보다 바람직하게는 25∼400㎛, 특히 바람직하게는 50∼350㎛의 범위이다.
점착제층(72)은 비에너지선 경화성 점착제를 포함해도 되고, 에너지선 경화성 점착제를 포함해도 된다. 비에너지선 경화성 점착제로서는, 원하는 점착력 및 재박리성을 갖는 것이 바람직하고, 예를 들어 아크릴계 점착제, 고무계 점착제, 실리콘계 점착제, 우레탄계 점착제, 폴리에스테르계 점착제, 폴리비닐에테르계 점착제 등을 사용할 수 있다. 이들 중에서도, 보호 필름(10)과의 밀착성이 높고, 다이싱 공정 등에서 워크 또는 가공물의 탈락을 효과적으로 억제할 수 있는 아크릴계 점착제가 바람직하다.
한편, 에너지선 경화성 점착제는, 에너지선 조사에 의해 점착력이 저하되기 때문에, 워크 또는 가공물과 점착 시트(70)를 분리시키고 싶을 때에, 에너지선 조사함으로써, 용이하게 분리시킬 수 있다.
점착제층(72)의 두께는, 복합 시트(300)가 사용되는 각 공정에 있어서 적절하게 기능할 수 있는 한, 특별히 한정되지 않는다. 구체적으로는, 1∼50㎛인 것이 바람직하고, 특히 2∼30㎛인 것이 바람직하고, 나아가 3∼20㎛인 것이 바람직하다.
이상, 본 발명의 실시 형태에 대하여 설명하였지만, 본 발명은 상술한 실시 형태에만 한정되는 것은 아니고 다양하게 변경을 가할 수 있는 것은 물론이다.
예를 들어 이상의 각 실시 형태에서는, 반도체 소자로서, 반도체(Si) 칩을 예로 들어 설명하였지만, GaAs(갈륨비소) 등의 다른 반도체 베어 칩 부품이 사용되어도 되고, CSP(Chip Size Package) 등의 패키지 부품이 사용되어도 된다.
또한 제1 실시 형태에 있어서, 보호 필름(10)의 접착제층(12)도 또한, 유리질 재료 등의 비도전성 무기 재료를 함유하는 재료를 포함해도 된다. 이에 의해, 보호 필름(10) 전체의 강성(탄성률)을 높일 수 있기 때문에, 제1 반도체 칩 C1의 휨을 더욱 억제할 수 있다. 또한, 접착제층(12) 단독으로 보호 필름(10)을 구성하는 것도 가능해져, 보호 필름의 박화를 실현할 수 있다.
10, 10F : 보호 필름
11 : 보호층
12, 212 : 접착제층
13 : 박리 시트
14 : 인자층
21 : 제1 배선 기판
22, 210 : 제2 배선 기판
100, 200 : 반도체 장치
211 : 기재
300 : 복합 시트
C1 : 제1 반도체 칩
C2 : 제2 반도체 칩
P1 : 제1 반도체 패키지
P2 : 제2 반도체 패키지
T : 다이싱 테이프
W : 반도체 웨이퍼

Claims (12)

  1. 비도전성 무기 재료를 포함한 보호층과,
    상기 보호층의 한쪽의 면에 형성된 접착제층
    을 구비하는 반도체용 보호 필름.
  2. 제1항에 있어서,
    상기 비도전성 무기 재료는, 적어도 유리질 재료를 포함하는 반도체용 보호 필름.
  3. 제2항에 있어서,
    상기 보호층은, 판 유리를 포함하는 반도체용 보호 필름.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 보호층은, 10㎛ 이상 300㎛ 이하의 두께를 갖는 반도체용 보호 필름.
  5. 배선 기판과,
    상기 배선 기판에 플립 칩 실장된 반도체 소자와,
    비도전성 무기 재료를 포함한 보호층과, 상기 보호층의 한쪽의 면에 형성되며 상기 반도체 소자의 이면에 접합된 접착제층을 갖는 보호 필름
    을 구비하는 반도체 장치.
  6. 제5항에 있어서,
    상기 보호층은, 판 유리를 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 보호 필름은, 상기 보호층의 적어도 한쪽의 면에 형성된 인자층을 갖는 반도체 장치.
  8. 제7항에 있어서,
    상기 인자층은, 상기 보호층 또는 상기 접착제층의 적어도 일부를 포함하는 반도체 장치.
  9. 제5항 내지 제8항 중 어느 한 항에 있어서,
    상기 보호층은, 10㎛ 이상 300㎛ 이하의 두께를 갖는 반도체 장치.
  10. 제5항 내지 제9항 중 어느 한 항에 있어서,
    상기 배선 기판에 전기적으로 접속되는 반도체 패키지 부품을 더 구비하고,
    상기 반도체 소자는, 상기 배선 기판과 상기 반도체 패키지 부품 사이에 배치되는 반도체 장치.
  11. 제1 배선 기판과,
    상기 제1 배선 기판에 플립 칩 실장된 제1 반도체 소자와,
    제2 반도체 소자와,
    비도전성 무기 재료를 포함한 기재와, 상기 기재에 형성되며 상기 제1 배선 기판과 상기 제2 반도체 소자 사이를 전기적으로 접속하는 배선층과, 상기 기재의 한쪽의 면에 형성되며 상기 제1 반도체 소자의 이면에 접합된 접착제층을 갖고, 상기 제1 반도체 소자와 상기 제2 반도체 소자 사이에 배치된 제2 배선 기판
    을 구비하는 반도체 장치.
  12. 베이스층의 한쪽의 면측에 점착제층이 적층되어 이루어지는 점착 시트와,
    상기 점착 시트의 상기 점착층측에 적층된 보호 필름
    을 구비하고,
    상기 보호 필름은,
    비도전성 무기 재료를 포함한 보호층과,
    상기 보호층의 상기 점착층측과는 반대측의 면에 형성된 접착제층
    을 갖는 복합 시트.
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