KR20120011780A - 다이싱 테이프 일체형 반도체 이면용 필름, 및 반도체 장치의 제조 방법 - Google Patents

다이싱 테이프 일체형 반도체 이면용 필름, 및 반도체 장치의 제조 방법 Download PDF

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후미테루 아사이
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닛토덴코 가부시키가이샤
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Abstract

본 발명은 기재 물질 및 점착제 층이 상기 순서로 적층된 다이싱 테이프, 및 상기 다이싱 테이프의 점착제 층 상에 제공된 반도체 이면용 필름을 포함하는 다이싱 테이프-일체형 반도체 이면용 필름으로서, 상기 점착제 층이 20 ㎛ 내지 40 ㎛의 두께를 갖는 다이싱 테이프-일체형 반도체 이면용 필름에 관한 것이다.

Description

다이싱 테이프 일체형 반도체 이면용 필름, 및 반도체 장치의 제조 방법{DICING TAPE-INTEGRATED FILM FOR SEMICONDUCTOR BACK SURFACE, AND PROCESS FOR PRODUCING SEMICONDUCTOR DEVICE}
본 발명은 다이싱 테이프-일체형 반도체 이면용 필름 및 반도체 장치의 제조 방법에 관한 것이다. 상기 반도체 이면용 필름은 반도체 칩 등의 반도체 소자의 이면 보호 및 그의 강도 향상에 사용된다.
최근에, 반도체 장치 및 그의 패키지의 박형화 및 소형화가 한층 더 요구되었다. 따라서, 상기 반도체 장치 및 그의 패키지로서, 반도체 칩 등의 반도체 소자가 기판 상에 플립 칩 본딩에 의해 실장된(플립 칩-접속된) 플립 칩형 반도체 장치가 광범위하게 사용되었다. 상기와 같은 플립 칩 접속에서, 반도체 칩은 상기 반도체 칩의 회로 면이 기판의 전극 형성 면에 대향된 형태로 상기 기판에 고정된다. 상기와 같은 반도체 장치 등에서, 상기 반도체 칩의 이면을 보호 필름으로 보호하여 상기 반도체 칩의 손상 등을 방지하는 경우가 있을 수 있다(특허 문헌 1 내지 3 참조).
JP-A-2008-166451 JP-A-2008-006386 JP-A-2007-261035
그러나, 반도체 칩의 이면을 상기 보호 필름에 의해 보호하기 위해서는 다이싱 공정에서 수득된 반도체 칩의 이면에 상기 보호 필름을 부착하는 새로운 공정을 추가할 필요가 있다. 그 결과, 공정의 수가 증가하고 생산 비용 등이 증가한다. 따라서, 상기 생산 비용을 감소시킬 목적으로, 본 발명자들은 다이싱 테이프-일체형 반도체 이면용 필름을 개발하였고 그에 대한 출원을 실행하였다(본 출원의 출원 시에는 아직 공개되지 않았다). 상기 다이싱 테이프-일체형 반도체 이면용 필름은 기재 및 상기 기재 위의 점착제 층을 갖는 다이싱 테이프, 및 상기 다이싱 테이프의 점착제 층 상에 형성된 플립 칩형 반도체 이면용 필름을 포함하는 구조를 갖는다.
반도체 장치의 제조 시에, 상기 다이싱 테이프-일체형 반도체 이면용 필름은 하기와 같이 사용된다. 먼저, 반도체 웨이퍼를 상기 다이싱 테이프-일체형 반도체 이면용 필름 중의 플립 칩형 반도체 이면용 필름 상에 부착시킨다. 이어서, 상기 반도체 웨이퍼를 다이싱하여 반도체 소자를 형성시킨다. 후속적으로, 상기 반도체 소자를 상기 다이싱 테이프의 점착제 층으로부터 박리하고 상기 플립 칩형 반도체 이면용 필름과 함께 픽업하고 이어서 상기 반도체 소자를 기판 등의 피착체 상에 플립 칩-접속시킨다. 그 결과, 플립 칩형 반도체 장치가 수득된다.
상기 반도체 웨이퍼의 다이싱에서, 다이싱 블레이드의 절단 깊이로서 상기 반도체 이면용 필름을 넘어서 상기 다이싱 테이프의 기재 층에 도달하는 깊이까지 다이싱하는 소위 풀-컷 공정이 널리 사용된다. 지금까지는 생산 마진을 고려하기 위해 상기 점착제 층의 두께가 10 ㎛ 정도라는 사실 및 다이싱 기계 정밀도를 고려해 풀-컷 작업에서 상기 점착제 층을 넘어 기재까지 다이싱함으로써 상기 다이싱 공정의 실패를 피하는 방법을 많이 사용하여 왔다. 따라서, 후속의 픽업 공정은 상기 반도체 이면용 필름을 절단하는 임의의 추가적인 공정 또는 작업의 필요 없이, 상기 반도체 칩을 반도체 이면용 필름과 함께 일체적으로 박리시킬 수 있다.
그러나, 상기 기재를 절단하는 것은 기재에서 유래한 절단 부스러기(切屑)를 생성시키며, 상기 절단 부스러기는 다이싱된 반도체 칩의 측면에 부착되어 상기 칩 주변에 소위 버(burr)의 부착물을 형성시킬 수도 있다. 상기와 같은 버가 있는 반도체 칩이 반도체 장치에 내장되는 경우, 피착체에의 접속 불량 및 기판 회로의 오염이 발생할 수 있고, 이는 반도체 장치의 신뢰성을 저하시킬 수 있다.
발명의 요약
본 발명은 상기 문제점들을 고려하여 수행되었으며 본 발명의 목적은 양호한 다이싱성을 발휘할 수 있고 반도체 웨이퍼의 다이싱에 의해 생성되는 반도체 칩 주변에 버가 발생하는 것을 방지할 수 있으며, 이에 의해 생산 수율을 개선시키면서 높은 신뢰성을 갖는 반도체 장치를 제조할 수 있게 하는 다이싱 테이프-일체형 반도체 이면용 필름을 제공하는 것, 및 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명자들은 기존의 문제점들을 해결하고자 예의 검토한 결과, 하기의 구성을 사용함으로써, 양호한 다이싱성을 갖고 반도체 칩 주변에 버의 발생을 방지할 수 있는 다이싱 테이프-일체형 반도체 이면용 필름을 제공할 수 있음을 발견하여 본 발명을 완성하였다.
즉, 본 발명은 다이싱 테이프-일체형 반도체 이면용 필름(이후부터 "일체형 필름"이라 칭할 수도 있다)에 관한 것으로서, 상기 필름은 기재 물질 및 점착제 층이 상기 순서로 적층된 다이싱 테이프, 및 상기 다이싱 테이프의 점착제 층 상에 제공된 반도체 이면용 필름을 포함하고, 여기에서 상기 점착제 층은 20 ㎛ 내지 40 ㎛의 두께를 갖는다.
상기 일체형 필름은 20 ㎛ 내지 40 ㎛의 두께를 갖는 점착제 층을 포함하며, 지금까지는 다이싱 시 기재까지 절단함으로써 생산 마진을 확보하였지만, 다이싱 시 상기 점착제 층까지 절단함으로써 상기 생산 마진을 충분히 확보할 수 있다. 따라서, 기재에 도달하도록 절단함으로써 발생하는 절단 부스러기를 방지할 수 있다. 그 결과, 상기 필름은 양호한 다이싱성을 유지하면서 반도체 칩 주변의 버 발생을 방지함으로써 신뢰성이 높은 반도체 장치의 생산에 기여할 수 있다. 상기 점착제 층의 두께가 20 ㎛ 미만인 경우, 상기 점착제 층에 의한 생산 마진은 불충분하게 될 것이고 상기 필름의 절단이 기재에 도달하게 되어 상기 기재로부터 절단 부스러기가 불가피하게 생성되며, 따라서 반도체 칩 주변에 버가 발생할 수 있다. 한편으로, 상기 점착제 층의 두께가 40 ㎛를 초과하는 경우, 상기 점착제 층의 유연성 및 점성이 너무 높아 반도체 웨이퍼를 유지하고 고정하는 능력이 저하될 수 있으며, 그 결과 반도체 칩이 다이싱 중에 깨지거나 균열될 수 있고, 일단 절단된 반도체 칩들이 재부착될 수도 있다.
상기 점착제 층의 두께를 x로 하고 상기 반도체 이면용 필름의 두께를 y로 할 때, x/y 비가 1 내지 4인 것이 바람직하다. 상기 x/y 비가 1 내지 4일 때, 상기 점착제 층의 접착력을 적합한 범위 내로 쉽게 조절할 수 있으며 상기 점착제 층은, 상기 점착제 층과 반도체 이면용 필름 간의 다이싱 시 유지력 및 픽업 시 박리 용이성이 잘 균형을 이룰 수 있도록 하는 정도로 양호한 박리 강도를 확보할 수 있다.
상기 다이싱 테이프의 두께를 z로 하고 상기 반도체 이면용 필름의 두께를 y로 할 때, z/y 비는 1.5 내지 25인 것이 바람직하다. 상기 z/y 비가 1.5 내지 25일 때, 상기 반도체 이면용 필름은 그의 픽업성을 악화시킬 정도로 얇아지는 것이 방지될 수 있으며, 한편으로 상기 반도체 이면용 필름은 다이싱 시 상기 반도체 이면용 필름으로부터 유래하는 버가 반도체 칩 주변에 생성될 정도로 두꺼워지는 것이 방지될 수 있다.
본 발명은 또한 상기 언급한 다이싱 테이프-일체형 반도체 이면용 필름을 사용하여 반도체 장치를 제조하는 방법을 제공하며, 상기 방법은 반도체 웨이퍼를 상기 다이싱 테이프-일체형 반도체 이면용 필름의 반도체 이면용 필름 상에 부착시키고, 상기 반도체 웨이퍼를, 절단 깊이가 상기 반도체 이면용 필름에 대향하는 점착제 층의 한 면을 넘어서지만 기재에 대향하는 점착제 층의 다른 면에는 도달하지 않는 범위 내에 있도록 조절된 깊이로 다이싱시켜 반도체 칩을 형성시키고, 상기 다이싱 테이프의 점착제 층으로부터 상기 반도체 칩을 상기 반도체 이면용 필름과 함께 박리시키고, 상기 반도체 칩을 피착체 상에 플립 칩-접속함을 포함한다.
상기 제조 방법에서, 상기 점착제 층의 두께가 20 ㎛ 내지 40 ㎛인 일체형 필름을 사용하며, 상기 다이싱 공정에서 상기 다이싱 블레이드의 절단 깊이를 소정의 범위 내에 있도록 한정한다. 따라서, 종래에 다이싱 시 기재에 도달하도록 절단함으로써 확보한 생산 마진을 상기 점착제 층에 도달하도록 절단함으로써 양호하게 확보할 수 있다. 따라서, 상기 기재에 도달하도록 절단함으로써 야기된 절단 부스러기의 발생이 방지될 수 있으며, 그 결과 상기 방법에서 반도체 칩 주변의 버의 발생을 방지하고 양호한 다이싱성을 유지하면서 신뢰성이 높은 반도체 장치를 효율적으로 제조할 수 있다.
바람직하게는, 다이싱에서, 상기 절단 깊이를 상기 반도체 이면용 필름에 대향하는 점착제 층의 면으로부터 상기 점착제 층 두께의 10% 내지 70%의 범위 내에 있도록 조절한다. 상기 절단 깊이가 상기 언급한 범위 내에 있도록 조절될 때, 다양한 다이싱 기계의 절단 깊이 정밀도의 변동을 고려한다 하더라도 기재에 도달하는 절단이 방지될 수 있으며, 따라서 본 발명의 제조 방법은 기재에 도달하는 깊은 절단을 방지하면서 다양한 생산 라인의 변경을 쉽게 허용할 수 있다. 또한, 본 발명의 제조 방법은 다이싱 시 생산 마진을 양호하게 확보할 수 있고 따라서 다이싱 불량 등의 다양한 실패의 발생을 방지할 수 있다.
도 1은 본 발명의 다이싱 테이프-일체형 반도체 이면용 필름의 하나의 실시형태를 나타내는 단면 모식도이다.
도 2a 내지 2d는 본 발명의 다이싱 테이프-일체형 반도체 이면용 필름을 사용하는 반도체 장치의 제조 방법의 하나의 실시형태를 나타내는 단면 모식도이다.
본 발명의 실시형태들을 도 1을 참고로 개시하지만 본 발명은 이들 실시형태들로 제한되지 않는다. 도 1은 본 발명에 따른 다이싱 테이프-일체형 반도체 이면용 필름의 하나의 실시형태를 나타내는 단면 모식도이다. 한편, 본 명세서의 도면들에서, 설명에 불필요한 부분들은 생략되고, 설명을 용이하게 하기 위해서 확대, 축소 등에 의해 나타낸 부분들이 있다.
(다이싱 테이프-일체형 반도체 이면용 필름)
도 1에 도시된 바와 같이, 다이싱 테이프-일체형 반도체 이면용 필름(1)(이후부터 때때로 "일체형 필름", "다이싱 테이프-일체형 반도체 이면 보호 필름", "다이싱 테이프를 갖는 반도체 이면용 필름", 또는 "다이싱 테이프를 갖는 반도체 이면 보호 필름"이라고도 칭함)은 기재(31) 상에 형성된 점착제 층(32)을 포함하는 다이싱 테이프(3), 및 상기 점착제 층(32) 상에 형성된 바와 같은 플립 칩형 반도체 이면용 필름(2)을 포함하는 구성을 갖는다. 또한 도 1에 도시된 바와 같이, 본 발명의 다이싱 테이프-일체형 반도체 이면용 필름은 상기 반도체 이면용 필름(2)(이후부터 때때로 "반도체 이면 보호 필름"이라 칭함)이 상기 반도체 웨이퍼-접착 부분에 대응하는 부분(33) 상에만 형성되도록 디자인될 수 있으나; 상기 반도체 이면용 필름을 상기 점착제 층(32)의 전체 표면 상에 형성시키거나, 또는 상기 반도체 이면용 필름을 상기 반도체 웨이퍼-접착 부분에 대응하는 부분(33)보다 더 크지만 상기 점착제 층(32)의 전체 표면보다 작은 부분 상에 형성시킬 수도 있다. 한편, 상기 반도체 이면용 필름(2)의 표면(웨이퍼의 이면에 접착되는 표면)을 상기 필름이 웨이퍼 이면에 접착될 때까지 세퍼레이터 등으로 보호할 수도 있다.
상기 일체형 필름(1)에서, 상기 점착제 층(32)의 두께는 20 ㎛ 내지 40 ㎛이다. 따라서, 다이싱 시 생산 마진은 상기 점착제 층에 도달하는 절단에 의해 잘 확보될 수 있다. 또한, 상기 기재에 도달하는 절단에 의해 야기되는 절단 부스러기의 발생이 방지될 수 있고, 그 결과 상기 필름은 그의 양호한 다이싱성을 유지하고 반도체 칩 주변의 버 발생을 방지하면서 신뢰성이 높은 반도체 장치의 생산에 기여할 수 있다. 상기 점착제 층의 두께가 20 ㎛ 미만인 경우, 상기 점착제 층에 의한 생산 마진은 불충분하게 될 것이고 상기 필름의 절단이 기재에 도달하게 될 수도 있으며, 그런 경우, 상기 기재로부터 절단 부스러기가 발생할 수 있고, 따라서 반도체 칩 주변에 버가 발생할 수 있다. 한편으로, 상기 점착제 층의 두께가 40 ㎛를 초과하는 경우, 상기 점착제 층의 유연성 및 점성이 너무 높아 반도체 웨이퍼를 유지하고 고정하는 능력이 저하될 수 있으며, 그 결과 반도체 칩이 다이싱 중에 깨지거나 균열될 수 있고, 한번 절단된 반도체 칩들이 재부착될 수도 있다.
상기 점착제 층(32)의 두께는 20 ㎛ 내지 40 ㎛인 것이 양호할 수 있다. 상기 점착제 층 두께의 상한은 바람직하게는 38 ㎛, 보다 바람직하게는 35 ㎛이다. 상기 점착제 층 두께의 하한은 바람직하게는 23 ㎛, 보다 바람직하게는 25 ㎛이다. 상기 점착제(32)는 단층이거나 다층일 수도 있다.
특정하게 한정하는 것은 아니지만, 상기 점착제 층(32)의 두께를 x로 하고 상기 반도체 이면용 필름(2)의 두께를 y로 할 때, x/y 비는 바람직하게는 1 내지 4, 보다 바람직하게는 1.1 내지 3.9, 훨씬 더 바람직하게는 1.2 내지 3.8이다. 상기 x/y 비가 상기 범위 내에 있을 때 상기 점착제 층은 적합한 접착력을 제공할 수 있으며 상기 점착제 층과 반도체 이면용 필름 간의 박리 강도는 적합한 것일 수 있고, 다이싱 시 유지력 및 픽업 시 박리 용이성이 잘 균형을 이룰 수 있다.
또한 특정하게 한정하는 것은 아니지만, 상기 다이싱 테이프(3)의 두께를 z로 하고 상기 반도체 이면용 필름(2)의 두께를 y로 할 때, z/y 비는 바람직하게는 1.5 내지 25, 보다 바람직하게는 1.6 내지 24, 훨씬 더 바람직하게는 1.7 내지 23이다. 상기 z/y 비가 상기 범위 내에 있을 때, 상기 반도체 이면용 필름은 그의 픽업성을 악화시킬 정도로 얇아지는 것이 방지될 수 있으며, 한편으로 상기 반도체 이면용 필름은 다이싱 시 상기 반도체 이면용 필름으로부터 유래하는 버가 반도체 칩 주변에 생성될 정도로 두꺼워지는 것이 방지될 수 있다.
(반도체 이면용 필름)
반도체 이면용 필름(2)은 필름 형상을 갖는다. 상기 반도체 이면용 필름(2)은 통상적으로 제품으로서 다이싱 테이프-일체형 반도체 이면용 필름의 실시형태에서 경화되지 않은 상태(반경화된 상태 포함)로 존재하며 상기 다이싱 테이프-일체형 반도체 이면용 필름을 상기 반도체 웨이퍼에 접착시킨 후에 열경화시킨다
바람직하게는, 상기 반도체 이면용 필름(2)은 하나 이상의 열경화성 수지로 형성되며, 보다 바람직하게는 열경화성 수지 및 열가소성 수지 중 하나 이상으로 형성된다. 열 경화-촉진 촉매를 상기 반도체 이면용 필름(2)을 구성하는 수지에 함유시킬 수도 있다. 상기 반도체 이면용 필름(2)이 하나 이상의 열경화성 수지로 형성되는 경우, 상기 필름은 그의 접착 기능을 유효하게 발휘할 수 있다.
상기 열가소성 수지의 예로는 천연 고무, 부틸 고무, 아이소프렌 고무, 클로로프렌 고무, 에틸렌-비닐 아세테이트 공중합체, 에틸렌-아크릴산 공중합체, 에틸렌-아크릴산 에스터 공중합체, 폴리부타다이엔 수지, 폴리카보네이트 수지, 열가소성 폴리이미드 수지, 폴리아미드 수지, 예를 들어 6-나일론 및 6,6-나일론, 페녹시 수지, 아크릴 수지, 포화된 폴리에스터 수지, 예를 들어 PET(폴리에틸렌 테레프탈레이트) 또는 PBT(폴리부틸렌 테레프탈레이트), 폴리아미드이미드 수지, 또는 불소 수지가 있다. 상기 열가소성 수지는 단독으로 사용되거나 또는 2 종 이상이 함께 사용될 수도 있다. 이들 열가소성 수지 중에서, 이온 불순물을 소량 함유하고 높은 내열성을 가지며 반도체 소자의 신뢰성을 확보할 수 있는 아크릴 수지가 특히 바람직하다.
상기 아크릴 수지는 특별히 제한되지 않으며, 그의 예로는 탄소수 30 이하, 바람직하게는 4 내지 18, 보다 바람직하게는 6 내지 10, 특히 8 또는 9의 직쇄 또는 분지된 알킬기를 갖는 아크릴산 또는 메타크릴산의 에스터 중 1 종 또는 2 종 이상을 성분으로서 함유하는 중합체가 있다. 즉, 본 발명에서, 상기 아크릴 수지는 메타크릴 수지도 포함하는 광의의 의미를 갖는다. 상기 알킬기의 예로는 메틸기, 에틸기, 프로필기, 아이소프로필기, n-부틸기, t-부틸기, 아이소부틸기, 펜틸기, 아이소펜틸기, 헥실기, 헵틸기, 2-에틸헥실기, 옥틸기, 아이소옥틸기, 노닐기, 아이소노닐기, 데실기, 아이소데실기, 운데실기, 도데실기(라우릴기), 트라이데실기, 테트라데실기, 스테아릴기 및 옥타데실기가 있다.
더욱이, 상기 아크릴 수지를 형성하기 위한 다른 단량체들(알킬기가 탄소수 30 이하의 것인 아크릴산 또는 메타크릴산의 알킬 에스터 이외의 단량체)은 특별히 제한되지 않으며, 그의 예로는 카복실기-함유 단량체, 예를 들어 아크릴산, 메타크릴산, 카복시에틸 아크릴레이트, 카복시펜틸 아크릴레이트, 이타콘산, 말레산, 퓨마르산 및 크로톤산; 산 무수물 단량체, 예를 들어 말레산 무수물 및 이타콘산 무수물; 하이드록실기-함유 단량체, 예를 들어 2-하이드록시에틸 (메트)아크릴레이트, 2-하이드록시프로필 (메트)아크릴레이트, 4-하이드록시부틸 (메트)아크릴레이트, 6-하이드록시헥실 (메트)아크릴레이트, 8-하이드록시옥틸 (메트)아크릴레이트, 10-하이드록시데실 (메트)아크릴레이트, 12-하이드록실라우릴 (메트)아크릴레이트, 및 (4-하이드록시메틸사이클로헥실)-메틸아크릴레이트; 설폰산기-함유 단량체, 예를 들어 스타이렌설폰산, 알릴설폰산, 2-(메트)아크릴아미도-2-메틸프로판설폰산, (메트)아크릴아미도프로판설폰산, 설포프로필 (메트)아크릴레이트 및 (메트)아크릴로일옥시나프탈렌설폰산; 및 인산기-함유 단량체, 예를 들어 2-하이드록시에틸아크릴로일 포스페이트가 있다. 이와 관련하여, 상기 (메트)아크릴산은 아크릴산 및/또는 메타크릴산을 의미하고, (메트)아크릴레이트는 아크릴레이트 및/또는 메타크릴레이트를 의미하며, (메트)아크릴은 아크릴 및/또는 메타크릴을 의미하는 등이며, 이는 전체 명세서에 적용될 것이다.
더욱이, 상기 열경화성 수지의 예로는 에폭시 수지 및 페놀 수지 이외에, 아미노 수지, 불포화된 폴리에스터 수지, 폴리우레탄 수지, 실리콘 수지 및 열경화성 폴리이미드 수지가 있다. 상기 열경화성 수지는 단독으로 사용되거나 또는 2 종 이상이 함께 사용될 수도 있다. 상기 열경화성 수지로서, 반도체 소자를 부식시키는 이온 불순물을 단지 소량 함유하는 에폭시 수지가 적합하다. 또한, 상기 페놀 수지는 상기 에폭시 수지의 경화제로서 적합하게 사용된다.
상기 에폭시 수지는 특별히 제한되지 않으며, 예를 들어 이작용성 에폭시 수지 또는 다작용성 에폭시 수지, 예를 들어 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 브롬화된 비스페놀 A형 에폭시 수지, 수소화된 비스페놀 A형 에폭시 수지, 비스페놀 AF형 에폭시 수지, 바이페닐형 에폭시 수지, 나프탈렌형 에폭시 수지, 플루오렌형 에폭시 수지, 페놀 노볼락형 에폭시 수지, o-크레졸 노볼락형 에폭시 수지, 트리스하이드록시페닐메탄형 에폭시 수지 및 테트라페닐올에탄형 에폭시 수지, 또는 하이단토인형 에폭시 수지, 트리스글리시딜아이소시아누레이트형 에폭시 수지 또는 글리시딜아민형 에폭시 수지와 같은 에폭시 수지가 사용될 수 있다.
상기 에폭시 수지로서, 상기 예시된 것들 중에서, 노볼락형 에폭시 수지, 바이페닐형 에폭시 수지, 트리스하이드록시페닐메탄형 에폭시 수지, 및 테트라페닐올에탄형 에폭시 수지가 바람직하다. 이는 이들 에폭시 수지가 경화제로서 페놀 수지와 높은 반응성을 가지며 내열성 등이 우수하기 때문이다.
또한, 상기 언급한 페놀 수지는 에폭시 수지의 경화제로서 작용하며, 그의 예로는 노볼락형 페놀 수지, 예를 들어 페놀 노볼락 수지, 페놀 아르알킬 수지, 크레졸 노볼락 수지, 3급-부틸페놀 노볼락 수지, 및 노닐페놀 노볼락 수지; 레졸형 페놀 수지; 및 폴리옥시스타이렌, 예를 들어 폴리-p-옥시스타이렌이 있다. 상기 페놀 수지를 단독으로 사용하거나 또는 2 종 이상을 함께 사용할 수도 있다. 이들 페놀 수지 중에서, 페놀 노볼락 수지 및 페놀 아르알킬 수지가 특히 바람직하다. 이는 상기 반도체 장치의 접속 신뢰성을 개선시킬 수 있기 때문이다.
상기 에폭시 수지 대 페놀 수지의 혼합비를 바람직하게는, 예를 들어 상기 페놀 수지 중의 하이드록실기가 상기 에폭시 수지 성분 중의 에폭시기의 당량 당 0.5 내지 2.0 당량이 되도록 만든다. 0.8 내지 1.2 당량이 보다 바람직하다. 즉, 상기 혼합비가 상기 범위 밖으로 될 때, 경화 반응이 충분히 진행되지 않으며 상기 에폭시 수지 경화된 생성물의 특성들이 열화되기 쉽다.
상기 열경화성 수지의 함량은 상기 반도체 이면용 필름(2) 중의 모든 수지 성분들에 대해, 바람직하게는 5 내지 90 중량%, 보다 바람직하게는 10 내지 85 중량%, 훨씬 더 바람직하게는 15 내지 80 중량%이다. 상기 함량이 5 중량% 이상일 때, 상기 열경화 수축량을 2 부피% 이상이 되도록 쉽게 조절할 수 있다. 또한, 상기 봉지(封止; encapsulating) 수지의 열 경화에서, 상기 반도체 이면용 필름(2)을 반도체 소자의 이면에 확실히 접착 고정되도록 충분히 열-경화시켜 필름 박리 없이 플립 칩형 반도체 장치를 제공할 수 있다. 한편으로, 상기 함량이 90 중량% 이하인 경우, 상기 패키지(PKG, 플립 칩형 반도체 장치)의 뒤틀림이 방지될 수 있다.
특별히 한정되는 것은 아니지만, 상기 에폭시 수지 및 페놀 수지용의 열 경화-촉진 촉매를 공지된 열 경화-촉진 촉매들로부터 적합하게 선택할 수 있다. 하나 이상의 열 경화-촉진 촉매들을 단독으로 또는 함께 사용할 수 있다. 상기 열 경화-촉진 촉매로서, 예를 들어 아민계 경화-촉진 촉매, 인계 경화-촉진 촉매, 이미다졸계 경화-촉진 촉매, 붕소계 경화-촉진 촉매, 또는 인-붕소계 경화-촉진 촉매를 사용할 수 있다.
상기 반도체 이면용 필름은 에폭시 수지 및 페놀 수지를 함유하는 수지 조성물 또는 에폭시 수지, 페놀 수지 및 아크릴 수지를 함유하는 수지 조성물로 형성되는 것이 특히 적합하다. 이들 수지는 단지 소량의 이온 불순물을 함유하고 높은 내열성을 가지므로, 반도체 소자의 신뢰성을 확보할 수 있다.
상기 반도체 이면용 필름(2)은 반도체 웨이퍼의 이면(회로 비형성면)에 대해 접착성(밀착성)을 갖는 것이 중요하다. 상기 반도체 이면용 필름(2)은 예를 들어 열경화성 수지 성분으로서 에폭시 수지를 함유하는 수지 조성물로 형성될 수 있다. 상기 반도체 이면용 필름(2)을 사전에 어느 정도 경화시키는 경우, 그의 제조 시에, 가교제로서 중합체의 분자 쇄 말단에서 작용기 등과 반응할 수 있는 다작용성 화합물을 첨가하는 것이 바람직하다. 이에 의해, 고온 하에서 접착특성이 향상될 수 있고 상기 필름의 내열성의 개선이 이루어질 수 있다.
반도체 이면용 필름의 반도체 웨이퍼에 대한 접착력(23 ℃, 박리각도 180 도, 박리속도 300 ㎜/분)은 바람직하게는 0.5 N/20 ㎜ 내지 15 N/20 ㎜, 보다 바람직하게는 0.7 N/20 ㎜ 내지 10 N/20 ㎜의 범위 내에 있다. 상기 접착력이 0.5 N/20 ㎜ 이상인 경우, 상기 필름을 반도체 웨이퍼 및 반도체 소자에 우수한 접착성으로 접착시킬 수 있으며 상기 필름은 필름 들뜸(swelling) 등의 접착 파손이 없다. 또한, 반도체 웨이퍼의 다이싱에서, 칩의 비산을 방지할 수 있다. 한편으로, 상기 접착력이 15 N/20 ㎜ 이하인 경우, 다이싱 테이프가 용이하게 박리된다.
상기 가교제는 특별히 제한되지 않으며 공지된 가교제들을 사용할 수 있다. 구체적으로, 예를 들어 아이소시아네이트계 가교제, 에폭시계 가교제, 멜라민계 가교제, 및 퍼옥사이드계 가교제뿐만 아니라 유레아계 가교제, 알콕사이드계 가교제, 금속 킬레이트계 가교제, 금속염계 가교제, 카보다이이미드계 가교제, 옥사졸린계 가교제, 아지리딘계 가교제, 아민계 가교제 등을 들 수 있다. 상기 가교제로서, 아이소시아네이트계 가교제 또는 에폭시계 가교제가 적합하다. 상기 가교제들을 단독으로 또는 2 종 이상을 함께 사용할 수도 있다.
상기 아이소시아네이트계 가교제의 예로는 저급 지방족 폴리아이소시아네이트, 예를 들어 1,2-에틸렌 다이아이소시아네이트, 1,4-부틸렌 다이아이소시아네이트, 및 1,6-헥사메틸렌 다이아이소시아네이트; 지환족 폴리아이소시아네이트, 예를 들어 사이클로펜틸렌 다이아이소시아네이트, 사이클로헥실렌 다이아이소시아네이트, 아이소포론 다이아이소시아네이트, 수소화된 톨릴렌 다이아이소시아네이트, 및 수소화된 자일릴렌 다이아이소시아네이트; 및 방향족 폴리아이소시아네이트, 예를 들어 2,4-톨릴렌 다이아이소시아네이트, 2,6-톨릴렌 다이아이소시아네이트, 4,4'-다이페닐메탄 다이아이소시아네이트, 및 자일릴렌 다이아이소시아네이트가 있다. 또한, 트라이메틸올프로판/톨릴렌 다이아이소시아네이트 삼량체 부가물[상품명 "COLONATE L", 니폰 폴리우레탄 인더스트리 캄파니 리미티드(Nippon Polyurethan Industry Co., Ltd.)에서 제조], 트라이메틸올프로판/헥사메틸렌 다이아이소시아네이트 삼량체 부가물[상품명 "COLONATE HL", 니폰 폴리우레탄 인더스트리 캄파니 리미티드에서 제조] 등이 또한 사용된다. 더욱이, 상기 에폭시계 가교제의 예로는 N,N,N',N'-테트라글리시딜-m-자일렌다이아민, 다이글리시딜아닐린, 1,3-비스(N,N-글리시딜아미노메틸)사이클로헥산, 1,6-헥산다이올 다이글리시딜 에테르, 네오펜틸 글리콜 다이글리시딜 에테르, 에틸렌 글리콜 다이글리시딜 에테르, 프로필렌 글리콜 다이글리시딜 에테르, 폴리에틸렌 글리콜 다이글리시딜 에테르, 폴리프로필렌 글리콜 다이글리시딜 에테르, 소르비톨 폴리글리시딜 에테르, 글리세롤 폴리글리시딜 에테르, 펜타에리트리톨 폴리글리시딜 에테르, 폴리글리세롤 폴리글리시딜 에테르, 소르비탄 폴리글리시딜 에테르, 트라이메틸올프로판 폴리글리시딜 에테르, 아디프산 다이글리시딜 에스터, o-프탈산 다이글리시딜 에스터, 트라이글리시딜-트리스(2-하이드록시에틸)아이소시아누레이트, 레소르신 다이글리시딜 에테르, 및 비스페놀-S-다이글리시딜 에테르, 및 또한 분자 중에 2 개 이상의 에폭시기를 갖는 에폭시계 수지가 있다.
상기 사용되는 가교제의 양은 특별히 제한되지 않으며 가교결합 정도에 따라 적합하게 선택될 수 있다. 구체적으로, 상기 사용되는 가교제의 양은 중합체 성분(특히 분자 쇄 말단에 작용기를 갖는 중합체) 100 중량부를 기준으로 대개 7 중량부 이하(예를 들어 0.05 내지 7 중량부)이다. 상기 가교제의 양이 중합체 성분 100 중량부를 기준으로 7 중량부를 초과하는 경우, 접착력이 저하되며, 따라서 이러한 경우는 바람직하지 못하다. 응집력 향상의 관점에서, 상기 가교제의 양은 중합체 성분 100 중량부를 기준으로 0.05 중량부 이상이 바람직하다.
본 발명에서, 상기 가교제를 사용하는 대신에 또는 상기 가교제의 사용과 함께, 전자선, UV선 등의 조사에 의한 가교결합 처리를 실행하는 것도 또한 가능하다.
상기 반도체 이면용 필름은 착색되어 있는 것이 바람직하다. 이에 의해, 우수한 레이저 마킹성 및 우수한 외관성이 발휘될 수 있으며 부가 가치의 외관성을 갖는 반도체 장치를 제조하는 것이 가능해진다. 상기와 같이, 착색된 반도체 이면용 필름은 우수한 마킹성을 가지므로, 반도체 소자 또는 상기 반도체 소자를 사용하는 반도체 장치의 비회로면 측의 면에, 상기 반도체 이면용 필름을 통해 인쇄 방법 및 레이저 마킹 방법과 같은 임의의 각종 마킹 방법들을 사용함으로써 마킹을 실행하여 문자 정보 및 그래픽 정보와 같은 각종 정보를 부여할 수 있다. 특히, 착색하는 색을 조절함으로써, 마킹에 의해 부여되는 정보(예를 들어 문자 정보 및 그래픽 정보)를 우수한 시인성으로 관찰하는 것이 가능해진다. 더욱이, 상기 반도체 이면용 필름이 착색되는 경우, 다이싱 테이프와 반도체 이면용 필름을 서로 쉽게 식별할 수 있으며, 따라서 작업성 등이 향상될 수 있다. 또한, 예를 들어 반도체 장치로서, 상이한 색상들을 사용함으로써 제품들의 분류가 가능하다. 상기 반도체 이면용 필름이 착색되는 경우(상기 필름이 무색도 아니고 투명하지도 않은 경우), 착색에 의해 나타내는 색상은 특별히 제한되지 않지만, 예를 들어 흑색, 청색 또는 적색과 같은 농색(濃色)이 바람직하고, 흑색이 특히 적합하다.
본 실시형태에서, 농색은 기본적으로 L*a*b*표색계에서 규정되는 L*가 60 이하(0 내지 60), 바람직하게는 50 이하(0 내지 50), 및 보다 바람직하게는 40 이하(0 내지 40)인 짙은 색을 의미한다.
더욱이, 흑색은 기본적으로 L*a*b*표색계에서 규정되는 L*가 35 이하(0 내지 35), 바람직하게는 30 이하(0 내지 30), 및 보다 바람직하게는 25 이하(0 내지 25)인 흑색계 색을 의미한다. 이와 관련하여, 흑색에서, L*a*b*표색계에서 규정되는 a* 및 b*는 각각 L*의 값에 따라 적합하게 선택될 수 있다. 예를 들어 a* 및 b*는 모두 바람직하게는 -10 내지 10, 보다 바람직하게는 -5 내지 5, 및 더욱 바람직하게는 -3 내지 3(특히 0 또는 약 0)의 범위 내에 있다.
본 실시형태에서, L*a*b*표색계에서 규정되는 L*, a* 및 b*를 색채 색차계(상품명 "CR-200", 미놀타 리미티드(Minolta Ltd.) 제조; 색채 색차계)를 사용한 측정에 의해 구할 수 있다. 상기 L*a*b*표색계는 국제조명위원회(CIE)가 1976년에 권장한 색 공간이며, CIE1976(L*a*b*) 표색계라 지칭되는 색 공간을 의미한다. 또한, 상기 L*a*b*표색계는 일본공업규격에서 JIS Z8729에 규정되어 있다.
반도체 이면용 필름의 착색에서, 목적하는 색상에 따라, 색제(착색제)를 사용할 수 있다. 상기와 같은 색제로서, 다양한 농색계 색제, 예를 들어 흑색계 색제, 청색계 색제 및 적색계 색제가 적합하게 사용될 수 있으며, 흑색계 색제가 보다 적합하다. 상기 색제는 안료 및 염료 중 임의의 것일 수 있다. 상기 색제를 단독으로 또는 2 종 이상을 함께 사용할 수 있다. 이와 관련하여, 염료로서, 임의의 형태의 염료, 예를 들어 산성 염료, 반응 염료, 직접 염료, 분산 염료 및 양이온 염료를 사용할 수 있다. 더욱이, 또한 안료에 관하여, 그의 형태는 특별히 제한되지 않으며 공지된 안료들 중에서 적합하게 선택 사용될 수 있다.
특히, 염료가 색제로서 사용되는 경우, 상기 염료는 상기 반도체 이면용 필름 중에 용해에 의해 균일하거나 거의 균일하게 분산된 상태로 되어, 착색 농도가 균일하거나 거의 균일한 반도체 이면용 필름(결과적으로, 다이싱 테이프-일체형 반도체 이면용 필름)을 쉽게 제조할 수 있게 된다. 따라서, 염료를 색제로서 사용하는 경우, 상기 다이싱 테이프-일체형 반도체 이면용 필름 중의 반도체 이면용 필름은 착색 농도가 균일하거나 거의 균일할 수 있으며 마킹성 및 외관성을 향상시킬 수 있다.
상기 흑색계 색제는 특별히 제한되지 않으며 예를 들어 무기 흑색계 안료 및 흑색계 염료 중에서 적합하게 선택될 수 있다. 더욱이, 상기 흑색계 색제는 시안계 색제(청록색계 색제), 마젠타계 색제(적자색계 색제) 및 옐로우계 색제(황색 색제)가 혼합되어 있는 색제 혼합물일 수 있다. 상기 흑색계 색제를 단독으로 사용하거나 2 종 이상 함께 사용할 수 있다. 물론, 상기 흑색계 색제를 흑색 이외 색상의 색제와 함께 사용할 수도 있다.
상기 흑색계 색제의 구체적인 예로는 카본 블랙(예를 들어 퍼니스 블랙, 채널 블랙, 아세틸렌 블랙, 써말 블랙, 또는 램프 블랙), 그라파이트, 산화 구리, 이산화 망간, 아조계 안료(예를 들어 아조메틴 아조 블랙), 아닐린 블랙, 페릴렌 블랙, 티타늄 블랙, 시아닌 블랙, 활성탄, 페라이트(예를 들어 비 자성 페라이트 또는 자성 페라이트), 마그네타이트, 산화 크롬, 산화 철, 이황화 몰리브덴, 크롬 착체, 복합산화물계 블랙 안료, 및 안트라퀴논계 유기 블랙 안료가 있다.
본 발명에서, 흑색계 색제로서, 흑색계 염료, 예를 들어 C.I. 솔벤트 블랙 3, 7, 22, 27, 29, 34, 43, 70, C.I. 다이렉트 블랙 17, 19, 22, 32, 38, 51, 71, C.I. 애시드 블랙 1, 2, 24, 26, 31, 48, 52, 107, 109, 110, 119, 154, 및 C.I. 디스퍼스 블랙 1, 3, 10, 24; 흑색계 안료, 예를 들어 C.I. 피그먼트 블랙 1, 7 등을 또한 사용할 수 있다.
상기와 같은 흑색계 색제로서, 예를 들어 상품명 "Oil Black BY", 상품명 "Oil Black BS", 상품명 "Oil Black HBB", 상품명 "Oil Black 803", 상품명 "Oil Black 860", 상품명 "Oil Black 5970", 상품명 "Oil Black 5906", 상품명 "Oil Black 5905"(오리엔트 케미칼 인더스트리즈 캄파니 리미티드(Orinet Chemical Industries Co., Ltd.) 제조) 등을 상업적으로 입수할 수 있다.
상기 흑색계 색제 외의 색제의 예로서 시안계 색제, 마젠타계 색제, 및 옐로우계 색제가 있다. 상기 시안계 색제의 예로는 시안계 염료, 예를 들어 C.I. 솔벤트 블루 25, 36, 60, 70, 93, 95; C.I. 애시드 블루 6 및 45; 시안계 안료, 예를 들어 C.I. 피그먼트 블루 1, 2, 3, 15, 15:1, 15:2, 15:3, 15:4, 15:5, 15:6, 17, 17:1, 18, 22, 25, 56, 60, 63, 65, 66; C.I. 배트 블루 4, 60; 및 C.I. 피그먼트 그린 7이 있다.
더욱이, 상기 마젠타 색제들 중에서, 마젠타계 염료의 예로는 C.I. 솔벤트 레드 1, 3, 8, 23, 24, 25, 27, 30, 49, 52, 58, 63, 81, 82, 83, 84, 100, 109, 111, 121, 122; C.I. 디스퍼스 레드 9; C.I. 솔벤트 바이올렛 8, 13, 14, 21, 27; C.I. 디스퍼스 바이올렛 1; C.I. 베이직 레드 1, 2, 9, 12, 13, 14, 15, 17, 18, 22, 23, 24, 27, 29, 32, 34, 35, 36, 37, 38, 39, 40; C.I. 베이직 바이올렛 1, 3, 7, 10, 14, 15, 21, 25, 26, 27 및 28이 있다.
상기 마젠타계 색제 중에서, 마젠타계 안료의 예로는 C.I. 피그먼트 레드 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 21, 22, 23, 30, 31, 32, 37, 38, 39, 40, 41, 42, 48:1, 48:2, 48:3, 48:4, 49, 49:1, 50, 51, 52, 52:2, 53:1, 54, 55, 56, 57:1, 58, 60, 60:1, 63, 63:1, 63:2, 64, 64:1, 67, 68, 81, 83, 87, 88, 89, 90, 92, 101, 104, 105, 106, 108, 112, 114, 122, 123, 139, 144, 146, 147, 149, 150, 151, 163, 166, 168, 170, 171, 172, 175, 176, 177, 178, 179, 184, 185, 187, 190, 193, 202, 206, 207, 209, 219, 222, 224, 238, 245; C.I. 피그먼트 바이올렛 3, 9, 19, 23, 31, 32, 33, 36, 38, 43, 50; C.I. 배트 레드 1, 2, 10, 13, 15, 23, 29 및 35가 있다.
더욱이, 상기 옐로우계 색제의 예로는 옐로우계 염료, 예를 들어 C.I. 솔벤트 옐로우 19, 44, 77, 79, 81, 82, 93, 98, 103, 104, 112 및 162; 옐로우계 안료, 예를 들어 C.I. 피그먼트 오렌지 31, 43; C.I. 피그먼트 옐로우 1, 2, 3, 4, 5, 6, 7, 10, 11, 12, 13, 14, 15, 16, 17, 23, 24, 34, 35, 37, 42, 53, 55, 65, 73, 74, 75, 81, 83, 93, 94, 95, 97, 98, 100, 101, 104, 108, 109, 110, 113, 114, 116, 117, 120, 128, 129, 133, 138, 139, 147, 150, 151, 153, 154, 155, 156, 167, 172, 173, 180, 185, 195; C.I. 배트 옐로우 1, 3 및 20이 있다.
시안계 색제, 마젠타계 색제, 및 옐로우계 색제와 같은 다양한 색제들을 각각 단독으로 사용하거나 또는 2 종 이상을 함께 사용할 수도 있다. 이와 관련하여, 시안계 색제, 마젠타계 색제, 및 옐로우계 색제와 같은 다양한 색제들을 2 종 이상 사용하는 경우에 이들 색제의 혼합비(또는 배합비)는 특별히 제한되지 않으며 각 색제의 종류, 목적하는 색상 등에 따라 적합하게 선택될 수 있다.
상기 반도체 이면용 필름(2)을 착색하는 경우, 착색된 형태는 특별히 제한되지 않는다. 상기 반도체 이면용 필름은 예를 들어 착색제가 첨가된 단층 필름 형상물일 수 있다. 더욱이, 상기 필름은 적어도 열경화성 수지로 형성된 수지층과 착색제 층이 적어도 적층된 적층 필름일 수 있다. 이와 관련하여, 상기 반도체 이면용 필름(2)이 상기 수지층과 착색제 층의 적층 필름인 경우에, 상기 적층된 형태의 반도체 이면용 필름(2)은 바람직하게는 수지층/착색제 층/수지층의 적층 형태를 갖는다. 이 경우에, 상기 착색제 층 양측의 2 개의 수지층은 동일한 조성을 갖는 수지층들이거나 또는 상이한 조성을 갖는 수지층들일 수 있다.
상기 반도체 이면용 필름(2) 내에, 필요에 따라 다른 첨가제들을 적합하게 배합할 수 있다. 상기 다른 첨가제의 예로는 충전제(필러), 난연제, 실란-커플링제 및 이온-트래핑제 외에, 증량제, 노화방지제, 산화방지제, 및 계면활성제가 있다.
상기 충전제는 무기 충전제 및 유기 충전제 중 어느 하나일 수 있으나, 무기 충전제가 적합하다. 무기 충전제와 같은 다른 충전제를 배합함으로써, 상기 반도체 이면용 필름에 도전성을 부여하고, 열 전도성을 향상시키며, 탄성률을 조절할 수 있다. 이와 관련하여, 상기 반도체 이면용 필름(2)은 도전성이거나 비도전성일 수 있다. 상기 무기 충전제의 예로는 실리카, 점토, 석고, 탄산 칼슘, 황산 바륨, 산화 알루미늄, 산화 베릴륨, 세라믹, 예를 들어 탄화 규소 및 질화 규소, 금속 또는 합금, 예를 들어 알루미늄, 구리, 은, 금, 니켈, 크롬, 납, 주석, 아연, 팔라듐 및 땜납, 탄소 등으로 구성된 다양한 무기 분말이 있다. 상기 충전제를 단독으로 사용하거나 또는 2 종 이상 함께 사용할 수도 있다. 특히, 상기 충전제는 실리카가 바람직하고, 용융 실리카가 더욱 바람직하다. 상기 무기 충전제의 평균 입자 직경은 바람직하게는 0.1 ㎛ 내지 80 ㎛의 범위 내에 있다. 상기 무기 충전제의 평균 입자 직경을 레이저 회절형 입도분포측정장치에 의해 측정할 수 있다.
상기 충전제(특히 무기 충전제)의 배합량은 유기 수지 성분 100 중량부를 기준으로 바람직하게는 80 중량부 이하(0 중량부 내지 80 중량부) 및 보다 바람직하게는 0 중량부 내지 70 중량부이다.
상기 난연제의 예로는 삼산화 안티몬, 오산화 안티몬 및 브롬화된 에폭시 수지가 있다. 상기 난연제를 단독으로 사용하거나 2 종 이상을 함께 사용할 수 있다. 상기 실란 커플링제의 예로는 β-(3,4-에폭시사이클로헥실)에틸트라이메톡시실란, γ-글리시독시프로필트라이메톡시실란, 및 γ-글리시독시프로필메틸다이에톡시실란이 있다. 상기 실란 커플링제를 단독으로 사용하거나 또는 2 종 이상을 함께 사용할 수도 있다. 상기 이온-트래핑제의 예로는 하이드로탈사이트류 및 수산화 비스무트가 있다. 상기 이온-트래핑제를 단독으로 사용하거나 또는 2 종을 이상 함께 사용할 수도 있다.
상기 반도체 이면용 필름(2)을, 예를 들어 에폭시 수지와 같은 열경화성 수지 및 필요한 경우 아크릴 수지와 같은 열가소성 수지 및 임의로 용매 및 다른 첨가제들을 혼합하여 수지 조성물을 제조한 다음 이를 필름 형상의 층으로 형성시킴을 포함하는 통상적으로 사용되는 방법을 사용하여 형성시킬 수 있다. 구체적으로, 상기 반도체 이면용 필름으로서 필름-형상 층(접착제 층)을, 예를 들어 상기 수지 조성물을 다이싱 테이프의 점착제 층(32) 상에 도포함을 포함하는 방법; 상기 수지 조성물을 적합한 세퍼레이터(예를 들어 박리지) 상에 도포하여 수지 층(또는 접착제 층)을 형성시키고 이어서 이를 갑압성 접착제 층(32) 상에 전사함(이착)을 포함하는 방법 등에 의해 형성시킬 수 있다. 이와 관련하여, 상기 수지 조성물은 용액 또는 분산액일 수 있다.
한편, 상기 반도체 이면용 필름(2)을 에폭시 수지와 같은 열경화성 수지를 함유하는 수지 조성물로 형성시키는 경우, 상기 반도체 이면용 필름은 반도체 웨이퍼에 적용되기 전 단계에서 상기 열경화성 수지가 경화되지 않거나 부분 경화된 상태로 있다. 이 경우에, 반도체 웨이퍼에 적용 후(구체적으로는, 통상적으로, 봉지 물질이 플립 칩 본딩 공정에서 경화되는 시기에) 상기 반도체 이면용 필름 중의 열경화성 수지는 완전히 또는 거의 완전히 경화된다.
상기와 같이, 상기 반도체 이면용 필름은 열경화성 수지를 함유하는 경우에조차 상기 열경화성 수지가 경화되지 않거나 부분 경화된 상태로 있기 때문에, 상기 반도체 이면용 필름의 겔 분율은 특별히 제한되지 않지만, 예를 들어 50 중량% 이하(0 내지 50 중량%)의 범위 중에서 적합하게 선택되며, 바람직하게는 30 중량% 이하(0 내지 30 중량%), 특히 바람직하게는 10 중량% 이하(0 내지 10 중량%) 이하이다. 상기 반도체 이면용 필름의 겔 분율을 하기 측정 방법에 의해 측정할 수 있다.
<겔 분율의 측정 방법>
약 0.1 g의 샘플을 상기 반도체 이면용 필름(2)으로부터 샘플링하여 정밀하게 칭량하고(샘플의 중량), 상기 샘플을 메쉬형 시트로 싼 후에, 실온에서 1 주일 동안 약 50 ㎖의 톨루엔에 침지시킨다. 그 후에, 용매 불용분(상기 메쉬형 시트 중의 내용물)을 상기 톨루엔으로부터 꺼내고, 130 ℃에서 약 2 시간 동안 건조시키고, 건조 후 용매 불용분을 칭량하여(침지 및 건조 후 중량), 겔 분율(중량%)을 하기 식 a에 따라 산출한다.
겔 분율(중량%) = [(침지 및 건조 후 중량)/(샘플의 중량)] x 100 (a)
상기 반도체 이면용 필름의 겔 분율을 상기 수지 성분의 종류 및 함량 및 상기 가교제의 종류 및 함량, 및 그 밖에 가열 온도, 가열 시간 등에 의해 조절할 수 있다.
본 발명에서, 상기 반도체 이면용 필름이 에폭시 수지와 같은 열경화성 수지를 함유하는 수지 조성물로 형성된 필름-형상물인 경우에, 반도체 웨이퍼에 대한 밀착성이 유효하게 발휘될 수 있다.
한편, 상기 반도체 웨이퍼의 다이싱 공정에 절삭수를 사용하므로, 일부의 경우 상기 반도체 이면용 필름은 수분을 흡수하여 통상 이상의 함수율을 갖는다. 상기와 같은 높은 함수율을 여전히 유지하면서 플립 칩 본딩을 수행하는 경우, 상기 반도체 이면용 필름과 반도체 웨이퍼 또는 그의 가공체(반도체) 간의 접착 계면에 수증기가 남아있거나 또는 일부의 경우 들뜸이 발생한다. 따라서, 상기 반도체 이면용 필름을 투습성이 높은 코어 재료가 양면에 제공되는 형태로 구성함으로써 수증기를 확산시키며, 따라서 상기와 같은 문제를 피할 수 있게 된다. 상기와 같은 관점으로부터, 상기 반도체 이면용 필름이 상기 코어 재료의 한 면 또는 양면에 형성되어 있는 다층 구조를 상기 반도체 이면용 필름으로서 사용할 수 있다. 상기 코어 재료의 예로는 필름(예를 들어 폴리이미드 필름, 폴리에스터 필름, 폴리에틸렌 테레프탈레이트 필름, 폴리에틸렌 나프탈레이트 필름, 폴리카보네이트 필름 등), 유리 섬유 또는 플라스틱 부직 섬유로 강화시킨 수지 기판, 실리콘 기판 또는 유리 기판이 있다.
상기 반도체 이면용 필름(2)의 두께(적층 필름의 경우 전체 두께)는 특별히 제한되지 않지만 예를 들어 약 2 ㎛ 내지 200 ㎛의 범위 중에서 선택하는 것이 적합하다. 또한, 상기 두께는 바람직하게는 약 4 ㎛ 내지 160 ㎛, 보다 바람직하게는 약 6 ㎛ 내지 100 ㎛, 특히 약 10 ㎛ 내지 80 ㎛이다.
상기 반도체 이면용 필름(2)의 미 경화 상태에서의 23 ℃에서의 인장 저장 탄성률은 바람직하게는 1 GPa 이상(예를 들어 1 GPa 내지 50 GPa), 보다 바람직하게는 2 GPa 이상이며, 특히 3 GPa 이상이 적합하다. 상기 인장 저장 탄성률이 1 GPa 이상인 경우, 반도체 칩을 상기 반도체 이면용 필름(2)와 함께 다이싱 테이프의 점착제 층(32)으로부터 박리한 후에 반도체 이면용 필름(2)을 지지체 상에 배치하고 수송 등을 수행하는 때에 상기 반도체 이면용 필름의 지지체에 대한 부착이 유효하게 억제되거나 방지될 수 있다. 이와 관련하여, 상기 지지체는 예를 들어 캐리어 테이프 중의 탑 테이프, 바텀 테이프 등이다. 상기 반도체 이면용 필름(2)을 열경화성 수지를 함유하는 수지 조성물로 형성시키는 경우에, 상기 언급한 바와 같이, 상기 열경화성 수지는 대개 미 경화되거나 부분 경화된 상태이며, 따라서 상기 반도체 이면용 필름의 23 ℃에서의 인장 저장 탄성률은 상기 열경화성 수지가 미 경화되거나 부분 경화된 상태에서의 23 ℃에서의 인장 저장 탄성률이다.
여기에서, 상기 반도체 이면용 필름(2)은 단층이거나 다수 개의 층들이 적층된 적층 필름일 수 있다. 상기 적층 필름의 경우에, 상기 인장 저장 탄성률은 경화되지 않은 상태에서 적층 필름 전체로서 1 GPa 이상(예를 들어 1 GPa 내지 50 GPa)이면 충분하다. 또한 상기 반도체 이면용 필름의 경화되지 않은 상태에서의 인장 저장 탄성률(23 ℃)을 상기 수지 성분(열가소성 수지 및/또는 열경화성 수지)의 종류 및 함량 또는 실리카 충전제와 같은 충전제의 종류 및 함량을 적합하게 설정함으로써 조절할 수 있다. 상기 반도체 이면용 필름(2)이 다수 개의 층들이 적층되어 있는 적층 필름인 경우에(상기 반도체 이면용 필름이 상기 적층된 층의 형태를 갖는 경우에), 상기 적층된 층의 형태로서, 예를 들어 웨이퍼 접착층과 레이저 마킹층으로 구성된 적층된 형태를 예시할 수 있다. 더욱이, 상기 웨이퍼 접착층과 레이저 마킹층 사이에, 다른 층들(중간층, 광선 차폐층, 보강층, 착색층, 기재층, 전자파 차폐층, 열 전도성층, 점착제 층 등)이 제공될 수 있다. 이와 관련하여, 상기 웨이퍼 접착층은 웨이퍼에 대해 우수한 밀착성(접착성)을 발휘하는 층 및 웨이퍼의 이면과 접촉하게 되는 층이다. 한편으로, 상기 레이저 마킹층은 우수한 레이저 마킹성을 발휘하는 층 및 반도체 칩의 이면 위의 레이저 마킹에 사용되는 층이다.
상기 인장 저장 탄성률은 다이싱 테이프(3)에 적층시키지 않으면서 미경화 상태의 반도체 이면용 필름(2)을 제조하고 레오메트릭스 캄파니 리미티드(Rheometrics Co. Ltd.)에서 제조한 동적 점탄성 측정 장치 "Solid Analyzer RS A2"를 사용하여 인장 모드로, 샘플 너비 10 ㎜, 샘플 길이 22.5 ㎜, 샘플 두께 0.2 ㎜, 주파수 1 Hz, 및 10 ℃/분의 온도 상승속도의 조건 하에, 질소 분위기 하의 소정의 온도(23 ℃)에서 탄성률을 측정함으로써 구하며, 상기 측정된 탄성률을 수득된 인장 저장 탄성률의 값으로서 간주한다.
바람직하게는, 상기 반도체 이면용 필름(2)을 하나 이상의 면 상에서 세퍼레이터(박리 라이너)로 보호한다(도면에 도시 안됨). 예를 들어, 상기 다이싱 테이프-일체형 반도체 이면용 필름(1)에서, 상기 반도체 이면용 필름의 하나 이상의 면에 세퍼레이터가 제공될 수 있다. 한편으로, 다이싱 테이프와 일체화되지 않은 반도체 이면용 필름에서, 세퍼레이터는 상기 반도체 이면용 필름의 한 면 또는 양면 상에 제공될 수도 있다. 상기 세퍼레이터는 상기 반도체 이면용 필름이 실제로 사용될 때까지 상기 필름을 보호하기 위한 보호 물질로서 작용한다. 더욱이, 상기 다이싱 테이프-일체형 반도체 이면용 필름(1)에서, 상기 세퍼레이터는 상기 다이싱 테이프의 기재의 점착제 층(32) 상에 상기 반도체 이면용 필름(2)을 전사하는데 지지 기재로서 추가로 작용할 수도 있다. 반도체 웨이퍼를 상기 반도체 이면용 필름 상에 접착시키는 때에 상기 세퍼레이터를 박리시킨다. 세퍼레이터로서, 폴리에틸렌 또는 폴리프로필렌의 필름뿐만 아니라 플라스틱 필름(예를 들어 폴리에틸렌 테레프탈레이트), 표면이 불소계 박리제 또는 장쇄 알킬 아크릴레이트계 박리제와 같은 박리제로 코팅된 종이 등을 또한 사용할 수 있다. 상기 세퍼레이터를 통상적으로 공지된 방법에 의해 형성시킬 수 있다. 더욱이, 상기 세퍼레이터의 두께 등은 특별히 제한되지 않는다.
상기 반도체 이면용 필름(2)이 다이싱 테이프(3)과 적층되지 않은 경우, 상기 반도체 이면용 필름(2)을 양면에 박리 층을 갖는 하나의 세퍼레이터와 함께, 상기 필름(2)이 양면에 박리 층을 갖는 세퍼레이터로 보호되는 하나의 롤로 감아 올리거나; 또는 상기 필름(2)을 하나 이상의 면이 박리 층을 갖는 세퍼레이터로 보호할 수도 있다.
더욱이, 상기 반도체 이면용 필름(2)에서 가시광의 광선 투과율(가시광 투과율, 파장: 400 내지 800 ㎚)은 특별히 제한되지 않지만, 예를 들어 바람직하게는 20% 이하(0 내지 20%), 보다 바람직하게는 10% 이하(0 내지 10%) 및 특히 바람직하게는 5% 이하(0 내지 5%)의 범위이다. 상기 반도체 이면용 필름(2)이 20% 초과의 가시광 투과율을 갖는 경우, 상기 광선의 투과율은 반도체 소자에 불리한 영향을 미칠 우려가 있다. 상기 가시광 투과율(%)을 상기 반도체 이면용 필름(2)의 수지 성분의 종류 및 함량, 착색제(예를 들어 안료 또는 염료)의 종류 및 함량, 무기 충전제의 함량 등에 의해 조절할 수 있다.
상기 반도체 이면용 필름(2)의 가시광 투과율(%)을 하기와 같이 측정할 수 있다. 즉, 20 ㎛의 두께(평균 두께)를 갖는 반도체 이면용 필름(2) 자체를 제조한다. 이어서, 상기 반도체 이면용 필름(2)을 400 내지 800 ㎚의 파장을 갖는 가시광선으로 소정의 강도로 조사하고[장치: 시마즈 코포레이션(Shimadzu Corporation)에서 제작한 가시광 발생 장치(상품명 "ABSORPTION SPECTRO PHOTOMETER")], 투과된 가시광선의 강도를 측정한다. 더욱이, 상기 가시광 투과율(%)을, 가시광선이 상기 반도체 이면용 필름(2)을 투과하기 전후의 강도 변화를 근거로 측정할 수 있다. 이와 관련하여, 두께가 20 ㎛가 아닌 반도체 이면용 필름(2)의 가시광 투과율(%; 파장: 400 내지 800 ㎚)의 값으로부터 20 ㎛의 두께를 갖는 반도체 이면용 필름(2)의 가시광 투과율(%; 파장: 400 내지 800 ㎚)을 또한 도출할 수 있다. 본 발명에서, 상기 가시광 투과율(%)을 20 ㎛의 두께를 갖는 반도체 이면용 필름(2)의 경우에 대해 측정하지만, 본 발명에 따른 반도체 이면용 필름을 20 ㎛의 두께를 갖는 것으로 제한하지 않는다.
더욱이, 상기 반도체 이면용 필름(2)으로서, 흡습률이 낮은 것이 보다 바람직하다. 구체적으로, 상기 흡습률은 바람직하게는 1 중량% 이하, 보다 바람직하게는 0.8 중량% 이하이다. 상기 흡습률을 1 중량% 이하로 조절함으로써, 레이저 마킹성을 향상시킬 수 있다. 더욱이, 예를 들어, 리플로우 공정에서 상기 반도체 이면용 필름(2)와 반도체 소자 간의 공극 발생이 억제되거나 방지될 수 있다. 상기 흡습률은 상기 반도체 이면용 필름(2)을 85 ℃의 온도 및 85% RH의 습도 분위기 하에서 168 시간 동안 방치시키기 전후의 중량 변화로부터 산출된 값이다. 상기 반도체 이면용 필름(2)이 열경화성 수지를 함유하는 수지 조성물로 형성된 경우에, 상기 흡습률은 열 경화 후의 상기 필름을 85 ℃의 온도 및 85% RH의 습도 분위기 하에서 168 시간 동안 방치시킬 때 수득된 값을 의미한다. 더욱이, 상기 흡습률을 예를 들어 상기 첨가되는 무기 충전제의 양을 변화시킴으로써 조절할 수 있다.
더욱이, 상기 반도체 이면용 필름(2)으로서, 휘발성 물질을 보다 작은 비로 갖는 것이 보다 바람직하다. 구체적으로, 열 처리 후 상기 반도체 이면용 필름(2)의 중량 감소율(중량감소량의 비)은 바람직하게는 1 중량% 이하, 보다 바람직하게는 0.8 중량% 이하이다. 상기 열 처리 조건은 250 ℃의 가열 온도 및 1 시간의 가열 시간이다. 상기 중량 감소율을 1 중량% 이하로 조절함으로써, 레이저 마킹성을 향상시킬 수 있다. 더욱이, 예를 들어 리플로우 공정에서 플립 칩형 반도체 장치 중의 균열 발생이 억제되거나 방지될 수 있다. 상기 중량 감소율을, 예를 들어 납 프리 땜납 리플로우 시의 균열 발생을 감소시킬 수 있는 무기 물질을 첨가함으로써 조절할 수 있다. 상기 반도체 이면용 필름(2)이 열경화성 수지 성분을 함유하는 수지 조성물로 형성된 경우에, 상기 중량 감소율은, 열 경화 후의 반도체 이면용 필름을 250 ℃의 가열 온도 및 1 시간의 가열 시간 조건 하에서 가열할 때 수득한 값이다.
(다이싱 테이프)
상기 다이싱 테이프(3)는 기재(31) 및 상기 기재(31) 상에 형성된 점착제 층(32)을 포함한다. 따라서, 상기 다이싱 테이프(3)는 상기 기재(31) 및 점착제 층(32)이 적층된 구성을 갖는다.
(기재)
상기 기재(지지 기재)를 상기 점착제 층 등의 지지 모체로서 사용할 수 있다. 상기 기재(31)는 바람직하게는 방사선 투과성을 갖는다. 상기 기재(31)로서, 예를 들어 적합한 얇은 물질, 예를 들어 종이와 같은 종이계 기재; 직포, 부직포, 펠트 및 네트와 같은 섬유계 기재; 금속 호일 및 금속 플레이트와 같은 금속계 기재; 플라스틱 필름 및 시트와 같은 플라스틱계 기재; 고무 시트와 같은 고무계 기재; 발포 시트와 같은 발포체; 및 이들의 적층물들[특히 플라스틱 기재와 다른 기재와의 적층물, 플라스틱 필름(또는 시트)끼리의 적층물 등]을 사용할 수 있다. 본 발명에서, 상기 기재로서, 플라스틱 필름 및 시트와 같은 플라스틱 기재들을 사용하는 것이 적합할 수 있다. 상기와 같은 플라스틱 물질에 대한 소재의 예로는 올레핀계 수지, 예를 들어 폴리에틸렌(PE), 폴리프로필렌(PP), 및 에틸렌-프로필렌 공중합체; 단량체 성분으로서 에틸렌을 사용하는 공중합체, 예를 들어 에틸렌-비닐 아세테이트 공중합체(EVA), 이오노머 수지, 에틸렌-(메트)아크릴산 공중합체, 및 에틸렌-(메트)아크릴산 에스터(랜덤, 교번) 공중합체; 폴리에스터, 예를 들어 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 및 폴리부틸렌 테레프탈레이트(PBT); 아크릴 수지; 폴리비닐 클로라이드(PVC); 폴리우레탄; 폴리카보네이트; 폴리페닐렌 설파이드(PPS); 아미드계 수지, 예를 들어 폴리아미드(나일론) 및 전 방향족 폴리아미드(아라미드); 폴리에테르 에테르 케톤(PEEK); 폴리이미드; 폴리에테르이미드; 폴리비닐리덴 클로라이드; ABS(아크릴로나이트릴-부타다이엔-스타이렌 공중합체); 셀룰로스계 수지; 실리콘 수지; 및 불소화된 수지가 있다.
또한, 상기 기재(31)의 재료는 상기 수지들의 가교결합된 물질과 같은 중합체를 포함한다. 상기 플라스틱 필름을 연신 없이 사용하거나 또는 필요에 따라 단축 또는 2축 연신 처리를 실행한 후에 사용할 수도 있다. 연신 처리 등에 의해 열 수축성이 부여된 수지 시트에 따라, 다이싱 후 상기 기재(31)의 열 수축에 의해 상기 점착제 층(32)와 반도체 이면용 필름(2) 간의 접착 면적이 감소하고, 따라서 상기 반도체 칩의 회수가 용이할 수 있다.
인접 층과의 밀착성, 유지성 등을 향상시키기 위해서 상기 기재(31)의 표면 상에 통상적으로 사용되는 표면 처리, 예를 들어 화학적 또는 물리적 처리, 예를 들어 크로메이트 처리, 오존 노출, 화염 노출, 고압 전기 쇼크에의 노출, 또는 이온화 방사선 처리, 또는 하도제(예를 들어 하기 언급하는 점착 물질)에 의한 코팅 처리를 적용할 수 있다.
상기 기재(31)로서, 동일하거나 상이한 종류의 물질들을 적합하게 선택할 수 있으며, 필요에 따라 여러 종류의 물질들을 배합하여 사용할 수 있다. 더욱이, 상기 기재(31)에 대전방지능을 부여하기 위해서, 금속, 합금 또는 그의 산화물로 구성된, 약 30 내지 500 Å의 두께를 갖는 도전재의 증착 층을 상기 기재(31) 상에 형성시킬 수 있다. 상기 기재(31)는 단층이거나 또는 2 종 이상의 다층일 수 있다.
상기 기재(31)의 두께(적층된 층의 경우 전체 두께)는 특별히 제한되지 않으며 강도, 유연성, 목적하는 용도 등에 따라 적합하게 선택될 수 있다. 예를 들어, 상기 두께는 일반적으로 1,000 ㎛ 이하(예를 들어 1 ㎛ 내지 1,000 ㎛), 바람직하게는 10 ㎛ 내지 500 ㎛, 더욱 바람직하게는 20 ㎛ 내지 300 ㎛, 및 특히 바람직하게는 약 30 ㎛ 내지 200 ㎛이나, 이에 제한되지 않는다.
한편, 상기 기재(31)는 본 발명의 이점 등이 손상되지 않는 범위 내에서 다양한 첨가제들(착색제, 충전제, 가소제, 노화방지제, 산화방지제, 계면활성제, 난연제 등)을 함유할 수 있다.
(점착제 층)
상기 점착제 층(32)은 점착제로 형성되며 점착성을 갖는다. 특별히 한정되지 않지만, 상기 점착제는 공지된 점착제들 중에서 적합하게 선택될 수 있다. 구체적으로, 상기 점착제로서, 예를 들어 상기 언급한 특성들을 갖는 것들은 공지된 점착제, 예를 들어 아크릴계 점착제, 고무계 점착제, 비닐 알킬 에테르계 점착제, 실리콘계 점착제, 폴리에스터계 점착제, 폴리아미드계 점착제, 우레탄계 점착제, 불소계 점착제, 스타이렌-다이엔 블록 공중합체계 점착제, 및 200 ℃ 이하의 융점을 갖는 열용융성 수지를 상기 언급한 점착제에 혼입시켜 제조한 크리프 특성-개선된 점착제(예를 들어, 본 발명에 참고로 인용된 JP-A-56-61468, JP-A-61-174857, JP-A-63-17981, JP-A-56-13040을 참조하시오) 중에서 적합하게 선택되며, 본 발명에 사용된다. 상기 점착제로서, 또한 방사선 경화성 점착제(또는 에너지 선-경화성 점착제) 및 열 팽창성 점착제를 또한 여기에서 사용할 수 있다. 하나 이상의 상기와 같은 점착제들을 여기에서 단독으로 또는 함께 사용할 수 있다.
상기 점착제로서, 아크릴계 점착제 및 고무계 점착제가 본 발명에 사용하기에 바람직하며 아크릴계 점착제가 보다 바람직하다. 상기 아크릴계 점착제로는 베이스 중합체로서 하나 이상의 알킬 (메트)아크릴레이트를 단량체 성분(들)으로 하는 아크릴계 중합체(단독중합체 또는 공중합체)를 포함하는 것들이 있다.
상기 아크릴계 점착제의 알킬 (메트)아크릴레이트에는 예를 들어 메틸 (메트)아크릴레이트, 에틸 (메트)아크릴레이트, 프로필 (메트)아크릴레이트, 아이소프로필 (메트)아크릴레이트, 부틸 (메트)아크릴레이트, 아이소부틸 (메트)아크릴레이트, s-부틸 (메트)아크릴레이트, t-부틸 (메트)아크릴레이트, 펜틸 (메트)아크릴레이트, 헥실 (메트)아크릴레이트, 헵틸 (메트)아크릴레이트, 옥틸 (메트)아크릴레이트, 2-에틸헥실 (메트)아크릴레이트, 아이소옥틸 (메트)아크릴레이트, 노닐 (메트)아크릴레이트, 아이소노닐 (메트)아크릴레이트, 데실 (메트)아크릴레이트, 아이소데실 (메트)아크릴레이트, 운데실 (메트)아크릴레이트, 도데실 (메트)아크릴레이트, 트라이데실 (메트)아크릴레이트, 테트라데실 (메트)아크릴레이트, 펜타데실 (메트)아크릴레이트, 헥사데실 (메트)아크릴레이트, 헵타데실 (메트)아크릴레이트, 옥타데실 (메트)아크릴레이트, 노나데실 (메트)아크릴레이트, 에이코실 (메트)아크릴레이트 등이 있다. 상기 알킬 (메트)아크릴레이트로서, 상기 중 알킬기가 탄소수 4 내지 18인 것들이 바람직하다. 상기 알킬 (메트)아크릴레이트에서, 상기 알킬기는 선형이거나 분지될 수 있다.
상기 아크릴계 중합체는 필요에 따라 응집력, 내열성 및 가교결합성을 개선시킬 목적으로 상기 언급한 알킬 (메트)아크릴레이트(공중합성 단량체 성분)와 공중합이 가능한 임의의 다른 단량체 성분에 상응하는 단위를 함유한다. 상기 공중합성 단량체 성분으로는 예를 들어 카복시기-함유 단량체, 예를 들어 (메트)아크릴산(아크릴산, 메타크릴산), 카복시에틸 아크릴레이트, 카복시펜틸 아크릴레이트, 이타콘산, 말레산, 퓨마르산, 크로톤산; 산 무수물기-함유 단량체, 예를 들어 말레산 무수물, 이타콘산 무수물; 하이드록실기-함유 단량체, 예를 들어 하이드록시에틸 (메트)아크릴레이트, 하이드록시프로필 (메트)아크릴레이트, 하이드록시부틸 (메트)아크릴레이트, 하이드록시헥실 (메트)아크릴레이트, 하이드록시옥틸 (메트)아크릴레이트, 하이드록시데실 (메트)아크릴레이트, 하이드록시라우릴 (메트)아크릴레이트, (4-하이드록시메틸사이클로헥실)메틸 메타크릴레이트; 설폰산기-함유 단량체, 예를 들어 스타이렌설폰산, 알릴설폰산, 2-(메트)아크릴아미드-2-메틸프로판설폰산, (메트)아크릴아미드-프로판설폰산, 설포프로필 (메트)아크릴레이트, (메트)아크릴로일옥시나프탈렌설폰산; 인산기-함유 단량체, 예를 들어 2-하이드록시에틸 아크릴로일포스페이트; (N-치환된) 아미드 단량체, 예를 들어 (메트)아크릴아미드, N,N-다이메틸(메트)아크릴아미드, N-부틸(메트)아크릴아미드, N-메틸올(메트)아크릴아미드, N-메틸올프로판(메트)아크릴아미드; 아미노알킬 (메트)아크릴레이트 단량체, 예를 들어 아미노에틸 (메트)아크릴레이트, N,N-다이메틸아미노에틸 (메트)아크릴레이트, t-부틸아미노에틸 (메트)아크릴레이트; 알콕시알킬 (메트)아크릴레이트 단량체, 예를 들어 메톡시에틸 (메트)아크릴레이트, 에톡시에틸 (메트)아크릴레이트; 시아노아크릴레이트 단량체, 예를 들어 아크릴로나이트릴, 메타크릴로나이트릴; 에폭시기-함유 아크릴계 단량체, 예를 들어 글리시딜 (메트)아크릴레이트; 스타이렌 단량체, 예를 들어 스타이렌, α-메틸스타이렌; 비닐 에스터 단량체, 예를 들어 비닐 아세테이트, 비닐 프로피오네이트; 올레핀 단량체, 예를 들어 아이소프렌, 부타다이엔, 아이소부틸렌; 비닐 에테르 단량체, 예를 들어 비닐 에테르; 질소 함유 단량체, 예를 들어 N-비닐피롤리돈, 메틸비닐피롤리돈, 비닐피리딘, 비닐피페리돈, 비닐피리미딘, 비닐피페라진, 비닐피라진, 비닐피롤, 비닐이미다졸, 비닐옥사졸, 비닐모폴린, N-비닐카본아미드, N-비닐카프로락탐; 말레이미드 단량체, 예를 들어 N-사이클로헥실말레이미드, N-아이소프로필말레이미드, N-라우릴말레이미드, N-페닐말레이미드; 이타콘이미드 단량체, 예를 들어 N-메틸이타콘이미드, N-에틸이타콘이미드, N-부틸이타콘이미드, N-옥틸이타콘이미드, N-2-에틸헥실이타콘이미드, N-사이클로헥실이타콘이미드, N-라우릴이타콘이미드; 숙신이미드 단량체, 예를 들어 N-(메트)아크릴로일옥시메틸렌숙신이미드, N-(메트)아크릴로일-6-옥시헥사메틸렌숙신이미드, N-(메트)아크릴로일-8-옥시옥타메틸렌숙신이미드; 아크릴 글리콜레이트 단량체, 예를 들어 폴리에틸렌 글리콜 (메트)아크릴레이트, 폴리프로필렌 글리콜 (메트)아크릴레이트, 메톡시에틸렌 글리콜 (메트)아크릴레이트, 메톡시폴리프로필렌 글리콜 (메트)아크릴레이트; 헤테로 고리, 할로겐 원자, 실리콘 원자 등을 갖는 아크릴레이트 단량체, 예를 들어 테트라하이드로푸르푸릴 (메트)아크릴레이트, 플루오로 (메트)아크릴레이트, 실리콘 (메트)아크릴레이트; 다작용성 단량체, 예를 들어 헥산다이올 다이(메트)아크릴레이트, (폴리)에틸렌 글리콜 다이(메트)아크릴레이트, (폴리)프로필렌 글리콜 다이(메트)아크릴레이트, 네오펜틸글리콜 다이(메트)아크릴레이트, 펜타에리트리톨 다이(메트)아크릴레이트, 트라이메틸올프로판 트라이(메트)아크릴레이트, 펜타에리트리톨 트라이(메트)아크릴레이트, 다이펜타에리트리톨 헥사(메트)아크릴레이트, 에폭시아크릴레이트, 폴리에스터 아크릴레이트, 우레탄 아크릴레이트, 다이비닐벤젠, 부틸 다이(메트)아크릴레이트, 헥실 다이(메트)아크릴레이트 등이 있다. 하나 이상의 이들 공중합성 단량체 성분들을 여기에서 단독으로 또는 함께 사용할 수 있다.
본 발명에 사용할 수 있는 상기 방사선-경화성 점착제(또는 에너지선 경화성 점착제)(조성물)로는 예를 들어 베이스 중합체로서 중합체 측쇄, 주쇄 또는 주쇄 말단에 라디칼-반응성 탄소-탄소 이중 결합을 갖는 중합체를 포함하는 내재형 방사선 경화성 점착제, 및 점착제 중에 UV-경화성 단량체 성분 또는 올리고머 성분을 배합시켜 제조한 방사선-경화성 점착제가 있다. 여기에서 또한 사용할 수 있는 열 팽창성 점착제로는 예를 들어 점착제 및 발포제(특히 열 팽창성 미소구)를 포함하는 것들이 있다.
본 발명에서, 상기 점착제 층(32)은 본 발명의 이점들을 손상시키지 않는 범위 내에서 다양한 첨가제들(예를 들어 점착부여수지, 착색제, 증점제, 증량제, 충전제, 가소제, 노화방지제, 산화방지제, 계면활성제, 가교제 등)을 함유할 수 있다.
상기 가교제는 특별히 제한되지 않으며 공지된 가교제들을 사용할 수 있다. 구체적으로, 상기 가교제로서, 아이소시아네이트계 가교제, 에폭시계 가교제, 멜라민계 가교제 및 퍼옥사이드계 가교제뿐만 아니라, 유레아계 가교제, 금속 알콕사이드계 가교제, 금속 킬레이트계 가교제, 금속염계 가교제, 카보다이이미드계 가교제, 옥사졸린계 가교제, 아지리딘계 가교제, 아민계 가교제 등을 들 수 있으며, 아이소시아네이트계 가교제 및 에폭시계 가교제가 적합하다. 상기 가교제를 단독으로 또는 2 종 이상 함께 사용할 수 있다. 한편, 상기 가교제의 사용량은 특별히 제한되지 않는다.
상기 아이소시아네이트계 가교제의 예로는 저급 지방족 폴리아이소시아네이트, 예를 들어 1,2-에틸렌 다이아이소시아네이트, 1,4-부틸렌 다이아이소시아네이트, 및 1,6-헥사메틸렌 다이아이소시아네이트; 지환족 폴리아이소시아네이트, 예를 들어 사이클로펜틸렌 다이아이소시아네이트, 사이클로헥실렌 다이아이소시아네이트, 아이소포론 다이아이소시아네이트, 수소화된 톨릴렌 다이아이소시아네이트, 및 수소화된 자일릴렌 다이아이소시아네이트; 및 방향족 폴리아이소시아네이트, 예를 들어 2,4-톨릴렌 다이아이소시아네이트, 2,6-톨릴렌 다이아이소시아네이트, 4,4'-다이페닐메탄 다이아이소시아네이트, 및 자일릴렌 다이아이소시아네이트가 있다. 또한, 트라이메틸올프로판/톨릴렌 다이아이소시아네이트 삼량체 부가물[니폰 폴리우레탄 인더스트리 캄파니 리미티드에서 제조, 상품명 "COLONATE L"], 트라이메틸올프로판/헥사메틸렌 다이아이소시아네이트 삼량체 부가물[니폰 폴리우레탄 인더스트리 캄파니 리미티드에서 제조, 상품명 "COLONATE HL"] 등이 또한 사용된다. 더욱이, 상기 에폭시계 가교제의 예로는 N,N,N',N'-테트라글리시딜-m-자일렌다이아민, 다이글리시딜아닐린, 1,3-비스(N,N-글리시딜아미노메틸)사이클로헥산, 1,6-헥산다이올 다이글리시딜 에테르, 네오펜틸 글리콜 다이글리시딜 에테르, 에틸렌 글리콜 다이글리시딜 에테르, 프로필렌 글리콜 다이글리시딜 에테르, 폴리에틸렌 글리콜 다이글리시딜 에테르, 폴리프로필렌 글리콜 다이글리시딜 에테르, 소르비톨 폴리글리시딜 에테르, 글리세롤 폴리글리시딜 에테르, 펜타에리트리톨 폴리글리시딜 에테르, 폴리글리세롤 폴리글리시딜 에테르, 소르비탄 폴리글리시딜 에테르, 트라이메틸올프로판 폴리글리시딜 에테르, 아디프산 다이글리시딜 에테르, o-프탈산 다이글리시딜 에스터, 트라이글리시딜-트리스(2-하이드록시에틸)아이소시아누레이트, 레소르신 다이글리시딜 에테르, 및 비스페놀-S-다이글리시딜 에테르, 및 또한 분자 중에 2 개 이상의 에폭시기를 갖는 에폭시계 수지가 있다.
본 발명에서 상기 가교제를 사용하는 대신에 또는 상기 가교제와 함께, 상기 점착제 층을 전자선 또는 UV 선으로 조사함으로써 가교결합시킬 수도 있다.
상기 점착제 층(32)을, 예를 들어 점착제 및 임의로 용매 및 다른 첨가제들을 혼합하고 이어서 시트형 층으로 성형시킴을 포함하는 통상적으로 사용되는 방법을 사용하여 형성시킬 수 있다. 구체적으로, 예를 들어 상기 기재(31) 상에 점착제 및 임의로 용매 및 다른 첨가제들을 함유하는 혼합물을 도포함을 포함하는 방법; 상기 혼합물을 적합한 세퍼레이터(예를 들어 박리지) 상에 도포하여 점착제 층(32)을 형성시키고 이어서 이를 기재(31)로 전사(이착)함을 포함하는 방법 등을 들 수 있다.
플립 칩형 반도체 이면용 필름(2)에 대한 다이싱 테이프(3)의 점착제 층(32)의 접착력(23 ℃, 박리각도 180 도, 박리속도 300 ㎜/분)은 바람직하게는 0.02 N/20 ㎜ 내지 10 N/20 ㎜, 보다 바람직하게는 0.05 N/20 ㎜ 내지 5 N/20 ㎜의 범위 내에 있다. 상기 접착력이 0.02 N/20 ㎜ 이상인 경우, 반도체 웨이퍼의 다이싱에서 상기 반도체 칩의 비산을 방지할 수 있다. 한편으로, 상기 접착력이 10 N/20 ㎜ 이하인 경우, 반도체 칩을 픽업함에 있어서 상기 칩의 박리를 촉진하고 상기 점착제가 남는 것을 방지한다.
한편, 플립 칩형 반도체 이면용 필름(2) 또는 다이싱 테이프-일체형 반도체 이면용 필름(1)을 대전방지능을 갖도록 제조할 수 있다. 상기 구성으로 인해, 접착시 및 박리시의 정전기 발생 또는 상기 정전기에 의한 반도체 웨이퍼 등의 하전으로 인해 회로가 파손되는 것을 방지할 수 있다. 상기 대전방지능의 부여는 기재(31), 점착제 층(32) 및 반도체 이면용 필름(2)에 대전방지제 또는 도전재를 첨가하는 방법, 또는 기재(31) 상에 전하 이동 착체, 금속 필름 등으로 구성된 도전성 층을 제공하는 방법과 같은 적합한 방식에 의해 수행될 수 있다. 이러한 방법으로서, 반도체 웨이퍼를 변질시킬 우려가 있는 불순물 이온이 발생하기 어려운 방법이 바람직하다. 도전성의 부여, 열 전도율의 개선 등을 목적으로 배합되는 도전재(도전성 충전제)의 예로는 은, 알루미늄, 금, 구리, 니켈, 도전성 합금 등의 구형, 바늘형, 또는 박편형 금속 분말; 알루미나와 같은 금속 산화물; 비결정성 카본 블랙 및 그라파이트가 있다. 그러나, 상기 반도체 이면용 필름(2)은 비도전성이며, 누전이 없다는 관점에서 바람직하다.
더욱이, 상기 플립 칩형 반도체 이면용 필름(2) 또는 다이싱 테이프-일체형 반도체 이면용 필름(1)을 롤 모양으로 감긴 형태로 형성시키거나 시트(필름)가 적층된 형태로 형성시킬 수 있다. 예를 들어, 상기 필름이 롤 모양으로 감긴 형태를 갖는 경우, 상기 필름은 상기 반도체 이면용 필름(2) 또는 상기 반도체 이면용 필름(2)와 다이싱 테이프(3)의 적층물이 필요에 따라 세퍼레이터에 의해 보호되는 상태로 롤 모양으로 감기며, 이에 의해 상기 필름을 롤 모양으로 감긴 상태 또는 형태로 반도체 이면용 필름(2) 또는 다이싱 테이프-일체형 반도체 이면용 필름(1)으로서 제조할 수 있다. 이와 관련하여, 롤 모양으로 감긴 상태 또는 형태의 상기 다이싱 테이프-일체형 반도체 이면용 필름(1)은 기재(31), 상기 기재(31)의 표면 상에 형성된 점착제 층(32), 상기 점착제 층(32) 상에 형성된 반도체 이면용 필름(2), 및 상기 기재(31)의 다른 면 상에 형성된 박리처리 층(배면처리 층)에 의해 구성될 수 있다.
한편, 상기 다이싱 테이프-일체형 반도체 이면용 필름(1)의 두께(반도체 이면용 필름의 두께와 기재(31) 및 점착제 층(32)을 포함한 다이싱 테이프의 두께의 전체 두께)는 예를 들어 25 ㎛ 내지 1,600 ㎛의 범위 중에서 선택될 수 있으며, 바람직하게는 30 ㎛ 내지 850 ㎛, 보다 바람직하게는 35 ㎛ 내지 500 ㎛, 특히 바람직하게는 50 ㎛ 내지 330 ㎛이다.
이와 관련하여, 상기 다이싱 테이프-일체형 반도체 이면용 필름(1)에서, 상기 다이싱 테이프(3)의 점착제 층(32)의 두께에 대한 상기 반도체 이면용 필름(2)의 두께의 비 또는 상기 다이싱 테이프의 두께(상기 기재(31) 및 점착제 층(32)의 전체 두께)에 대한 상기 반도체 이면용 필름(2)의 두께의 비를 조절함으로써, 다이싱 공정 시의 다이싱 성질, 픽업 공정 시의 픽업 성질 등을 개선시킬 수 있고 상기 다이싱 테이프-일체형 반도체 이면용 필름(1)을 상기 반도체 웨이퍼의 다이싱 공정에서부터 반도체 칩의 플립 칩 본딩 공정까지 유효하게 사용할 수 있다.
(다이싱 테이프-일체형 반도체 이면용 필름의 제조 방법)
본 실시형태에 따른 다이싱 테이프-일체형 반도체 이면용 필름의 제조 방법을, 예로서 도 1에 도시된 다이싱 테이프-일체형 반도체 이면용 필름을 사용하여 개시한다. 먼저, 기재(31)를 통상적으로 공지된 제막 방법에 의해 형성시킬 수 있다. 상기 제막 방법의 예로는 캘린더 제막 방법, 유기 용매 중의 캐스팅 방법, 밀폐계에서의 인플레이션 압출 방법, T-다이 압출 방법, 공압출 방법, 및 드라이 라미네이션 방법이 있다.
이어서, 상기 점착제 조성물을 기재(31)에 도포하고 건조시켜(필요에 따라 가열 하에 가교결합시킨다) 점착제 층(32)을 형성시킨다. 상기 코팅 시스템은 롤 코팅, 스크린 코팅, 그라비어 코팅 등을 포함한다. 상기 점착제 층 조성물을 상기 기재(31)에 직접 도포하여 상기 기재(31) 상에 상기 점착제 층(32)을 형성시키거나; 또는 상기 점착제 조성물을 표면 윤활 처리한 박리지 등에 도포하여 점착제 층(32)을 형성시킬 수 있으며, 상기 점착제 층(32)을 기재(31) 상에 전사시킬 수도 있다. 이와 함께, 상기 기재(31) 상에 점착제 층(32)이 형성된 다이싱 테이프(3)를 형성시킨다.
한편으로, 상기 반도체 이면용 필름(2)의 형성을 위한 형성 재료를 박리지 상에 도포하여, 건조 후에 소정의 두께를 갖는 코팅층을 형성시키고, 이어서 소정의 조건하에서 건조시켜(열 경화가 필요한 경우 임의로 가열하고, 건조시켜) 코팅층을 형성시킨다. 상기 코팅층을 점착제 층(32) 상에 전사시켜 상기 점착제 층(32) 상에 반도체 이면용 필름(2)을 형성시킨다. 상기 반도체 이면용 필름(2)을 또한, 상기 점착제 층(32) 상에 반도체 이면용 필름(2)을 형성시키기 위한 형성 재료를 직접 도포하고 이어서 이를 소정의 조건 하에서 건조시킴으로써(열 경화가 필요한 경우 임의로 가열하고, 이를 건조시킴으로써) 점착제 층(32) 상에 형성시킬 수 있다. 상기와 같은 방법에 따라, 본 발명의 다이싱 테이프-일체형 반도체 이면용 필름(1)을 수득할 수 있다. 상기 반도체 이면용 필름(2)의 형성에 열 경화가 필요한 경우, 상기 열 경화를 상기 코팅층이 부분적으로 경화될 수 있지만, 바람직하게는 상기 경화층이 열 경화되지 않도록 하는 정도로 수행하는 것이 중요하다.
본 발명의 다이싱 테이프-일체형 반도체 이면용 필름(1)을 플립 칩 접속 공정을 포함한 반도체 장치의 제조에 적합하게 사용할 수 있다. 즉, 본 발명의 다이싱 테이프-일체형 반도체 이면용 필름(1)을 플립 칩 실장된 반도체 장치의 제조에 사용하며, 따라서 상기 플립 칩 실장된 반도체 장치를 상기 다이싱 테이프-일체형 반도체 이면용 필름(1)의 반도체 이면용 필름(2)이 상기 반도체 칩의 이면에 접착되는 상태 또는 형태로 제조한다. 따라서, 본 발명의 다이싱 테이프-일체형 반도체 이면용 필름(1)을 플립 칩-실장된 반도체 장치(상기 반도체 칩이 기판 등의 피착체에 플립 칩 본딩 방법에 의해 고정되는 상태 또는 형태의 반도체 장치)에 사용할 수 있다.
상기 반도체 이면용 필름(2)을 또한 다이싱 테이프-일체형 반도체 이면용 필름(1)에서와 같이, 플립 칩 실장된 반도체 장치(반도체 칩이 기판 등의 피착체에 플립 칩 본딩 방법에 의해 고정되는 상태 또는 형태의 반도체 장치)에 사용할 수 있다.
(반도체 웨이퍼)
상기 반도체 웨이퍼는 공지되거나 통상적으로 사용되는 반도체 웨이퍼인 한은 특별히 제한되지 않으며 다양한 소재들로 제조된 반도체 웨이퍼 중에서 적합하게 선택 사용될 수 있다. 본 발명에서, 상기 반도체 웨이퍼로서 실리콘 웨이퍼가 적합하게 사용될 수 있다.
(반도체 장치의 제조 방법)
본 발명에 따른 반도체 장치의 제조 방법을 도 2a 내지 2d를 참조하여 개시할 것이다. 도 2a 내지 2d는 다이싱 테이프-일체형 반도체 이면용 필름(1)이 사용되는 경우의 반도체 장치의 제조 방법을 도시하는 단면 모식도이다.
상기 반도체 장치 제조 방법에서, 상기 다이싱 테이프-일체형 반도체 이면용 필름(1)을 사용하여 반도체 장치를 제조한다. 구체적으로, 상기 제조 방법은 반도체 웨이퍼를 상기 다이싱 테이프-일체형 반도체 이면용 필름 중의 반도체 이면용 필름 상에 접착시키는 공정, 상기 반도체 웨이퍼를, 절단 깊이가 상기 반도체 이면용 필름에 대향하는 점착제 층의 한 면을 넘어서지만 기재에 대향하는 그의 다른 면에는 도달하지 않는 범위 내에 있도록 조절된 깊이로 다이싱시켜 반도체 소자를 형성시키는 공정, 상기 다이싱 테이프의 점착제 층으로부터 상기 반도체 칩을 상기 반도체 이면용 필름과 함께 박리시키는 공정, 및 상기 반도체 칩을 피착체 상에 플립 칩-접속하는 공정 중 하나 이상을 포함한다.
(마운트 공정)
먼저, 도 2a에 도시된 바와 같이, 상기 다이싱 테이프-일체형 반도체 이면용 필름(1)의 반도체 이면용 필름(2) 상에 임의로 제공된 세퍼레이터를 적합하게 박리하고 반도체 웨이퍼(4)를 상기 반도체 이면용 필름(2) 상에 접착시켜 접착 유지에 의해 고정되게 한다(마운트 공정). 이때, 상기 반도체 이면용 필름(2)은 경화되지 않은 상태(반-경화 상태 포함)로 있다. 더욱이, 상기 다이싱 테이프-일체형 반도체 이면용 필름(1)을 상기 반도체 웨이퍼(4)의 이면에 접착시킨다. 상기 반도체 웨이퍼(4)의 이면은 회로면과 반대측의 면(또한 비회로면, 비전극형성면 등으로 지칭됨)을 의미한다. 상기 접착 방법은 특별히 제한되지 않지만 압착에 의한 방법이 바람직하다. 상기 압착은 대개 압착 롤 등의 압착 수단으로 압착하면서 수행된다.
(다이싱 공정)
이어서, 도 2b에 도시된 바와 같이, 반도체 웨이퍼(4)를 다이싱한다. 이에 대해서, 상기 반도체 웨이퍼(4)를 소정의 크기로 절단하고 개별화하여(작은 조각들로 형성된다) 반도체 칩(5)을 제조한다. 예를 들어 상기 반도체 웨이퍼(4)의 회로면 측으로부터 통상적인 방법에 따라 다이싱을 수행한다. 더욱이, 본 공정은 예를 들어 상기 다이싱 테이프-일체형 반도체 이면용 필름(1)에 도달하는 슬릿을 형성하는 풀-컷(full-cut)이라 칭하는 절단 방법을 채용할 수 있다. 본 공정에 사용되는 다이싱 장치는 특별히 제한되지 않으며, 통상적으로 공지된 장치를 사용할 수 있다. 더욱이, 상기 반도체 웨이퍼(4)는 상기 반도체 이면용 필름을 갖는 다이싱 테이프-일체형 반도체 이면용 필름(1)에 의해 접착 고정되므로, 칩 균열 및 칩 비산이 억제될 수 있을 뿐만 아니라, 상기 반도체 웨이퍼(4)의 손상도 또한 억제될 수 있다. 이와 관련하여, 상기 반도체 이면용 필름(2)이 에폭시 수지를 함유하는 수지 조성물로 형성되는 경우, 상기 필름을 다이싱에 의해 절단하는 경우에조차 그의 절단면에서 상기 반도체 이면용 필름의 접착제 층으로부터의 접착제의 비어져 나옴이 억제되거나 방지될 수 있다. 그 결과, 상기 절단면 자체의 재부착(블로킹)이 억제되거나 방지될 수 있으며 따라서 하기 언급하는 픽업을 더욱 편리하게 수행할 수 있다.
본 발명의 반도체 장치 제조 방법에서, 다이싱 시 절단 깊이를 상기 반도체 이면용 필름(2)에 대향하는(접촉하는) 점착제 층(32)의 한 면(32a)을 넘어서지만 기재(31)에 대향하는(접촉하는) 면(32b)에는 도달하지 않는 범위 내에 있도록 조절한다. 지금까지는 다이싱 시 반도체 웨이퍼를 기재에 도달하는 깊이까지 절단하여 생산 마진을 확보하고 있다. 그러나, 상기 일체형 필름(1)을 사용하는 본 발명에서는, 상기 점착제 층에 도달하는(기재에는 도달하지 않는) 깊이까지 절단함으로써 생산 마진을 양호하게 확보할 수 있다. 따라서, 상기 기재(31)를 절단함으로써 야기된 절단 부스러기의 발생이 방지될 수 있으며, 그 결과 상기 필름(1)의 양호한 다이싱성을 유지하면서 반도체 칩 주변의 버의 발생을 방지함으로써 신뢰성이 높은 반도체 장치를 효율적으로 제조할 수 있다.
상기 절단 깊이는 상기 깊이가 상기 점착제 층(32)의 상면(32a)을 넘지만 그의 하면(32b)에는 도달하지 않는 범위 내에 있는 한 특별히 한정되지 않는다. 그러나, 다이싱 시 상기 절단 깊이를 상기 반도체 이면용 필름(2)에 대향하는 점착제 층(32) 측의 면(32a)으로부터 상기 점착제 층(32)의 두께의, 바람직하게는 10% 내지 70%의 범위, 보다 바람직하게는 15% 내지 65%의 범위, 훨씬 더 바람직하게는 20% 내지 60%의 범위 내에 있도록 한정한다. 상기 절단 깊이가 상기 언급한 범위 내에 있도록 조절될 때, 다양한 다이싱 기계의 절단 깊이 정밀도의 변동을 고려한다 하더라도 기재에 도달하는 절단이 방지될 수 있으며, 따라서 본 발명의 제조 방법은 상기 기재에 도달하는 깊은 절단을 방지하면서 다양한 생산 라인의 변화를 쉽게 허용할 수 있고, 또한 상기 절단 깊이가 상기와 같이 조절되는 본 발명의 제조 방법은 다이싱 시 생산 마진을 양호하게 확보할 수 있고 따라서 다이싱 불량 등의 다양한 실패의 발생을 방지할 수 있다.
상기 다이싱 테이프-일체형 반도체 이면용 필름(1)을 팽창시키는 경우, 상기 팽창을 통상적으로 공지된 팽창 장치를 사용하여 수행할 수 있다. 상기 팽창 장치는 다이싱 고리를 통해 상기 다이싱 테이프-일체형 반도체 이면용 필름(1)을 아래로 밀어낼 수 있는 도넛 형상의 외부 고리와, 상기 외부 고리보다 작은 직경을 갖고 상기 다이싱 테이프-일체형 반도체 이면용 필름을 지지하는 내부 고리를 갖는다. 상기 팽창 공정으로 인해, 하기 언급되는 픽업 공정에서 서로의 접촉을 통한 인접 반도체 칩들의 손상을 방지할 수 있다.
(픽업 공정)
상기 다이싱 테이프-일체형 반도체 이면용 필름(1)에 접착 고정된 반도체 칩(5)을 수거하기 위해서, 상기 반도체 칩(5)의 픽업을 도 2c에 도시된 바와 같이 수행하여 상기 반도체 칩(5)을 상기 다이싱 테이프(3)로부터 반도체 이면용 필름(2)와 함께 박리한다. 상기 픽업 방법은 특별히 제한되지 않으며 통상적으로 공지된 다양한 방법들을 채용할 수 있다. 예를 들어, 각각의 반도체 칩(5)을 다이싱 테이프-일체형 반도체 이면용 필름(1)의 기재(31)로부터 바늘로 밀어올리고 상기 밀어낸 반도체 칩(5)을 픽업 장치로 픽업함을 포함하는 방법을 들 수 있다. 이와 관련하여, 상기 픽업된 반도체 칩(5)의 이면은 상기 반도체 이면용 필름(2)으로 보호된다.
(플립 칩 접속 공정)
상기 픽업된 반도체 칩(5)을 도 2d에 도시된 바와 같이 플립 칩 본딩 방식(플립 칩 실장 방식)에 의해 기판 등의 피착체(6)에 고정시킨다. 구체적으로, 상기 반도체 칩(5)의 회로면(또한 표면, 회로 패턴 형성면, 전극 형성면이라 칭함)이 피착체(6)에 대향되는 형태로 상기 반도체 칩(5)을 통상적인 방식에 따라 상기 피착체(6)에 고정시킨다. 예를 들어, 상기 반도체 칩(5)의 회로면 측에 형성된 범프(51)를 상기 피착체(6)의 접속 패드에 접착된 접합용의 도전재(61)(예를 들어 땜납)와 접촉되게 하고, 상기 도전재(61)를 가압하에 용융시켜, 상기 반도체 칩(5)와 피착체(6) 간의 전기 접속을 확보할 수 있으며 상기 반도체 칩(5)을 상기 피착체(6)에 고정시킬 수 있다(플립 칩 본딩 공정). 이때, 상기 반도체 칩(5)와 피착체(6) 사이에 간극이 형성되고 상기 간극 간의 거리는 일반적으로 약 30 ㎛ 내지 300 ㎛이다. 이와 관련하여, 상기 피착체(6) 상에 상기 반도체 칩(5)을 플립 칩 본딩(플립 칩 접속)시킨 후에, 상기 반도체 칩(5)와 피착체(6)의 대향면 및 간극을 세정하고 이어서 봉지 물질(예를 들어 봉지 수지)을 상기 간극에 충전하여 봉지를 수행한다.
상기 피착체(6)로서, 리드 프레임 및 회로기판(예를 들어 배선회로기판)과 같은 다양한 기판들을 사용할 수 있다. 상기 기판의 재질은 특별히 제한되지 않으며 세라믹 기판 및 플라스틱 기판을 들 수 있다. 상기 플라스틱 기판의 예로는 에폭시 기판, 비스말레이미드 트라이아진 기판, 및 폴리이미드 기판이 있다.
상기 플립 칩 본딩 공정에서, 상기 범프 및 도전재의 재질은 특별히 제한되지 않으며 그의 예로는 주석-납계 금속 물질, 주석-은계 금속 물질, 주석-은-구리계 금속 물질, 주석-아연계 금속 물질, 및 주석-아연-비스무트계 금속 물질, 및 금계 금속 물질 및 구리계 금속 물질과 같은 땜납류(합금)가 있다.
한편, 상기 플립 칩 본딩 공정에서, 상기 도전재를 용융시켜 상기 반도체 칩(5)의 회로면 측의 범프 및 상기 피착체(6) 표면 위의 도전재를 접속시킨다. 상기 도전재의 용융 온도는 대개 약 260 ℃(예를 들어 250 ℃ 내지 300 ℃)이다. 본 발명의 다이싱 테이프-일체형 반도체 이면용 필름을 에폭시 수지 등으로 형성시킴으로써 상기 반도체 이면용 필름이 상기 플립 칩 본딩 공정에서 고온을 견딜 수 있는 내열성을 갖도록 만들 수 있다.
본 공정에서, 반도체 칩(5)와 피착체(6) 간의 대향면(전극형성면) 및 간극을 세정하는 것이 바람직하다. 상기 세정에 사용되는 세정액은 특별히 제한되지 않으며 그의 예로는 유기 세정액 및 수성 세정액이 있다. 본 발명의 다이싱 테이프-일체형 반도체 이면용 필름 중의 반도체 이면용 필름은 상기 세정액에 대해 내용매성을 가지며 상기 세정액에 대해 실질적으로 용해성이 없다. 따라서, 상기 언급한 바와 같이, 다양한 세정액들을 상기 세정액으로서 사용할 수 있으며 상기 세정을 임의의 특별한 세정액의 필요 없이 임의의 통상적인 방법에 의해 성취할 수 있다.
이어서, 상기 플립 칩-결합된 반도체 칩(5)와 피착체(6) 사이의 간극을 봉지하기 위해서 봉지 공정을 수행한다. 상기 봉지 공정은 봉지 수지를 사용하여 수행한다. 이때 상기 봉지 조건은 특별히 제한되지 않지만 상기 봉지 수지의 경화를 대개는 175 ℃에서 60 초 내지 90 초 동안 수행한다. 그러나, 본 발명에서는 이에 제한되지 않고, 상기 경화를 예를 들어 165 내지 185 ℃의 온도에서 수 분간 수행할 수도 있다. 상기 공정에서 열 처리에 의해 상기 봉지 수지뿐만 아니라 반도체 이면용 필름(2)도 또한 동시에 열 경화된다. 따라서, 상기 봉지 수지 및 반도체 이면용 필름(2)이 모두 상기 열 경화 진행에 따라 경화, 수축된다. 그 결과, 상기 봉지 수지의 경화 수축으로 인해 상기 반도체 칩(5)에 제공되는 응력은 상기 반도체 이면용 필름(2)의 경화 수축을 통해 상쇄되거나 온화하게 될 수 있다. 더욱이, 상기 공정에서, 상기 반도체 이면용 필름(2)을 완전히 또는 거의 완전히 열 경화시킬 수 있으며 우수한 밀착성으로 상기 반도체 소자의 이면에 접착시킬 수 있다. 더욱이, 본 발명에 따른 반도체 이면용 필름(2)을 상기 필름이 경화되지 않은 상태에 있을 때조차 상기 봉지 공정에서 상기 봉지 물질과 함께 열 경화시킬 수 있으며, 따라서 상기 반도체 이면용 필름(2)의 열 경화를 위한 공정을 새로 추가할 필요가 없다.
상기 봉지 수지는 상기 물질이 절연성을 갖는 수지(절연 수지)인 한은 특별히 제한되지 않으며 봉지 수지 등의 공지된 봉지 물질들 중에서 적합하게 선택, 사용될 수 있다. 상기 봉지 수지는 바람직하게는 탄성을 갖는 절연 수지이다. 상기 봉지 수지의 예로는 에폭시 수지를 함유하는 수지 조성물이 있다. 상기 에폭시 수지로서, 상기에 예시된 에폭시 수지를 들 수 있다. 또한, 에폭시 수지를 함유하는 수지 조성물로 구성된 봉지 수지는 에폭시 수지 이외의 열경화성 수지(예를 들어 페놀 수지) 또는 상기 에폭시 수지 외에 열가소성 수지를 함유할 수도 있다. 한편, 페놀 수지를 또한 상기 에폭시 수지의 경화제로서 사용할 수 있으며, 상기와 같은 페놀 수지로서 상기에 예시된 페놀 수지들을 들 수 있다.
상기 다이싱 테이프-일체형 반도체 이면용 필름(1) 또는 반도체 이면용 필름(2)을 사용하여 제조된 반도체 장치(플립 칩-실장된 반도체 장치)에 따라, 상기 반도체 이면용 필름이 상기 반도체 칩의 이면에 접착되며, 따라서 레이저 마킹을 우수한 시인성으로 적용할 수 있다. 특히, 상기 마킹 방법이 레이저 마킹 방법인 경우에조차, 레이저 마킹을 우수한 콘트라스트 비로 적용할 수 있으며, 레이저 마킹에 의해 적용된 각종 정보(문자 정보, 그래픽 정보)를 양호한 시인성으로 관찰하는 것이 가능하다. 레이저 마킹에서, 공지된 레이저 마킹 장치를 사용할 수 있다. 더욱이, 레이저로서, 기체 레이저, 고체-상태 레이저 및 액체 레이저 등의 다양한 레이저들을 사용하는 것이 가능하다. 구체적으로, 상기 기체 레이저로서 임의의 공지된 기체 레이저를 특별한 제한 없이 사용할 수 있으나, 이산화 탄소 레이저(CO2 레이저) 및 엑시머 레이저(ArF 레이저, KrF 레이저, XeCl 레이저, XeF 레이저 등)가 적합하다. 상기 고체-상태 레이저로서, 임의의 공지된 고체-상태 레이저를 특별한 제한 없이 사용할 수 있으나 YAG 레이저(예를 들어 Nd:YAG 레이저) 및 YVO4 레이저가 적합하다.
본 발명의 다이싱 테이프-일체형 반도체 이면용 필름(1) 또는 반도체 이면용 필름(2)을 사용하여 제조한 반도체 장치는 플립 칩 실장 방법에 의해 실장된 반도체 장치이므로, 상기 장치는 다이-본딩 실장 방법에 의해 실장된 반도체 장치에 비해 얇고 소형화된 형상을 갖는다. 따라서, 상기 반도체 장치를 각종 전자 기기, 전자 부품 또는 그의 재료 및 부재로서 적합하게 사용할 수 있다. 구체적으로, 본 발명의 플립 칩형-실장된 반도체 장치가 사용되는 전자 장치로서, 소위 "휴대전화" 및 "PHS", 소형 컴퓨터[예를 들어, 소위 "PDA"(휴대용 정보단말기), 소위 "노트북", 소위 "넷북(상표명)", 및 소위 "웨어러블 컴퓨터" 등], "휴대 전화" 및 컴퓨터가 일체화된 소형 전자 기기, 소위 "디지털 카메라(상표명)", 소위 "디지털 비디오 카메라", 소형 텔레비전, 소형 게임 기기, 소형 디지털 오디오 플레이어, 소위 "전자수첩", 소위 "전자 사전", 소위 "전자책"용 전자 기기단말기, 소형 디지털 타입 시계와 같은 모바일형 전자기기(휴대용 전자기기) 등을 들 수 있다. 말할 필요도 없이, 모바일형이 아닌(설치형 등의) 전자기기, 예를 들어 소위 "데스크탑 컴퓨터", 박형 텔레비전, 녹화 및 재생용 전자기기(하드 디스크 레코더, DVD 플레이어 등), 프로젝터, 마이크로머신 등을 또한 들 수 있다. 또한, 전자부품, 또는 전자기기 및 전자 부품용 재료 및 부재는 특별히 제한되지 않으며 그의 예로서 소위 "CPU"의 부품, 각종 기억 장치(소위 "메모리", 하드 디스크 등)의 부재가 있다.
실시예
하기는 본 발명의 바람직한 실시예들을 상세히 예시적으로 개시할 것이다. 그러나, 본 발명은 그의 요지를 넘어서지 않는 한 하기의 실시예들로 제한되지 않는다. 더욱이, 각 실시예에서 부는 달리 나타내지 않는 한 중량 기준이다.
실시예 1
<반도체 이면용 필름의 제조>
주성분으로서 에틸 아크릴레이트 및 메틸 메타크릴레이트를 함유하는 아크릴레이트계 중합체(상표명 "PARACRON W-197CM", 네가미 케미칼 인더스트리얼 캄파니 리미티드(Negami Chemical Industrial Co., Ltd.)에서 제조) 100 부를 기준으로 에폭시 수지(상표명 "EPICOAT 1004", JER Co., Ltd.에서 제조) 113 부, 페놀 수지(상표명 "MILEX XLC-4L", 미쓰이 케미칼스 인코포레이티드(Mitsui Chemicals, Inc.)에서 제조) 121 부, 구형 실리카(상표명 "SO-25R", 애드마텍스 캄파니 리미티드(Admatechs Co., Ltd.)에서 제조) 246 부, 염료 1(상표명 "OIL GREEN 502", 오리엔트 케미칼 인더스트리즈 캄파니 리미티드(Orient Chemical Industries Co., Ltd.)에서 제조) 5 부, 및 염료 2(상표명 "OIL BLACK BS", 오리엔트 케미칼 인더스트리즈 캄파니 리미티드에서 제조) 5 부를 메틸 에틸 케톤에 용해시켜 23.6 중량%의 고체 농도를 갖는 점착제 조성물의 용액을 제조하였다.
상기 점착제 조성물 용액을, 박리 라이너(세퍼레이터)로서 실리콘-이형 처리된, 두께 50 ㎛의 폴리에틸렌 테레프탈레이트 필름으로 구성된 이형처리 필름 상에 도포하고, 이어서 130 ℃에서 2 분간 건조시켜 두께(평균 두께)가 20 ㎛인 반도체 이면용 필름을 제조하였다.
<다이싱 테이프-일체형 반도체 이면용 필름의 제조>
상기 반도체 이면용 필름을 다이싱 테이프(상표명 "V-8-T", 닛토덴코 캄파니 리미티드(Nitto Denko Co., Ltd.)에서 제조; 기재의 평균 두께, 65 ㎛; 점착제 층의 평균 두께, 20 ㎛)의 점착제 층에 핸드 롤러를 사용하여 접합시켜 다이싱 테이프-일체형 반도체 이면용 필름을 제조하였다.
실시예 2
<반도체 이면용 필름의 제조>
20 ㎛의 두께(평균 두께)를 갖는 반도체 이면용 필름을 실시예 1과 동일한 방법에 따라 제조하였다.
<다이싱 테이프-일체형 반도체 이면용 필름의 제조>
상기 반도체 이면용 필름을 다이싱 테이프(상표명 "V-8-T", 닛토덴코 캄파니 리미티드에서 제조; 기재의 평균 두께, 65 ㎛; 점착제 층의 평균 두께, 30 ㎛)의 점착제 층에 핸드 롤러를 사용하여 접합시켜 다이싱 테이프-일체형 반도체 이면용 필름을 제조하였다.
실시예 3
<반도체 이면용 필름의 제조>
20 ㎛의 두께(평균 두께)를 갖는 반도체 이면용 필름을 실시예 1과 동일한 방법에 따라 제조하였다.
<다이싱 테이프-일체형 반도체 이면용 필름의 제조>
상기 반도체 이면용 필름을 다이싱 테이프(상표명 "V-8-T", 닛토덴코 캄파니 리미티드에서 제조; 기재의 평균 두께, 65 ㎛; 점착제 층의 평균 두께, 40 ㎛)의 점착제 층에 핸드 롤러를 사용하여 접합시켜 다이싱 테이프-일체형 반도체 이면용 필름을 제조하였다.
비교예 1
<반도체 이면용 필름의 제조>
20 ㎛의 두께(평균 두께)를 갖는 반도체 이면용 필름을 실시예 1과 동일한 방법에 따라 제조하였다.
<다이싱 테이프-일체형 반도체 이면용 필름의 제조>
상기 반도체 이면용 필름을 다이싱 테이프(상표명 "V-8-T", 닛토덴코 캄파니 리미티드에서 제조; 기재의 평균 두께, 65 ㎛; 점착제 층의 평균 두께, 10 ㎛)의 점착제 층에 핸드 롤러를 사용하여 접합시켜 다이싱 테이프-일체형 반도체 이면용 필름을 제조하였다.
비교예 2
<반도체 이면용 필름의 제조>
20 ㎛의 두께(평균 두께)를 갖는 반도체 이면용 필름을 실시예 1과 동일한 방법에 따라 제조하였다.
<다이싱 테이프-일체형 반도체 이면용 필름의 제조>
상기 반도체 이면용 필름을 다이싱 테이프(상표명 "V-8-T", 닛토덴코 캄파니 리미티드에서 제조; 기재의 평균 두께, 65 ㎛; 점착제 층의 평균 두께, 50 ㎛)의 점착제 층에 핸드 롤러를 사용하여 접합시켜 다이싱 테이프-일체형 반도체 이면용 필름을 제조하였다.
(평가)
실시예 1 내지 3 및 비교예 1 및 2에서 제조된 다이싱 테이프-일체형 반도체 이면용 필름들을 하기 언급하는 방법에 따라 다이싱성 및 픽업성에 대해 평가하였다. 결과를 표 1에 나타낸다.
<다이싱성/픽업성의 평가 방법>
실시예 1 내지 3 및 비교예 1 및 2의 다이싱 테이프-일체형 반도체 이면용 필름을 사용하여, 반도체 웨이퍼를 하기 언급하는 방식으로 실제로 다이싱시켜 상기 필름의 다이싱성을 평가하였다. 후속적으로, 상기 필름을 박리 용이성에 대해 평가하였다. 상기 방식에서, 상기 다이싱 테이프-일체형 반도체 이면용 필름을 다이싱 성능 및 픽업 성능에 대해 평가하였다.
반도체 웨이퍼(직경: 8 in, 두께: 0.6 ㎜; 실리콘 미러 웨이퍼)를 이면 연마 처리하여 두께가 0.2 ㎜인 미러 웨이퍼를 작업편으로서 사용하였다. 상기 다이싱 테이프-일체형 반도체 이면용 필름으로부터 세퍼레이터를 박리한 후에, 상기 미러 웨이퍼(작업편)를 70 ℃에서 롤러 압착-결합에 의해 상기 반도체 이면용 필름 상에 접합시켰다. 이와 함께, 상기 작업편을 다이싱 블레이드에 의한 절단 깊이가 상기 다이싱 테이프-일체형 필름의 점착제 층의 중심에 도달할 수 있도록 하는 방식으로 다이싱하였다. 상기 다이싱은 칩 크기가 10 ㎜각이 되도록 풀 컷으로서 수행되었다. 상기 반도체 웨이퍼 연마 조건, 접착 조건 및 다이싱 조건은 하기와 같다.
(반도체 웨이퍼의 연마 조건)
연마장치: 상품명 "DFG-8560", DISCO 코포레이션에서 제조
반도체 웨이퍼: 8 in 직경(0.6 ㎜ 두께로부터 0.2 ㎜ 두께가 될 때까지 이면을 연마하였다)
(접착 조건)
접착 장치: 상표명 "MA-3000III", 닛토 세이키 캄파니 리미티드(Nitto Seiki Co., Ltd)에서 제조
접착 속도: 10 ㎜/분
접착 압력: 0.15 MPa
접착시 스테이지 온도: 70 ℃
(다이싱 조건)
다이싱 장치: 상표명 "DFD-6361", DISCO 코포레이션에서 제조
다이싱 고리: "2-8-1"(DISCO 코포레이션에서 제조)
다이싱 속도: 30 ㎜/초
다이싱 블레이드:
Z1: "203O-SE 27HCDD", DISCO 코포레이션에서 제조
Z2: "203O-SE 27HCBB", DISCO 코포레이션에서 제조
다이싱 블레이드 회전 속도:
Z1: 40,000 r/분
Z2: 45,000 r/분
블레이드 높이:
Z1: 웨이퍼 표면으로부터 110 ㎛
Z2: 다이싱 테이프-일체형 필름의 점착제 층의 중심
절단 방법: 스텝 커팅
웨이퍼 칩 크기: 10.0 ㎜각
(다이싱성 평가)
다이싱 작업에서, 상기 작업편 칩 측면 상에 기재-유래의 이물(버) 오염이 없고 상기 다이싱된 작업편 칩의 균열 및 깨짐 없이 상기 칩이 잘 다이싱되었는지에 관한 다이싱성에 대해 하기 언급하는 방법에 따라 상기 칩을 평가하였다.
(버 평가)
픽업 후 반도체 이면용 필름이 접착된 칩의 측면(모두 100 개 칩의 각 4 면)을 현미경으로 관찰하였다(배율: 20 배). 상기 언급한 다이싱 조건 하에서 버 없이 잘 다이싱된 샘플은 "양호"로 평가하고, 잘 다이싱되지 않고 주변에 버가 있는 샘플은 "불량"으로 평가하였다.
(깨짐/균열 평가)
버 평가에서와 같이, 반도체 이면용 필름이 접착된 칩의 측면(모두 100 개 칩의 각 4 면)을 현미경으로 관찰하였다(배율: 20 배). 측면이 깨지거나 균열되지 않은 샘플은 "양호"로 평가하고, 측면이 균열되거나 깨진 샘플은 "불량"으로 평가하였다.
(픽업성 평가)
이어서, 다이싱 테이프-일체형 반도체 이면용 필름의 다이싱 테이프 측으로부터 바늘을 사용하여 상기 다이싱에 의해 수득한 작업편 칩을 밀어올림으로써 상기 칩을 반도체 이면용 필름과 함께 상기 다이싱 테이프의 점착제 층으로부터 픽업하고, 이에 의해 이면이 상기 반도체 이면용 필름으로 보호된 작업편 칩을 제공하였다. 이때 상기 칩(총 400 개)의 픽업 성공률(%)을 구하여 픽업성을 평가하였다. 따라서, 상기 픽업성은 상기 픽업율이 100%에 가까울 때 양호하다.
상기 픽업 조건은 하기와 같다:
(반도체 웨이퍼 픽업 조건)
픽업 장치: 상표명 "SPA-300", 신카와 캄파니 리미티드(Shinkawa Co., Ltd.)에서 제조
픽업 바늘의 갯수: 9
바늘의 밀어올림 속도: 20 ㎜/s
바늘의 밀어올림 거리: 500 ㎛
픽업 시간: 1 초
다이싱 테이프-팽창량: 3 ㎜
점착제 층의 두께(㎛) 다이싱성 픽업성[%]
버 깨짐, 균열
실시예 1 20 양호 양호 100
실시예 2 30 양호 양호 100
실시예 3 40 양호 양호 100
비교예 1 10 불량 양호 100
비교예 2 50 양호 불량 70
표 1로부터, 실시예 1 내지 3의 다이싱 테이프-일체형 반도체 이면용 필름을 사용하는 경우, 다이싱에 의해 수득된 작업편 칩은 균열되거나 깨지지 않았고 그의 측면 주변에 기재 유래의 버가 없었으며, 상기 다이싱 테이프-일체형 필름은 양호한 다이싱성을 가짐을 알 수 있다. 또한, 상기 다이싱된 칩은 픽업 시 양호한 박리 용이성을 발휘하였음을 추가로 안다. 한편으로, 비교예 1의 다이싱 테이프-일체형 반도체 이면용 필름은 픽업성은 양호하였지만 상기 다이싱된 작업편 칩의 측면 주변에 버를 생성시켰으며, 따라서 상기 다이싱 테이프-일체형 필름의 다이싱성은 불량하였다. 비교예 2의 다이싱 테이프-일체형 반도체 이면용 필름을 다이싱에 사용한 경우, 상기 다이싱된 작업편 칩이 균열 또는 깨지거나, 상기 다이싱 테이프-일체형 필름의 다이싱성이 불량하였고, 또한 그의 픽업성도 불량하였다.
본 발명을 그의 특정한 실시형태들을 참고하여 상세히 개시하였지만, 다양한 변화 및 변경을 본 발명의 범위로부터 이탈됨 없이 수행할 수 있음은 당해 분야의 숙련가에게 자명할 것이다.
본 출원은 2010년 7월 29일자로 출원된 일본 특허 출원 제 2010-170933 호를 기본으로 하며, 상기 출원의 전체 내용은 본 발명에 참고로 인용된다.
1 다이싱 테이프-일체형 반도체 이면용 필름
2 반도체 이면용 필름
3 다이싱 테이프
31 기재
32 점착제 층
33 반도체 웨이퍼의 접착 부분에 대응하는 부분
4 반도체 웨이퍼
5 반도체 칩
51 반도체 칩(5)의 회로면 측에 형성된 범프
6 피착체
61 피착체(6)의 접속 패드에 피착된 접합용 도전재

Claims (12)

  1. 기재 물질 및 점착제 층이 상기 순서로 적층된 다이싱 테이프, 및 상기 다이싱 테이프의 점착제 층 상에 제공된 반도체 이면용 필름을 포함하는 다이싱 테이프-일체형 반도체 이면용 필름으로서,
    상기 점착제 층이 20 ㎛ 내지 40 ㎛의 두께를 갖는 다이싱 테이프-일체형 반도체 이면용 필름.
  2. 제 1 항에 있어서,
    상기 점착제 층의 두께 x의 상기 반도체 이면용 필름의 두께 y에 대한 비(x/y)가 1 내지 4인 다이싱 테이프-일체형 반도체 이면용 필름.
  3. 제 1 항에 있어서,
    상기 다이싱 테이프의 두께 z의 상기 반도체 이면용 필름의 두께 y에 대한 비(z/y)가 1.5 내지 25인 다이싱 테이프-일체형 반도체 이면용 필름.
  4. 제 2 항에 있어서,
    상기 다이싱 테이프의 두께 z의 상기 반도체 이면용 필름의 두께 y에 대한 비(z/y)가 1.5 내지 25인 다이싱 테이프-일체형 반도체 이면용 필름.
  5. 제 1 항에 따른 다이싱 테이프-일체형 반도체 이면용 필름을 사용하는 반도체 장치의 제조 방법으로서,
    반도체 웨이퍼를 상기 다이싱 테이프-일체형 반도체 이면용 필름의 반도체 이면용 필름 상에 접착시키는 공정,
    상기 반도체 웨이퍼를, 절단 깊이가 상기 반도체 이면용 필름에 대향하는 점착제 층의 한 면을 넘어서지만 기재에 대향하는 점착제 층의 다른 면에는 도달하지 않는 범위 내에 있도록 조절된 깊이로 다이싱시켜 반도체 칩을 형성시키는 공정,
    상기 반도체 칩을 상기 다이싱 테이프의 점착제 층으로부터 상기 반도체 이면용 필름과 함께 박리시키는 공정, 및
    상기 반도체 칩을 피착체 상에 플립 칩-접속하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 점착제 층의 두께 x의 상기 반도체 이면용 필름의 두께 y에 대한 비(x/y)가 1 내지 4인 반도체 장치의 제조 방법.
  7. 제 5 항에 있어서,
    상기 다이싱 테이프의 두께 z의 상기 반도체 이면용 필름의 두께 y에 대한 비(z/y)가 1.5 내지 25인 반도체 장치의 제조 방법.
  8. 제 6 항에 있어서,
    상기 다이싱 테이프의 두께 z의 상기 반도체 이면용 필름의 두께 y에 대한 비(z/y)가 1.5 내지 25인 반도체 장치의 제조 방법.
  9. 제 5 항에 있어서,
    상기 다이싱 시 절단 깊이를 상기 반도체 이면용 필름에 대향하는 상기 점착제 층의 면으로부터 상기 접착제 층 두께의 10% 내지 70%의 범위 내에 있도록 조절하는 반도체 장치의 제조 방법.
  10. 제 6 항에 있어서,
    상기 다이싱 시 절단 깊이를 상기 반도체 이면용 필름에 대향하는 상기 점착제 층의 면으로부터 상기 접착제 층 두께의 10% 내지 70%의 범위 내에 있도록 조절하는 반도체 장치의 제조 방법.
  11. 제 7 항에 있어서,
    상기 다이싱 시 절단 깊이를 상기 반도체 이면용 필름에 대향하는 상기 점착제 층의 면으로부터 상기 접착제 층 두께의 10% 내지 70%의 범위 내에 있도록 조절하는 반도체 장치의 제조 방법.
  12. 제 8 항에 있어서,
    상기 다이싱 시 절단 깊이를 상기 반도체 이면용 필름에 대향하는 상기 점착제 층의 면으로부터 상기 접착제 층 두께의 10% 내지 70%의 범위 내에 있도록 조절하는 반도체 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101627970B1 (ko) 2015-05-12 2016-06-07 (주) 제니스 프린팅 방식의 전자소재용 접착테이프 제조장치 및 그 제조방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5744434B2 (ja) * 2010-07-29 2015-07-08 日東電工株式会社 加熱剥離シート一体型半導体裏面用フィルム、半導体素子の回収方法、及び半導体装置の製造方法
TWI476259B (zh) * 2012-05-31 2015-03-11 Taiwan First Li Bond Co Ltd 熱熔型無鹵難燃導熱環氧樹脂黏著劑之背膠銅箔及其製造方法
US9484260B2 (en) 2012-11-07 2016-11-01 Semiconductor Components Industries, Llc Heated carrier substrate semiconductor die singulation method
US9136173B2 (en) * 2012-11-07 2015-09-15 Semiconductor Components Industries, Llc Singulation method for semiconductor die having a layer of material along one major surface
JP2014207355A (ja) * 2013-04-15 2014-10-30 住友ベークライト株式会社 半導体ウエハ用ダイシングフィルム
KR102324338B1 (ko) * 2014-01-22 2021-11-09 린텍 가부시키가이샤 보호막 형성 필름, 보호막 형성용 시트, 보호막 형성용 복합 시트 및 검사 방법
US9385040B2 (en) * 2014-02-19 2016-07-05 Taiwan Semiconductor Manufacturing Company Ltd. Method of manufacturing a semiconductor device
JP2017092335A (ja) * 2015-11-13 2017-05-25 日東電工株式会社 半導体パッケージの製造方法
JP2017088782A (ja) * 2015-11-13 2017-05-25 日東電工株式会社 積層体および合同体・組み合わせの回収方法・半導体装置の製造方法
US10373869B2 (en) 2017-05-24 2019-08-06 Semiconductor Components Industries, Llc Method of separating a back layer on a substrate using exposure to reduced temperature and related apparatus

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007266420A (ja) * 2006-03-29 2007-10-11 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2007261035A (ja) 2006-03-28 2007-10-11 Lintec Corp チップ用保護膜形成用シート
KR20070118094A (ko) * 2005-03-29 2007-12-13 후루카와 덴키 고교 가부시키가이샤 웨이퍼 다이싱용 점착 테이프 및 그것을 이용한 칩의제조방법
JP2008006386A (ja) 2006-06-29 2008-01-17 Furukawa Electric Co Ltd:The チップ用保護膜形成用シートによる保護膜形成方法。
JP2008166451A (ja) 2006-12-27 2008-07-17 Furukawa Electric Co Ltd:The チップ保護用フィルム

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4642436B2 (ja) * 2004-11-12 2011-03-02 リンテック株式会社 マーキング方法および保護膜形成兼ダイシング用シート
JP4954569B2 (ja) * 2006-02-16 2012-06-20 日東電工株式会社 半導体装置の製造方法
JP2008124141A (ja) * 2006-11-09 2008-05-29 Shin Etsu Chem Co Ltd ダイシング・ダイボンド用接着フィルム
JP4732472B2 (ja) * 2007-03-01 2011-07-27 日東電工株式会社 熱硬化型ダイボンドフィルム
JP2008277796A (ja) * 2007-04-02 2008-11-13 Hitachi Chem Co Ltd 半導体用途接着フィルム、半導体装置及び半導体装置の製造方法
KR101009122B1 (ko) * 2007-09-14 2011-01-18 후루카와 덴키 고교 가부시키가이샤 웨이퍼 가공용 테이프
KR100922226B1 (ko) * 2007-12-10 2009-10-20 주식회사 엘지화학 접착 필름, 다이싱 다이본딩 필름 및 반도체 장치
JP5885325B2 (ja) 2009-05-29 2016-03-15 日東電工株式会社 ダイシングテープ一体型半導体裏面用フィルム
JP5681374B2 (ja) * 2010-04-19 2015-03-04 日東電工株式会社 ダイシングテープ一体型半導体裏面用フィルム

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070118094A (ko) * 2005-03-29 2007-12-13 후루카와 덴키 고교 가부시키가이샤 웨이퍼 다이싱용 점착 테이프 및 그것을 이용한 칩의제조방법
JP2007261035A (ja) 2006-03-28 2007-10-11 Lintec Corp チップ用保護膜形成用シート
JP2007266420A (ja) * 2006-03-29 2007-10-11 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2008006386A (ja) 2006-06-29 2008-01-17 Furukawa Electric Co Ltd:The チップ用保護膜形成用シートによる保護膜形成方法。
JP2008166451A (ja) 2006-12-27 2008-07-17 Furukawa Electric Co Ltd:The チップ保護用フィルム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101627970B1 (ko) 2015-05-12 2016-06-07 (주) 제니스 프린팅 방식의 전자소재용 접착테이프 제조장치 및 그 제조방법

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Publication number Publication date
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