JP6545805B2 - 炭素を含む金属線を組み込む構造および炭素を含む金属線を形成する方法 - Google Patents

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[参照]
本出願は、２０１５年１月９日に出願された“ＳＴＲＵＣＴＵＲＥＳ ＩＮＣＯＲＰＯＲＡＴＩＮＧ ＡＮＤ ＭＥＴＨＯＤＳ ＦＯＲ ＦＯＲＭＩＮＧ ＭＥＴＡＬ ＬＩＮＥＳ ＩＮＣＬＵＤＩＮＧ ＣＡＲＢＯＮ”と題された米国特許出願整理番号１４／５９４，０３８、現在は米国特許第９，６３４，２４５号に基づく優先権を主張する、２０１６年１月７日に出願された“ＳＴＲＵＣＴＵＲＥＳ ＩＮＣＯＲＰＯＲＡＴＩＮＧ ＡＮＤ ＭＥＴＨＯＤＳ ＦＯＲ ＦＯＲＭＩＮＧ ＭＥＴＡＬ ＬＩＮＥＳ ＩＮＣＬＵＤＩＮＧ ＣＡＲＢＯＮ”と題された国際出願番号ＰＣＴ／ＵＳ２０１６／０１２４９２の国内段階であり、これらは、その全体において参照によって組み入れられる。

［技術分野］
開示される技術は、概して集積回路に関し、より詳細には、メモリアレイ用の金属線と、メモリアレイ用の金属線を製造するための方法とに関する。

タングステンメタライゼーションなどの堆積された金属を含む集積回路は、コンピュータ、デジタルカメラ、携帯電話、パーソナルデジタルアシスタントなどを含む広範囲の電子デバイスで見受けられ得る。タングステンを含むメタライゼーションは、ある利点、例えば、良好な導電性およびドライエッチング化学反応の利用可能性を提供することができる。当該メタライゼーションは、例えば、電気的入力／出力ピンで、トランジスタまたはメモリセルなどの個別のデバイスを相互接続するために用いられる、メタライゼーションスキーム全体のうちの一部を形成することができる。金属相互接続の寸法が拡大縮小されると、金属相互接続の電気抵抗や表面粗さを少なくする必要性が増加する。

導線を含むメモリアレイの概略断面図である。 幾つかの実施形態による、金属と炭素とを含む導線を含むメモリアレイの概略断面図ある。 幾つかの実施形態による、金属と炭素とを含む導線を含むメモリアレイの概略断面図である。 金属を含む導電性材料の微細構造の概略図である。 幾つかの実施形態による、金属と炭素とを含む導電性材料の微細構造の概略図である。 幾つかの実施形態による、炭素濃度の関数として、タングステンと炭素とを含む導電性材料の測定された抵抗を示すグラフである。 様々な実施形態による、タングステンと様々な量の炭素とを含む様々な導電性材料の、測定されたｘ線回折パターンを示すグラフである。 幾つかの実施形態による、金属と炭素とを含む導線を含むメモリアレイの概略断面図である。 幾つかの実施形態による、金属と炭素とを含む導線を含むメモリアレイの概略断面図である。 幾つかの実施形態による、様々な製造段階における金属と炭素とを含む導線を含むメモリアレイの一部の三次元等角図を示す。 幾つかの実施形態による、様々な製造段階における金属と炭素とを含む導線を含むメモリアレイの一部の三次元等角図を示す。 幾つかの実施形態による、様々な製造段階における金属と炭素とを含む導線を含むメモリアレイの一部の三次元等角図を示す。 幾つかの実施形態による、様々な製造段階における金属と炭素とを含む導線を含むメモリアレイの一部の三次元等角図を示す。

図面内の特徴は、必ずしも縮尺比で描かれるとは限らず、図示された方向とは異なる方向に延びることもある。様々な軸および方向が本明細書での議論を容易にするために図示されているが、特徴は、異なる方向に延びることができることが理解されるだろう。

集積回路（ＩＣ）の導線などのメタライゼーション構造は、トランジスタ、抵抗またはメモリセルなどの個別のデバイスと、Ｉ／Ｏピンなどの外部電気入出力との間で電気接続を提供する。ＩＣの寸法が縮小し続けるにつれて、メタライゼーション構造もまた縮小し続ける。メタライゼーション構造、例えば導線の寸法が拡大縮小すると、多くの課題が生じ得る。例えば、さらに小さなメタライゼーション構造のエッチングを行う場合、少なくともある程度、メタライゼーション構造のアスペクト比の増加が原因となって、課題が生じる。高アスペクト比に関連する問題を軽減するために、側方向の寸法に加えて、メタライゼーション構造の厚さが、しばしば縮小される。このような、側方向と垂直方向の双方における寸法の縮小は、他の関連するプロセス統合の課題および／またはその結果もたらされるデバイスの電気的性能の劣化につながることがある。プロセス統合の課題の一例は、導線の表面粗さを最小化することを含み、この表面粗さの値は、厚さが縮小すると、導線の寸法の相対的割合として増加する。厚さの縮小および／または相対的な表面粗さの増加によって、今度は、導線の抵抗を増加させ得、および／または金属線の形成後の統合プロセスに対する問題を引き起こすことがある。以降、メタライゼーション構造の拡大縮小に関連する課題を軽減することができる実施形態が、クロスポイントメモリアレイという文脈で開示される。しかしながら、本明細書で開示される概念は、他のＩＣデバイスに対して一般的に適用することができることが理解されるだろう。

一般的に、クロスポイントメモリアレイとは、第一の導線グループ（例えば、ワード線）と、第一の導線グループと重なり、交差する第二の導線グループ（例えば、デジット線）との間の相互接合部に、配置され、電気的に接続されるメモリセルを有するメモリアレイを指す。メモリセルは、電圧パルスまたは電流パルスなどの電気信号に応じて、そのメモリ状態を変化させることができる。幾つかのメモリセルは、ときに可変抵抗メモリセルと呼ばれるが、可変抵抗材料を組み込み、その可変抵抗材料の電気抵抗は、可変抵抗材料に接続された第一の導線および第二の導線を通じて提供される電気信号によって変化させることができる。可変抵抗材料の一カテゴリは、限定されることはないが、カルコゲナイド材料などの相変化材料である。

図１は、複数のメモリセル３０を有するクロスポイントメモリアレイ１０を示す。図１におけるメモリセル３０は、例えば、第一の方向（図１におけるｙ方向）に延びる上部導線２０と、第一の方向と交差する第二の方向（図１におけるｘ方向）に延びる下部導線２２との間に積層構造で配置される相変化メモリセルなどの可変抵抗メモリセルを含むことができる。上部導線２０と下部導線２２とは、例えば、メモリセル３０とドライバ回路（図示せず）との間で電圧パルスまたは電流パルスなどの電気信号を伝送するように構成された導線である。メモリセル３０は、第一のアクティブ素子３８、例えばセレクタ素子と、第二のアクティブ素子３４、例えばストレージ素子とを含み、図示された実施形態においては、これらの素子は、中間電極３６によって分離される。メモリセル３０は、第一のアクティブ素子３８と下部導線２２との間の下部電極４０と、上部導線２０と第二のアクティブ素子３４との間の上部電極３２とをさらに含む。幾つかの実施形態においては、下部電極４０は、下部導線２２と同じ広がりを有する線をｘ方向に形成する。さらに、図１の二次元図には示されていないが、第一のアクティブ素子３８、中間電極３６、第二のアクティブ素子３４および上部電極３２は、ｚ方向に延び、（図示されるように）ｘ方向およびｙ方向の双方向において電気的に制限される柱状構造を形成する。図示された電極３２、３６、４０は、例えば炭素を含むことができ、アクティブ材料と導線との間の材料の相互作用を防止するのにも役立つことができ、このような相互作用が懸案事項ではない実施形態に対しては省略されることができる。

上述されたように、上部導線２０および下部導線２２を拡大縮小することから生じる課題の一つは、例えば、業界で用いられる二乗平均平方根（ＲＭＳ）粗さによって、測定されることができる、導線の表面粗さを最小化することである。図１を依然参照すると、例えば、タングステンを含み、約５０ｎｍから約７０ｎｍの間の高さｈ_１およびｈ_３を有する典型的な導線２０および２２に対して、対応する表面２０ｓおよび２２ｓは、約１ｎｍ
から約５ｎｍの間、または、導線の高さの約２％から約１０％の間の高さの値を有することができる典型的な独立したＲＭＳ粗さを有することができる。独立したＲＭＳ粗さのこれらの値は、線の幅、例えば、上部導線２０のｗ_１が、例えば、約５０ｎｍ未満に縮小されると、上述された様々な課題を生じることがある。本明細書で用いられる場合、独立したＲＭＳ粗さとは、堆積された材料自体に関連付けられるＲＭＳ粗さを指し、その材料が上に堆積される下部材料から伝達され得るＲＭＳ粗さとは関係ない。

さらに、下部導線２２の表面２２ｓのＲＭＳ粗さは、下部導線２２の上に形成される構造に転写されてしまうことがあり、その結果、表面２２ｓの上にその後形成される全ての材料のうちの少なくとも幾つかは、そのＲＭＳ粗さ値が、下部導線２２の粗い表面２２ｓに関連する、典型的な独立したＲＭＳ粗さ値に匹敵するか、またはそれを超える表面を有してしまうことがある。したがって、下部電極４０、第一のアクティブ素子３８、中間電極３６、第二のアクティブ素子３４、上部電極３２および上部導線２０は、対応する表面４０ｓ、３８ｓ、３６ｓ、３４ｓ、３２ｓおよび２０ｓを其々有し得ることとなり、対応する表面の各々は、その値が下部導線２２の表面２２ｓの典型的な独立したＲＭＳ粗さ値を超える、ＲＭＳ粗さを有し得ることになる。如何なる理論に拘束されることもなく、電極４０、３６および３２の粗い表面ならびに／またはアクティブ素子３４、３８の粗い表面は、メモリセル３０のより高い閾値電圧（Ｖ_ＴＨ ）分布幅などの効果を引き起こすことがある。さらに、粗い表面は、電子の表面散乱の増加によって、導線の抵抗を増加させることがある。さらに、粗い表面は、エッチングまたは化学機械研磨中に以前の材料の除去を不完全にすることにつながり、以前の材料の“ストリンガー”として知られるものの原因となり、これは、今度は、メモリセル３０の電気的短絡につながることがある。

以降、メモリデバイスおよびメモリデバイスを形成する方法に関連する様々な実施形態が開示され、これらは、導線のより滑らかな表面および／またはより低い抵抗を提供することができる、金属と炭素とを含む導線を有利に含むことができる。発明者らは、様々な実施形態が導線の表面粗さおよび／または電気抵抗率を実質的に減少させることを見出した。

図２Ａは、幾つかの実施形態により、金属と炭素とを含む少なくとも一つの導線を有するメモリアレイ１２を示す。メモリアレイ１２は、ｘ方向に延びる下部導線５２と、ｙ方向に延び、下部導線５０と交差する上部導線５０とを含む。幾つかの実施形態においては
、上部導線５０と下部導線５２の双方のうちの一方は、炭素を含まない。メモリアレイ１２は、上部導線５０と下部導線５２との交点に挟まれたメモリセル６０をさらに含む。メモリセル６０は、下部導線５２の上の第一のアクティブ素子３８と、第一のアクティブ素子３８の上の第二のアクティブ素子３４とを含み、第一のアクティブ素子３８および第二のアクティブ素子３４のうちの一方は、ストレージ素子を含み、第一のアクティブ素子３８および第二のアクティブ素子３４のうちの他方はセレクタ素子を含む。さらに、図２Ａに図示された実施形態においては、メモリセル６０は、下部導線５２とｘ方向に同じ広がりを有し、下部導線５２と第一のアクティブ素子３８との間に挟まれた下部電極線７０と、第一のアクティブ素子３８と第二のアクティブ素子３４との間に挟まれた中間電極６６と、上部導線５０と第二のアクティブ素子３４との間に挟まれた上部電極６２とをさらに含む。第一のアクティブ素子３８、中間電極６６、第二のアクティブ素子３４および上部電極６２は、ｚ方向に延びる柱状構造を形成し、ｘ方向（図示されている）とｙ方向の双方に電気的に絶縁される。１つだけの下部導線５２と３つの上部導線５０が図２Ａの断面図には明瞭性のために示されているが、下部導線５２および上部導線５０の数はいくつでもよいことが理解されるだろう。最新のメモリアレイは、例えば、約１００万個（例えば、１，０２４×１，０２４）と約１億個（例えば、１０，２４０×１０，２４０）の間のメモリセルを有することができる。

図２Ａを依然参照すると、幾つかの実施形態により、上部導線５０および／または下部導線５２のうちの少なくとも１つは、金属材料と炭素、例えば、金属と炭素との合金を含むことができる。金属材料の例は、例えば、Ａｌ、Ｃｕ、Ｎｉ、Ｃｒ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｐｔ、Ａｕ、Ｉｒ、ＴａおよびＷを含む元素金属と、例えば、ＴｉＮ、ＴａＮおよびＷＮなどを含む導電性金属窒化物と、ＴｉＢ、ＴａＢ、ＷＢを含む導線性ホウ化物と、タンタルシリサイド、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイドおよびチタンシリサイドを含む導電性金属シリサイドと、ＲｕＯ_２およびＩｎＯ_２を含む導電性金属酸化物と、を含む。特定の一実施形態においては、金属材料はタングステン（Ｗ）であって、上部導線５０および／または下部導線５２のうちの少なくとも一つは、約７５％から約９９．９％の間のタングステン濃度と、原子百分率で約０．１％から約２５％の間、または、重量％で約８０原子％から９９．５原子％の間、かつ、容積％で約０．５原子％から２０原子％の間の炭素濃度とを有する。より詳細には、炭素を含む導線は、重量％で約９０原子％から９９原子％の間、かつ容積％で約１原子％から１０原子％の間、さらにより詳細には、重量％で約９５原子％から９８原子％の間、かつ容積％で約２原子％から約５原子％の間で有することができる。発明者らは、炭素を含む上部導線５０および／または下部導線５２のうちの少なくとも一つの表面粗さに炭素濃度が影響を与えることを見出した。他の実施形態においては、上述の範囲内に記載された相対量の炭素は、タングステン以外の導電性材料と組み合わせられることができる。

化学蒸着（ＣＶＤ）または原子層堆積（ＡＬＤ）によって堆積された金属は、金属を堆積するために用いられる前駆体から組み入れられた幾らかの残留炭素を本質的に有することができるが、その結果として得られる濃度は、一般的に、幾つかの実施形態による量、例えば約１原子％、より少ない、ということが理解されるだろう。さらに、このような蒸着プロセスは、特にカルコゲナイド材料などの熱的に敏感な可変抵抗材料に対して、あまりにも多くの熱量をしばしば消費する。さらに、幾つかの金属は炭素の存在下で安定した炭化物を形成するが、多くのこのような炭化物は、例えば、ＭＣ、Ｍ_２Ｃ、Ｍ_３Ｃ_２およびＭ_４Ｃ_３などによって表される化学量論比を有し、ここで、Ｍは上述された金属のうちの一つであり、比較的高い原子炭素濃度を有することがあることが理解されるだろう。例えば、タングステンの二つの既知の炭化物相、即ち、Ｗ_２ＣおよびＷＣが存在し、それらは、原子百分率で３３％と５５％の公称炭素濃度を有する。幾つかの実施形態においては、金属、例えば、タングステンと炭素とを含む導線５０および５２は、安定した炭化物相を形成するためには不十分な炭素濃度を含むことができる。

本明細書に記述された実施形態により、金属材料と炭素とを含む下部導線５２および上部導線５０のうちの少なくとも一つの表面５２ｓおよび／または５０ｓは、図１における対応する上部表面２２ｓと２０ｓと比較して、実質的により低い粗さ値を其々有する。さらに、下部導線５２が金属材料と炭素とを含むとき、導線５２の相対的に低い表面粗さ値は、下部電極７０、セレクタ素子３８、中間電極６６、ストレージ素子３４、上部電極６２および上部導線５０に其々対応する、積層内の他の表面７０ｓ、３８ｓ、６６ｓ、３４ｓ、６２ｓおよび５０ｓの相対的に低い表面粗さ値を結果として生じることがある。

幾つかの実施形態においては、例えば原子百分率で約０．５％から約２０％の炭素含有量で、金属および炭素を含む、上部導線５０および／または下部導線５２のうちの少なくとも一つは、類似の材料ではあるが炭素のない導線の値よりも実質的に小さいＲＭＳ粗さ値を有する表面粗さを有する。例示として、炭素を含む導線５０および５２が、約１００ｎｍ以下の、例えば、約５０ｎｍから約７０ｎｍの間の高さｈ_１’およびｈ_３’を有する、幾つかの実施形態においては、典型的な二乗平均平方根（ＲＭＳ）粗さは、約１ｎｍ以下であり、または、約０．５ｎｍ以下の場合さえあり得る。炭素を含む導線が、約１００ｎｍ未満の、例えば、約５０ｎｍから約７０ｎｍの間の高さｈ_１’またはｈ_３’を有する、幾つかの他の実施形態においては、典型的な二乗平均平方根（ＲＭＳ）粗さは、それら
導線の高さの約２．５％以下であり、または、それら導線の高さの約１．５％以下、またはそれら導線の高さの約１％以下の場合さえあり得る。様々な実施形態は、図１の上部導線５０および／または下部導線５２の横幅に類似の横幅を有する上部導線５０および／または下部導線５２に対するこれらの表面粗さ値を有することができる。

依然図２Ａを参照すると、第二のアクティブ素子３４の例は、可変抵抗ストレージ素子であり得るが、他の種類のストレージ素子の中でもとりわけ、カルコゲナイドベースの相変化ストレージ素子、誘電体ベースの抵抗性ランダムアクセスメモリ（ＲＲＡＭ（登録商標)）ストレージ素子（例えば、ＮｉＯ、ＨｆＯ_２、ＺｒＯ_２、Ｃｕ_２Ｏ、ＴａＯ_２、Ｔａ_２Ｏ_５、ＴｉＯ_２、ＳｉＯ_２、Ａｌ_２Ｏ_３）、導電性ブリッジランダムアクセスメモリ（ＣＢＲＡＭ）ストレージ素子（例えば、金属がドープされたカルコゲナイド）、および／またはスピントランスファートルクランダムアクセスメモリ（ＳＴＴ−ＲＡＭ）ストレージ素子を含む。

第一のアクティブ素子３８の例は、セレクタ素子であり得るが、他の二端子デバイスの中でもとりわけ、ダイオード、オボニック閾値スイッチ（ＯＴＳ）、トンネル接合、または混合イオン電子伝導スイッチ（ＭＩＥＣ）などの二端子デバイス（例えば、スイッチ）を含むことができる。あるいは、セレクタ素子の例は、他のスイッチング素子の中でもとりわけ、電界効果トランジスタ（ＦＥＴ）またはバイポーラ接合トランジスタ（ＢＪＴ）などの三端子デバイス（例えば、スイッチ）を含む。

図２Ａを依然参照すると、幾つかの実施形態においては、第一のアクティブ素子３８および第二のアクティブ素子３４のうちの一方またはその双方は、それぞれセレクタ素子およびストレージ素子であり得るが、カルコゲナイド材料を含むことができる。ストレージ素子およびセレクタ素子の双方がカルコゲナイド材料を含むとき、ストレージ素子は、室温で不揮発性の相変化を経ることができるカルコゲナイド材料を含むことができる。一方、セレクタ素子は、同様の不揮発性相変化を経ないカルコゲナイド材料を含むことができる。

幾つかの実施形態においては、インジウム（Ｉｎ）・アンチモン（Ｓｂ）・テルル（Ｔｅ）（ＩＳＴ）合金系内の元素のうちの少なくとも二つを含む合金、例えば、Ｉｎ_２Ｓｂ_２Ｔｅ_５、Ｉｎ_１Ｓｂ_２Ｔｅ_４、Ｉｎ_１Ｓｂ_４Ｔｅ_７など、またはゲルマニウム（Ｇｅ）・アンチモン（Ｓｂ）・テルル（Ｔｅ）（ＧＳＴ）合金系内の元素のうちの少なくとも二つを含む合金、例えば、Ｇｅ_８Ｓｂ_５Ｔｅ_８、Ｇｅ_２Ｓｂ_２Ｔｅ_５、Ｇｅ_１Ｓｂ_２Ｔｅ_４、Ｇｅ_１Ｓｂ_４Ｔｅ_７、Ｇｅ_４Ｓｂ_４Ｔｅ_７、または、ＩＳＴ合金とＧＳＴ合金との混合物を含む合金などのカルコゲナイド材料を含み、ＩＳＴ合金とＧＳＴ合金との混合物を含む合金は、様々な他のカルコゲナイド合金系の中でもとりわけ、Ｇｅ、Ｉｎ、ＳｂおよびＴｅのうちの３つ以上を含むことができる。

幾つかの実施形態においては、セレクタ素子は、カルコゲナイド材料を含む。カルコゲナイド材料を有するセレクタデバイスは、オボニック閾値スイッチ（ＯＴＳ）と時に呼ばれることがある。ＯＴＳは、ストレージ素子について上述されたカルコゲナイド合金系のうちの任意の一つを含むカルコゲナイド組成物を含むことができ、さらには、ヒ素（Ａｓ）などの結晶化を抑制し得る元素をさらに含むことができる。ＯＴＳ材料の例は、Ｔｅ−Ａｓ−Ｇｅ−Ｓｉ，Ｇｅ−Ｔｅ−Ｐｂ，Ｇｅ−Ｓｅ−Ｔｅ，Ａｌ−Ａｓ−Ｔｅ，Ｓｅ−Ａｓ−Ｇｅ−Ｓｉ，Ｓｅ−Ａｓ−Ｇｅ−Ｃ，Ｓｅ−Ｔｅ−Ｇｅ−Ｓｉ，Ｇｅ−Ｓｂ−Ｔｅ−Ｓｅ，Ｇｅ−Ｂｉ−Ｔｅ−Ｓｅ，Ｇｅ−Ａｓ−Ｓｂ−Ｓｅ，Ｇｅ−Ａｓ−Ｂｉ-Ｔｅおよ
びＧｅ−Ａｓ−Ｂｉ−Ｓｅをとりわけ含む。

依然図２Ａを参照すると、上部電極６２、中間電極６６および下部電極７０は、メモリ
セルの動作素子を電気的に接続するが、隣接する材料間の相互作用および／または相互拡散を妨げる材料を含むことができる。例えば、適切な電極材料は、例えば、炭素（Ｃ）、ｎ型にドープされたポリシリコンおよびｐ型にドープされたポリシリコン、Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ｃｏ，Ｒｕ，Ｒｈ，Ｐｄ，Ａｇ，Ｐｔ，Ａｕ，Ｉｒ，ＴａおよびＷを含む金属、ＴｉＮ、ＴａＮ、ＷＮを含む導電性金属窒化物、ＴｉＢ、ＴａＢ、ＷＢを含む導電性ホウ化物、タンタルシリサイド、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイドおよびチタンシリサイドを含む導電性金属シリサイド、ＲｕＯ_２およびＩｎＯ_２を含む導電性金属酸化物などの一つ以上の導電性材料ならびに半導電性材料を含む。

幾つかの実施形態においては、上部電極６２、中間電極６６および下部電極７０のうちの一つ以上は、金属、例えば、タングステンと、炭素とを含む上部導線５０または下部導線５２のうちの少なくとも一つを形成するための、上述されたような同一または同様の材料を用いて有利には形成されることができる。このような実施形態においては、電極６２、６６および７０は、隣接する材料の相互作用／相互拡散を妨げるのに役立つが、表面粗さを改善するのにも役立つ。

図２Ｂは、幾つかの他の実施形態により、金属と炭素とを含む少なくとも一つの導線を有するメモリアレイ１４を示す。メモリアレイ１４の下部導線５６および上部導線５４のうちの少なくとも一つが、ナノラミネートと時に呼ばれることがある層の積層を含むことを除いて、メモリアレイ１４は、図２Ａのメモリアレイ１２と同様のコンポーネントを含み、積層の層のうちの少なくとも一つは、金属材料と炭素とを含む。例えば、下部導線５６および／または上部導線５４は、金属材料と炭素とを含む混合線５６ａと、炭素がなく金属材料を含む金属線５６ｂとを含む積層を含むことができる。代替的または追加的に、上部導線５４は、混合線５４ａ（炭素を含む）と金属線５４ｂ（炭素を含まない）とを含む積層を含むことができる。金属線５６ｂおよび／または５４ｂは、図２Ａの上部導線５０および／または下部導線５２について上述された金属材料のうちの任意のものを含むことができ、それは、例えば、Ａｌ、Ｃｕ、Ｎｉ、Ｃｒ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｐｔ、Ａｕ、Ｉｒ、ＴａおよびＷを含む元素金属と、ＴｉＮ、ＴａＮ、ＷＮを含む導電性金属窒化物と、ＴｉＢ、ＴａＢ、ＷＢを含む導電性ホウ化物と、タンタルシリサイド、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイドおよびチタンシリサイドを含む導電性金属シリサイドと、ＲｕＯ_２およびＩｎＯ_２を含む導電性金属酸化物と、を含む。混合線５６ａおよび／または５４ａは、図２Ａの上部導線５０および／または下部導線５２について上述された金属材料のうちの任意のものを含むことができ、金属線５６ｂおよび５４ｂと比較して、異なる量の炭素をさらに含むことができる。幾つかの実施形態においては、金属線５６ｂおよび／または５４ｂのうちの双方のうちの一つは、炭素を含まない。図２Ｂに示された実施形態においては、金属線５４ｂおよび５６ｂは、其々最下部の混合線５４ａおよび５６ａの上に配置され、金属線５４ｂおよび／または５６ｂの相対的な位置は、其々対応する混合線５４ａおよび／または５６ａと交換されることができることが理解されるだろう。本明細書で用いられる場合、“の上に（ｏｖｅｒ）”とは、下にある基板に対するものとして理解されるだろう。幾つかの実施形態においては、最初の混合線５４ａおよび５６ａの上に炭素なしで金属線５４ｂおよび５６ｂを形成することは、混合線５４ａおよび５６ａが最初の金属線５４ｂおよび５６ｂの上に形成される実施形態と比較すると、上部導線５４および下部導線５６のうちの少なくとも一つにおいてＲＭＳ粗さ全体をより低くする上で有利であり得る。

図２Ｂを依然参照すると、上部導線５４および下部導線５６の混合線５４ａおよび５６ａは、図２Ａを参照して上述された上部導線５０および下部導線５２のうちの少なくとも一つと類似した、材料濃度および物理特性、例えば、炭素濃度および表面粗さを有することができる。

幾つかの実施形態においては、下部導線５６および上部導線５４のうちの少なくとも一つは、金属材料と炭素とを含む少なくとも一つの混合線と、混合線と比較して異なる炭素含有量のある、またはそれがない、金属材料と炭素とを含む少なくとも一つの金属線とを含む交互の層の積層を含む。図示された実施形態においては、下部導線５６は、交互の金属線５６ｂと混合線５６ａとを含み、上部導線５４は、交互の金属線５４ｂと混合線５４ａとを含む。幾つかの実施形態においては、下部導線５６および上部導線５４のうちの少なくとも一つは、約０．５ｎｍから約３ｎｍの間、または約１ｎｍから約２ｎｍの間の厚さを有する金属線（５６ｂ、５４ｂ）と、約０．５ｎｍから約３ｎｍの間、または約１ｎｍから約２ｎｍの間の厚さを有する混合線（５６ａ、５４ａ）との交互の積層を含むナノラミネートを含む。

図２Ｂの図示された実施形態においては、下部導線５６および上部導線５４のうちの少なくとも一つの積層は、最上部の線として金属線５６ｂおよび５４ｂを有し、それらは、幾つかの実施形態においては、ある構造をその上に形成するうえで有利となり得る。しかしながら、他の実施形態においては、下部導線５６および上部導線５４のうちの少なくとも一つは、最上部の線として混合線５６ａおよび５４ａを有し、それらは、その上に他のある構造を形成するうえで有利となり得る。

図２Ａおよび図２Ｂの図示された実施形態から改変された実施形態が可能であることが理解されるだろう。例えば、図２Ａにおける実施形態は、線構造として構成された下部電極７０を有し、上部電極６２は、ｘ方向およびｙ方向の双方で側方向に制限された構造として構成されるが、逆の構造が可能であり、その場合、下部電極７０がｘ方向およびｙ方向に側方向に制限された構造として構成され、上部電極６２が線構造として構成される。他の実施形態においては、上部電極６２および下部電極７０の双方が側方向の一次元または二次元に制限されることができる。さらに、アクティブ素子３４および３８の位置は、相互に交換することができ、アクティブ素子３４および３８のいずれかは、ストレージ素子かセレクタ素子とすることができるようにする。さらに他の実施形態においては、セレクタ素子は省略されることができる。さらに他の実施形態においては、上部電極６２、中間電極６６および下部電極７０の一つ以上は省略されることができる。

幾つかの実施形態においては、導線の高さの約２．５％未満のＲＭＳ粗さ値を有する導線は、導線のナノ構造を制御することによって達成されることができる。いかなる理論に拘束されることもなく、幾つかの実施形態においては、表面粗さは、粒子の寸法および分布、存在する材料および／または存在する不純物の相に対して相関づけられることができる。以下の実施形態においては、上述された特定の属性のうちの少なくとも幾つか、例えば表面粗さを達成するための導線のナノ構造が記述される。

図３Ａは、金属、例えばタングステンを含むが、相当量の炭素は有さない導線の概略的なナノ構造８０を示す。本明細書で用いられる場合、相当量の炭素とは、図２Ａを参照して上述されたように、約０．５原子％以上、より詳細には約１原子％を超える炭素含有量を指す。ナノ構造８０は、例えば、図１の上部導線２０および／または下部導線２２に対応することができる。ナノ構造８０は、平均直径ｄ_１を有する金属結晶粒子８２を含む。ｄ_１の大きさは、とりわけ、導線２０および２２の形成材料である堆積された導電性材料に関連付けられた組成、厚さ、表面、温度に依存することがある。金属がタングステンを含む実施形態においては、結晶粒子８２は、二つの既知の固体結晶相、つまり、体心立方（ｂｃｃ）構造を有するより低い抵抗率のアルファ相と、立方（Ａ１５）構造を有するより高い抵抗率のベータ相とのうちの少なくとも一つの粒子を含むことができる。前者は平衡相と考えられる。

図３Ｂは、幾つかの実施形態により、金属、例えばタングステンを含み、約０．５％か
ら約２５％の原子百分率の炭素をさらに含む合金を有する導線に対応する概略的なナノ構造９０を示す。ナノ構造９０は、例えば、図２Ａおよび図２Ｂの上部導線および／または下部導線に対応することができる。ナノ構造９０は、相当量の炭素を有さない金属、例えばタングステンに対応するナノ構造８０（図３Ａ）の粒子８２のｄ_１よりも小さい平均直径ｄ_２を有する結晶粒子９２を含む。図３Ａのナノ構造８０と同様に、ｄ_２の大きさは、とりわけ、導線の形成材料である堆積された導電性材料に関連付けられる組成、厚さ、表面および温度に依存することがある。これもまた図３Ａのナノ構造８０と同様に、合金がタングステンを含む実施形態においては、結晶粒子９２は、アルファ相およびベータ相のタングステンまたは炭化物相のうちの一つの粒子を含むことができる。

図３Ｂを依然参照すると、ナノ構造９０は、幾つかの実施形態によりマトリクス９４をさらに含む。幾つかの実施形態においては、マトリクス９４は、少なくとも部分的に非晶質であり得る。幾つかの他の実施形態においては、マトリクスは、結晶粒子９２の炭素含有量よりも大きい炭素含有量を有することができる。如何なる理論に拘束されることもなく、炭素の存在は、結晶粒子９２の核生成および／または成長を抑制することがある。

図４は、幾つかの実施形態により、図２Ａおよび図２Ｂを参照して上述された導電性材料に類似した、タングステンと炭素とを含む導線の測定された抵抗率の傾向１０２を示すグラフ１００である。グラフ１０２においては、ｘ軸は、原子百分率で炭素濃度を表し、ｙ軸は、抵抗率を表す。傾向１０２は、導線の抵抗率が炭素濃度の増加と共に概して増加することを示す。図示されるように、原子百分率で約０．５％から約２５％の間の炭素含有量内で、結果として生じる抵抗率は、実質的な量の炭素がない、例えば、０％の同等な導線の約１０倍未満以内のままである。

図５は、幾つかの実施形態により、タングステンと様々な量の炭素とを含む様々な導電性材料の測定されたｘ線回折パターンを示すグラフ１２０である。ｘ線回折パターン１２２、１２４、１２６、１２８および１３０は、３０分間窒素流環境で４５０℃でアニールされた後の、原子濃度で其々約０％、約２０％、約４５％、約５０％および約５５％を有する導電性材料に対応する。如何なる理論に拘束されることもなく、ｘ線回折パターン１２２の約４０．３°の２シータにおける回折ピーク１３６は、アルファ相タングステンの（１１０）面に一般的に起因する。さらに、如何なる理論に拘束されることもなく、ｘ線回折パターン１２２と比較すると、ｘ線回折パターン１２４、１２６、１２８および１３０の例えば、約４０．３°の２シータ近くのｘ線ピークのより高い幅は、ｘ線回折パターン１２２に対応する導電性材料の平均粒子寸法と比較すると、回折パターン１２４、１２６、１２８および１３０に対応する導電性材料におけるナノ構造の平均粒子寸法がより小さいことを示すことができる。さらには、如何なる理論に拘束されることもなく、例えば、ｘ線回折パターン１２２、１２４、１２６、１２８および１３０の約４０．３°の２シータ近傍のｘ線ピークによって示されるような、炭素の原子濃度の増加に伴う、隣接するバックグラウンドに対するｘ線ピークの強度の減少は、ｘ線回折パターン１２２、１２４、１２６、１２８および１３０に対応する導電性材料の非晶質材料の割合の増加を示すことができる。

図６Ａは、幾つかの他の実施形態による、金属導線と導電性炭素含有線とを含む積層を含む少なくとも一つの導線を有するメモリアレイ１６０を示す。メモリアレイ１６０は、メモリアレイ１６０の下部導線１５２および上部導線１５０のうちの少なくとも一つが金属導線（１５２ａおよび／または１５０ａ）と導電性炭素含有線（１５２ｂおよび／または１５０ｂ）とを含む積層を含み、導電性炭素含有線（１５２ｂおよび／または１５０ｂ）が、線伸長の方向において、非晶質炭素の電気抵抗率よりも低い電気抵抗率を有するという点を除いて、図２Ａのメモリアレイ１２と同様のコンポーネントを含む。金属導線１５２ａおよび１５０ａのうちの少なくとも一つは、例えば、Ａｌ、Ｃｕ、Ｎｉ、Ｃｒ、Ｃ
ｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｐｔ、Ａｕ、Ｉｒ、ＴａおよびＷを含む元素金属と、ＴｉＢ、ＴａＢ、ＷＢを含む導電性ホウ化物と、タンタルシリサイド、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイドおよびチタンシリサイドを含む導電性金属シリサイドと、ＲｕＯ_２およびＩｎＯ_２を含む導電性金属酸化物とを含む、図２Ａの上部導線５０および／または下部導線５２について上述された金属材料のうちの一つを含む。さらに、導電性炭素含有線１５２ｂおよび１５０ｂのうちの少なくとも一つは、線伸長方向（即ち、下部導線１５２および上部導線１５０に対して、其々ｘ方向およびｙ方向）において、非晶質炭素よりも低い電気抵抗率を有する炭素材料を含む。導電性炭素含有線１５２ｂおよび１５０ｂの少なくとも一つは、金属導線１５２ａおよび１５０ａと比較して異なる炭素量を含む。幾つかの実施形態においては、金属導線１５２ａおよび１５０ａのうちの双方のうちの一つは炭素を含まない。

幾つかの実施形態においては、導電性炭素含有線１５２ｂおよび１５０ｂのうちの少なくとも一つは、図６Ａにおいて、ほぼｘｙ平面に延びる、グラフェンモノレイヤーと時には呼ばれるグラフェンシートを一つ以上含む。本明細書で用いられる場合、グラフェンとは、均一にｓｐ^２結合された六方晶パターンで詰められた炭素の２次元結晶同素体を指す。グラフェンのシートは、１原子の厚さのグラファイト層として説明されることができる。幾つかの実施形態においては、導電性炭素含有線１５２ｂおよび１５０ｂのうちの少なくとも一つは、導電性炭素含有線１５２ｂおよび１５０ｂのうちの少なくとも一つの上部表面と下部表面との間に、１個から２０個の間のグラフェンシート、または１個から１０個の間のグラフェンシート、または１個から５個の間のグラフェンシートを含む。少なくとも一つのグラフェンシート、少なくとも５個のグラフェンシートまたは少なくとも１０個のグラフェンシートは、様々な実施形態により、約１００ｎｍを超える長さ、約５００ｎｍを超える長さ、約１μｍを超える長さ、または、導電性炭素含有線１５２ｂおよび１５０ｂのうちの少なくとも一つの全長にわたって、導電性炭素含有線１５２ｂおよび１５０ｂのうちの少なくとも一つの縦方向に沿って、（複数の）連続したグラフェンシートを形成する。このような断面部分は、例えば、断面透過電子顕微鏡法を用いて画像化されることができる。様々な実施形態においては、導電性炭素含有線１５２ｂおよび１５０ｂのうちの少なくとも一つは、約５０ｎｍ未満、約２０ｎｍ未満、または約１０ｎｍ未満の幅を有することができる。

幾つかの実施形態においては、グラフェンシートは、約．３ｎｍから約２０ｎｍの間、より具体的には、約０．３ｎｍから約１０ｎｍの間、ある実施形態においては、約０．３ｎｍから約５ｎｍの間の厚さを有する導電性炭素含有線１５２ｂおよび１５０ｂのうちの少なくとも一つを形成するように積み重ねられる。幾つかの実施形態においては、金属導線１５２ａおよび１５０ａのうちの少なくとも一つは、約１ｎｍから約２０ｎｍの間、または約１ｎｍから約１０ｎｍの間、または約１ｎｍから約５ｎｍの間の厚さを有する。幾つかの実施形態においては、下部導線１５２および上部導線１５０のうちの少なくとも一つは、約１．３ｎｍから約４０ｎｍの間、または約１．３ｎｍから約２０ｎｍの間、または約１．３ｎｍから約１０ｎｍの間の組み合わせられた厚さ（図６Ａにおけるｈ_５およびｈ_４）を有する。様々な実施形態においては、本明細書で記述される様々な層の様々な厚さは、様々な層の幅（例えば、ｗ_１）が約５０ｎｍ未満、約２０ｎｍ未満、または約１０ｎｍ未満である場合、具体的に選択されることができる。

このように、導線の厚さは、顕著に縮小されることができ、それによって、アスペクト比の減少により処理を簡略化することができる。約５０ｎｍの線幅に対して（例えば、５０ｎｍ技術ノードに対して）、約５０ｎｍから７０ｎｍの厚さのタングステンが適切な導電性のために使用される可能性がある一方で、約５ｎｍの厚さのタングステンと、５ｎｍの厚さのグラフェンとの二層が、実質的に同等の導電性を提供することができる。したがって、１未満のアスペクト比を達成することができる。

図６Ｂをここで参照すると、幾つかの他の実施形態によるメモリアレイ１７０は、下部導線１５６および上部導線１５４のうちの少なくとも一つを有することができ、これらは、少なくとも一つの導電性炭素含有線と、少なくとも一つの金属導線とを含む交互の層の積層を含む。図示された実施形態においては、下部導線１５６は、交互に積み重なる金属導線１５６ａと導電性炭素含有線１５６ｂとを含み、上部導線１５４は、交互に積み重なる金属導線１５４ａと炭素含有線１５４ｂとを含む。幾つかの実施形態においては、導電性炭素含有線１５６ｂおよび１５４ｂのうちの少なくとも一つは、図６Ｂにおいて、ほぼｘｙ平面に延びる、ときにはグラフェンモノレイヤーと呼ばれるグラフェンシートを一つ以上含む。幾つかの実施形態においては、下部導線１５６および上部導線１５４のうちの少なくとも一つは、約０．５ｎｍから約３ｎｍの間、より具体的には、約１ｎｍから約２ｎｍの間の厚さを有する金属導線（１５６ａ、１５４ａ）と、約０．３ｎｍから約３ｎｍの間、より具体的には約１ｎｍから約２ｎｍの間の厚さを有する導電性炭素含有線（１５６ｂ、１５４ｂ）との交互の積層を含むナノラミネートを含む。幾つかの実施形態においては、下部導線１５６および上部導線１５４のうちの少なくとも一つは、約０．８ｎｍから約４０ｎｍの間、より具体的には、約０．８ｎｍから約２０ｎｍの間、ある実施形態においては、約０．８ｎｍから約１０ｎｍの間の組み合わせられた厚さ（図６Ｂにおけるｈ_５’およびｈ_４’）を有する。本明細書に記述される様々な実施形態においては、本明細書で記述される導線、炭素含有線および金属導線の様々な厚さは、様々な層の幅（例えば、ｗ_１）が約５０ｎｍ未満、より具体的には、約２０ｎｍ未満、幾つかの実施形態においては、約１０ｎｍ未満である場合に、導線の特定の抵抗が達成されることができるように具体的に選択されることができる。

幾つかの実施形態においては、少なくとも一つの炭素含有線（図６Ａにおけるメモリアレイ１６０に対して１５２ｂおよび／もしくは１５０ｂ、ならびに図６Ｂにおけるメモリアレイ１７０に対して１５６ｂおよび／もしくは１５４ｂ）を有することによって、図６Ａの下部導線１５０および上部導線１５２のうちの少なくとも一つと、図６Ｂの下部導線１５６および上部導線１５４のうちの少なくとも一つは、図１のメモリアレイ１０の下部導線２２および上部導線２０のうちの対応する一つが有する高さ（ｈ_３およびｈ_１）と比較して、実質的により小さい高さ（それぞれ、図６Ａにおけるｈ_５およびｈ_４ならびに図６Ｂにおけるｈ_５’およびｈ_４’）を有することができる。類似の抵抗に対するより低い高さは、グラフェンの低い電気抵抗率に少なくともある程度は可能とすることができ、近接して離隔されたフィーチャに対するより低いアスペクト比での処理を容易にすることができる。

図６Ａおよび図６Ｂの図示された実施形態においては、導電性炭素含有線１５２ｂおよび１５０ｂならびに１５６ｂおよび１５４ｂは、対応する金属導線１５２ａおよび１５０ａならびに１５６ａおよび１５４ａの上に形成され、それによって、炭素含有材料、例えばグラフェンがその上に形成される金属導電性材料の適切な表面を選択するために有利となり得ることが理解されるだろう。例えば、堆積表面として適切な表面、例えばタングステンを有することは、グラフェンを形成するために有利となり得る。しかしながら、他の実施形態においては、金属導線１５２ａおよび１５０ａ（１５６ａおよび１５４ａ）の相対的な位置は、それぞれ、対応する導電性炭素含有線１５２ｂおよび１５０ｂ（１５６ｂおよび１５４ｂ）と交換されることができる。

図６Ａおよび図６Ｂの図示された実施形態においては、導電性炭素含有線１５２ｂおよび１５０ｂ（１５６ｂおよび１５４ｂ）は、最上部の線として形成され、それによってある構造をその上に形成するために有利となり得ることがさらに理解されるだろう。逆に、例えば、最上部の線として、金属導線１５２ａおよび１５０ａ（１５６ａおよび１５４ａ）を有することは、下にある炭素含有材料、例えばグラフェンに対する酸化バリアを提供
するうえで有利となり得る。

図６Ａおよび図６Ｂを参照すると、少なくとも一つの炭素含有線がグラフェンを含む実施形態においては、少なくとも一つの炭素含有線の電気抵抗率は、グラフェンを含まない同等な導線よりも、５倍を超えて低くなり得る。したがって、一例として、タングステンが約５から２５μΩ・ｃｍの間の範囲の電気抵抗率を有する場合、グラフェンを含む炭素含有線は、約１から５μΩ・ｃｍの間の範囲の電気抵抗率を有することができる。

メモリアレイの幾つかの実施形態においては、図２Ａ、図２Ｂ、図６Ａおよび図６Ｂを参照して上述された上部導線および下部導線の様々な実施形態は、図２Ａの上部導線５０および下部導線５２、図２Ｂの上部導線５４および下部導線５６、図６Ａの上部導線１５０および下部導線１５２、図６Ｂの上部導線１５４および下部導線１５６のうちの少なくとも一つについて上述された構造および材料のうちの任意のものを有するように、混合され、適合されることができることが理解されるだろう。例えば、幾つかの実施形態においては、上部導線および下部導線のうちの少なくとも一つまたはその双方は、金属材料と炭素（図２Ａを参照して上述された）、炭素のない金属材料（図２Ａを参照して上述された）、金属材料および炭素を含む層と、炭素のない金属材料を含む層と、を有する層の積層（図２Ｂを参照して上述された）、導電性炭素（例えば、グラフェン、図６Ａを参照して上述された）、または、導電性炭素（例えば、グラフェン）を含む層と金属材料を含む層とを有する層の積層（図６Ｂを参照して上述された）のうちの任意の一つを含むことができる。

図７Ａ−図７Ｄは、幾つかの実施形態による製造の様々な段階で示された、メモリセル積層を製造する方法を示す中間メモリアレイ構造の三次元概略図である。方法は、基板を提供することと、基板の上に下部導電性材料５２ａを形成し、パターン化することによって、第一の方向に延びる下部導線５２を形成することと、を含む（図７Ａ−図７Ｃ）。方法は、下部導線５２の上にメモリセル材料積層１４２を形成し、パターン化することをさらに含む（図７Ｂ−図７Ｄ）。方法は、下部導線の上に上部導電性材料５０ｂを形成し、パターン化することによって、第二の方向に延びる上部導線５０を形成することをさらに含む（図７Ｃ−図７Ｄ）。さらに、メモリセル積層１４２を形成することは、上部導線および下部導線（５０および／または５２）のうちの少なくとも一つと、第一のアクティブ素子および第二のアクティブ素子のうち近い方との間に挟まれた電極（６２および／または７０）を形成することを含む。セル材料積層、導線および電極の材料は、図２Ａ−図２Ｂ、図３−図５および図６Ａ−図６Ｂを参照して上述された同様の対応する材料を含む。具体的には、上部導線５０および下部導線５２のうちの少なくとも一つは、図２Ａ−図２Ｂおよび図６Ａ−図６Ｂを参照して上述されたように炭素を含むことができる。

図示の明瞭性および容易性のために示されていないが、図示されたアレイ構造は、基板の上に形成され、これは、とりわけ、バルク半導体基板とともに、その上に形成された集積構造を含むことができることが理解されるだろう。

本明細書で用いられる場合、また、本明細書を通じて、“サブトラクティブパターン化”とは、画定されるべき構造が材料の除去によってパターン化されるプロセスシーケンスを指す。例えば、“サブトラクティブパターン化プロセス”は、パターン化されるべき領域に重なるエッチマスク構造をまずリソグラフィーによって提供することと、その後エッチングすることとを含むことができ、マスク構造によって覆われる領域内の材料が保護されるが、露出された領域内の材料がエッチング除去プロセスによって除去されるようにする。

以下、二つの上部導線および二つの下部導線と、それらの交点でその間に配置される４
つのメモリセル積層の短い部分のみが、メモリセルを製造する方法を図示するために用いられるだろう。しかしながら、実際には、多くの平行線が、メモリアレイを広げるように形成されることができることを当業者は理解するであろう。

図７Ａの中間アレイ構造１４０ａを参照すると、幾つかの実施形態により、メモリセルを製造する方法は、基板（図示せず）の上に下部導電性材料５２ａを形成することと、下部導電性材料５２ａの上にメモリセル材料積層１４２ａを形成することと、を含む。図示された実施形態においては、メモリセル材料積層１４２ａは、下部導電性材料５２ａ上の下部電極材料７０ａと、下部電極材料７０ａ上の第一のアクティブ材料、例えばセレクタ素子材料３８ａと、セレクタ素子材料３８ａ上の中間電極材料６６ａと、中間電極材料６６ａ上の第二のアクティブ材料、例えば、ストレージ素子材料３４ａと、ストレージ素子材料３４ａ上の上部電極材料６２ａと、を含む。下部導電性材料５２ａとメモリセル材料積層１４２ａの前述の特徴は、例えば、他の堆積技術の中でもとりわけ、物理蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ）および原子層堆積（ＡＬＤ）などの堆積技術によって形成されることができる。各特徴は、シリコンウェーハなどの基板全体の上にブランケット層として最初に形成されることができる。

図２Ａおよび図２Ｂの其々下部導線５２および５６について上述された材料積層と同様に、図７Ａの下部導電性材料５２ａは、金属、例えばタングステンと、炭素とを含むことができる。これらの実施形態においては、金属と炭素は、金属、例えばタングステンを含む第一ターゲットと、炭素を含む第二ターゲットとを用いて、マルチターゲットＰＶＤチャンバ内で同時スパッタリングされることができる。他の実施形態においては、金属と炭素は、金属、例えばタングステンと、炭素との混合物を含む単一ターゲットを用いて、単一ターゲットＰＶＤチャンバ内で同時スパッタリングされることができる。

図６Ａおよび図６Ｂの其々の下部導線１５２および１５６について上述された材料積層と同様に、図７Ａの下部導電性材料５２ａは、金属導電性材料と、導電性炭素含有材料とを含む積層を含むことができる。これらの実施形態においては、金属導電性材料、例えばタングステン含有材料は、ＰＶＤプロセスを用いて形成されることができ、続いて、化学蒸着プロセスを用いて炭素含有材料、例えばグラフェン含有材料が形成される。有利なことに、幾つかの実施形態においては、グラフェンを含む炭素含有材料は、比較的大きな単一のグラフェンシートの拡大に適した表面を有する金属導電性材料を形成した後で形成されることができ、比較的大きな単一のグラフェンシートは、約１００ｎｍ×１００ｎｍを超えるか、約５００ｎｍ×５００ｎｍを超えるか、または約１μｍ×１μｍを超える面積を有することができる。グラフェンシートは、例えば、２００ｍｍＳｉウェーハ、３００ｍｍＳｉウェーハ、または４５０ｍｍＳｉウェーハにわたって形成されることができる。

さらに、図２Ｂを参照して記述されたように、下部電極材料７０ａ、セレクタ素子材料３８ａ上の中間電極材料６６ａおよび上部電極材料６２ａのうちの任意の一つ以上は、非晶質炭素を含むことができるか、または金属、例えば、タングステンと炭素とを含むことができ、それらは、下部導電性材料５２ａと比較して、金属と炭素の同様の原子百分率または異なる原子百分率を有することができる。

図７Ｂの中間アレイ構造１４０ｂを参照すると、幾つかの実施形態により、メモリセルを製造する方法は、メモリセル材料積層１４２ａと下部導電性材料５２ａ（図７Ａ）とをサブトラクティブパターン化し、双方ともｘ方向に延びる下部導線５２上のメモリセルライン積層１４２ｂを形成することを含む。幾つかの実施形態においては、メモリセルライン積層１４２ｂおよび下部導線５２は、異なる材料が接触すると異なるエッチング化学反応が用いられるドライリアクティブイオンエッチングプロセスなどの、単一のマスクプロセスおよび／もしくは単一のエッチングプロセス、またはスパッタエッチングを用いて、
パターン化される。セルライン積層１４２ｂは、下部導線２２上の下部電極線７０と、下部電極線７０上のセレクタ素子線３８ｂと、セレクタ素子線３８ｂ上の中間電極線６６ｂと、中間電極線６６ｂ上のストレージ素子線３４ｂと、ストレージ素子線３４ｂ上の上部電極線６２ｂとを含む。

上述されたように、セルライン積層１４２ｂのラインのうちの任意の一つは、ブランケットセル材料積層１４２ａ（図７Ａ）からそれらを省略することによって省略されることができる。例えば、上部線、例えばストレージ素子線３４ｂおよび／または上部電極線６２ｂのうちの一つ以上は省略されることができ、その後のプロセスでｙ方向に延びる線として堆積され、パターン化されることができる（図７Ｃおよび図７Ｄを参照してさらに記述される）。さらに、下部電極線７０、中間電極線６６ｂおよび上部電極線６２ｂのうちの一つ以上は省略されることができる。

図７Ｂを依然参照すると、幾つかの実施形態により、隣接するライン積層間のライン間の空間は、誘電体材料で充填され、絶縁誘電体領域４８を形成する。空間を充填するのに適切な誘電体材料は、例えば、シリコン酸化物およびシリコン窒化物を含むことができ、これらは、業界で既知の適切な間隙充填プロセスによって堆積されることができる。導線５２内に炭素を含有させることで、粗さおよび／または厚さを減少させることができ、それによって、その後の間隙充填プロセスを容易にすることができる。隣接する下部ライン積層間のライン間の空間が誘電体材料で充填されて、絶縁誘電体領域４８ａを形成すると、中間アレイ構造１４０ｂは、化学機械研磨され、絶縁誘電体領域４８によって挟まれた上部電極線６２ｂの交互の表面を含む実質的に平坦な表面を露出することができる。

図７Ｃの中間アレイ構造１４０ｃを参照すると、幾つかの実施形態により、メモリセル積層を製造する方法は、図７Ｂの実質的に平坦な表面上に上部導電性材料５０ｂを堆積することをさらに含む。上部導電性材料５０ｂは、実質的に同様または同一の材料を含むことができ、図７Ａの下部導電性材料５２ａを形成するために上述されたのと実質的に同様または同一のプロセスを用いて形成されることができ、これは、例えば、タングステンなどの金属と、炭素とを含むことができるか、または金属導電性材料と、導電性炭素含有材料とを含む積層を含むことができる。

図７Ｄの中間アレイ構造１４０ｄを参照すると、幾つかの実施形態により、メモリセルを製造する方法は、ｙ方向に延びる壁構造１４４を形成するためにサブトラクティブパターン化することをさらに含む。壁構造１４４は、ｙ方向に延びる上部導線５０とメモリセル積層１４２の少なくとも一部とを含む。したがって、図７Ｂのメモリセルライン積層１４２ｂは、分離された、例えば、ピラー形状のメモリセル積層１４２にパターン化される。図示された実施形態においては、壁構造１４４を形成するためにサブトラクティブパターン化することによって形成されるメモリセル積層１４２の少なくとも一部は、上部電極線６２と、ストレージ素子３４と、中間電極６６と、セレクタ素子３８とを含む。

図７Ｄに示された実施形態においては、エッチングは、セレクタ素子３８を形成するためのエッチングの後、停止され、結果として生じるセル積層１４２が、上部電極６２と、ストレージ素子３４と、中間電極６６と、セレクタ素子３８と、下部電極線７０とを含むようにする。しかしながら、エッチングは、壁構造の任意の層をエッチングした後、停止されることができ、セル積層コンポーネント層、例えば、セレクタ素子３８のうちの任意の一つが下部電極線７０と同様の線を形成することができるようにする。

幾つかの実施形態においては、下部導線５２および／または上部導線５０が少なくとも部分的に非晶質である導電性材料を含む場合、下部導線５２および／または上部導線５０を形成することは、アルファ相またはベータ相のタングステンのうちの少なくとも一つを
含む粒子を沈殿させることと、粒子の炭素含有量を超える炭素含有量を有するマトリクスを形成することとを含む。

ストレージ素子線３４ｂおよび／または上部電極線６２ｂが、図７Ａおよび図７Ｂを参照して上述されたように、メモリセル積層１４２ｂから省略される実施形態においては、ストレージ素子材料３４ａ（図７Ａ）および／または上部電極材料６２ａ（図７Ａ）は、上部導電性材料５０ｃ（図７Ｃ）で堆積されることができ、その後、ｙ方向に延びるラインを形成するためにパターン化されることができる。さらに、下部電極線７０、中間電極６６および上部電極６２のうちの一つ以上は省略されることができる。

本明細書に記述された様々な実施形態は、メモリデバイスおよびその形成方法という文脈で記述されてきたが、本発明の態様はそのように限定されることはなく、集積回路（ＩＣ）デバイスおよびその形成方法という他の文脈で適用されることができる。一例においては、ＩＣデバイスは、様々な個別のデバイス間の電気的接続を提供するための導線、例えば、メタライゼーション線を含むことができる。このような導線は、タングステンと炭素とを含むことができる。さらに、このような導線は、少なくとも部分的に非晶質とすることができる。例えば、導線は、原子百分率で約０．５％から約２０％の炭素を有することができる。導線は、導線の厚さの約２．５％未満の二乗平均平方根値を有する表面粗さを有する。幾つかの実施形態においては、導線は、少なくとも一つの金属線と、タングステンおよび炭素を含む少なくとも一つの合金線とを含む交互の層の積層を含み、少なくとも一つの合金線は、少なくとも部分的に非晶質とすることができる。導線は、図７Ａ−図７Ｄを参照して上述されたものと同様のプロセスを用いて形成されることができる。

別の例においては、ＩＣデバイスは、導線、例えば、メタライゼーション線を含むことができ、これは、金属導線と、導電性炭素含有線とを含む積層を含み、導電性炭素含有線は、非晶質炭素の電気抵抗率よりも低い、線伸長方向における電気抵抗率を有する。導電性炭素含有線は、グラフェンを含むことができるか、および／または、金属導線はタングステンを含むことができる。幾つかの実施形態においては、導線は、金属導線と、導電性炭素含有線との交互の層を含む積層を含む。導線のスペクト比は、約１未満とすることができる。導線は、図７Ａ−図７Ｄを参照して上述されたのと同様のプロセスを用いて形成されることができる。

本発明は、ある実施形態に関して記述されてきたが、本明細書で説明された特徴および利点の全てを提供するわけではない実施形態を含む、当業者に明らかな他の実施形態もまた、本発明の範囲内にある。さらに、上述された様々な実施形態は、さらなる実施形態を提供するために組み合わせられることができる。さらに、一実施形態という文脈で示されたある特徴は、他の実施形態にも組み入れられることができる。したがって、本発明の範囲は、添付された請求項に対する参照によってのみ定義される。

Claims (37)

1. 第一の方向に延びる下部導線であって、少なくとも第一の材料と少なくとも第二の材料との交互の層を含む下部導線と、
   第二の方向に延び、前記下部導線と交差する上部導線であって、該上部導線は、少なくとも第三の材料と少なくとも第四の材料との交互の層を含み、前記上部導線および前記下部導線の前記交互の層のうちの少なくとも一つはタングステンと炭素とを含む、上部導線と、
   前記上部導線と前記下部導線との交点において挟まれたメモリセル積層であって、
   前記下部導線の上の第一のアクティブ素子、および、前記第一のアクティブ素子の上に配設された第二のアクティブ素子であって、前記第一のアクティブ素子および前記第二のアクティブ素子のうちの一方はストレージ素子を含み、前記第一のアクティブ素子および前記第二のアクティブ素子のうちの他方はセレクタ素子を含む、第一のアクティブ素子および第二のアクティブ素子と、
   前記第一のアクティブ素子と前記下部導線との間に挟まれた電極と、
   前記第二のアクティブ素子と前記上部導線との間に挟まれた第二の電極と、
   を含むメモリセル積層と、
   を含むメモリデバイス。
2. 前記メモリデバイスは、相変化メモリデバイスであり、前記第一のアクティブ素子は、第一のカルコゲナイド組成物を含むストレージ素子であり、前記第二のアクティブ素子は、第二のカルコゲナイド組成物を含むセレクタ素子である、請求項１に記載のメモリデバイス。
3. 前記上部導線および前記下部導線のうちの前記少なくとも一つは、少なくとも部分的に非晶質である、請求項１に記載のメモリデバイス。
4. 前記上部導線および前記下部導線のうちの前記少なくとも一つは、原子百分率で約０．５％から約２０％の間の炭素を含む、請求項１に記載のメモリデバイス。
5. 前記上部導線および前記下部導線のうちの前記少なくとも一つは、前記上部導線および前記下部導線のうちの前記少なくとも一つの厚さの約２．５％未満の二乗平均平方根値を有する表面粗さを有する、請求項１に記載のメモリデバイス。
6. 前記上部導線および前記下部導線のうちの前記少なくとも一つの前記厚さは、約１００ｎｍ以下であり、前記上部導線および前記下部導線のうちの前記少なくとも一つの幅は、約５０ｎｍ以下である、請求項５に記載のメモリデバイス。
7. 前記上部導線および前記下部導線のうちの前記少なくとも一つは、少なくとも一つの金属線と、タングステンおよび炭素を含む少なくとも一つの合金線とを含む交互の層の積層を含む、請求項１に記載のメモリデバイス。
8. 前記少なくとも一つの合金線は少なくとも部分的に非晶質である、請求項７に記載のメモリデバイス。
9. 第一の方向に延びる下部導線であって、少なくとも第一の材料と少なくとも第二の材料との交互の層を含む下部導線と、
   第二の方向に延び、前記下部導線と交差する上部導線であって、少なくとも第三の材料と少なくとも第四の材料との交互の層を含む上部導線と、
   前記上部導線と前記下部導線との交点に形成された相変化メモリセルであって、カルコゲナイド材料を含むアクティブ素子を含む相変化メモリセルと、
   を含み、
   前記第一の材料、前記第二の材料、前記第三の材料、または前記第四の材料のうちの少なくとも一つは金属導線を含み、
   前記第一の材料、前記第二の材料、前記第三の材料、または前記第四の材料のうちの少なくとも一つは導電性炭素含有線を含み、
   前記導電性炭素含有線は、線伸長方向において、非晶質炭素の電気抵抗率よりも低い電気抵抗率を有する、メモリデバイス。
10. 前記導電性炭素含有線を含む前記層はグラフェンの多層を含む、請求項９に記載のメモリデバイス。
11. 前記導電性炭素含有線を含む前記層は、２０モノレイヤー未満のグラフェンを含む、請求項１０に記載のメモリデバイス。
12. 前記導電性炭素含有線を含む前記層は、約１ｎｍから約１０ｎｍの間の厚さを有し、前記上部導線および前記下部導線のうちの前記少なくとも一つの幅は、約５０ｎｍ以下である、請求項１０に記載のメモリデバイス。
13. 前記金属導線を含む前記層はタングステンを含む、請求項９に記載のメモリデバイス。
14. 前記上部導線および前記下部導線のうちの前記少なくとも一つは、前記金属導線と前記導電性炭素含有線との交互の層を含む積層を含む、請求項９に記載のメモリデバイス。
15. 前記炭素含有線の厚さは、約０．５ｎｍと約３ｎｍとの間であり、前記上部導線および前記下部導線のうちの前記少なくとも一つの幅は、約５０ｎｍ以下である、請求項１４に記載のメモリデバイス。
16. 前記上部導線および前記下部導線のうちの前記少なくとも一つのアスペクト比は、約１未満である、請求項９に記載のメモリデバイス。
17. 前記相変化メモリセルは、前記上部導線および前記下部導線のうちの前記少なくとも一つと接触する電極を含む、請求項９に記載のメモリデバイス。
18. 第一の方向に延びる下部導線と、
    第二の方向に延び、前記下部導線と交差する上部導線と、
    前記上部導線と前記下部導線との交点に形成された可変抵抗メモリセルと、
    を含み、
    前記上部導線および前記下部導線のうちの少なくとも一つは、
    アルファ相またはベータ相のタングステンのうちの少なくとも一つを含む粒子と、
    前記粒子の炭素含有量よりも大きい炭素含有量を有するマトリクスと、
    を含む、メモリデバイス。
19. 前記上部導線および前記下部導線のうちの前記少なくとも一つは、少なくとも部分的に非晶質である、請求項１８に記載のメモリデバイス。
20. 前記マトリクスは、少なくとも部分的に非晶質である、請求項１８に記載のメモリデバイス。
21. メモリデバイスを製造する方法であって、
    基板を提供することと、
    前記基板の上に下部導電性材料を形成し、パターン化することによって、第一の方向に延びる下部導線を形成することであって、前記下部導線は、少なくとも第一の材料と少なくとも第二の材料との交互の層を含む、ことと、
    メモリセル材料積層を形成し、パターン化することによって、前記下部導線上にメモリセル積層を形成することであって、前記メモリセル材料積層は、第一のアクティブ材料と、前記第一のアクティブ材料の上の第二のアクティブ材料とを含み、前記第一のアクティブ材料および前記第二のアクティブ材料のうちの一方はストレージ材料を含み、前記第一のアクティブ材料および前記第二のアクティブ材料のうちの他方はセレクタ材料を含む、ことと、
    前記下部導線の上に上部導電性材料を形成し、パターン化することによって、第二の方向に延びる上部導線を形成することと、
    を含み、
    前記上部導線および前記下部導線のうちの少なくとも一つは、タングステンと炭素とを含み、
    前記メモリセル積層を形成することは、前記第一のアクティブ材料と前記下部導線との間に挟まれた電極を形成することを含み、
    前記メモリセル積層を形成することは、前記第二のアクティブ材料と前記上部導線との間に挟まれた第二の電極を形成することを含む、方法。
22. 前記メモリセル材料積層を形成することは、第一のカルコゲナイド組成物を含む前記第一のアクティブ材料を形成することと、第二のカルコゲナイド組成物を含む前記第二のアクティブ材料を形成することとを含む、請求項２１に記載の方法。
23. 前記下部導線を形成することと、前記上部導線を形成することとのうちの少なくとも一つは、少なくとも部分的に非晶質である導電性材料を形成することを含む、請求項２１に記載の方法。
24. 前記上部導線および前記下部導線のうちの前記少なくとも一つは、原子百分率で約１％から約２０％の間の炭素を含む、請求項２１に記載の方法。
25. 少なくとも部分的に非晶質である前記導電性材料を形成することは、
    アルファ相またはベータ相のタングステンのうちの少なくとも一つを含む粒子を沈殿させることと、
    前記粒子の炭素含有量よりも大きい炭素含有量を有するマトリクスを形成することと、
    を含む、請求項２３に記載の方法。
26. 前記下部導電性材料を形成することは、前記下部導電性材料の厚さの約２．５％から約７．５％の間の二乗平均平方根値を有する表面粗さを有する前記下部導電性材料を形成することを含む、請求項２１に記載の方法。
27. 前記下部導線を形成すること、または前記上部導線を形成することとのうちの少なくとも一つは、少なくとも一つの金属線と、タングステンおよび炭素を含む少なくとも一つの合金線とを含む積層を形成することを含む、請求項２１に記載の方法。
28. 前記メモリセル積層を形成することは、単一のマスクを用いて、メモリセルライン積層と、前記第一の方向に延びる前記下部導線とをパターン化することを含む、請求項２１に記載の方法。
29. 前記メモリセル積層を形成することは、前記メモリセルライン積層をパターン化した後、前記第二の方向で前記メモリセルライン積層の前記第一のアクティブ材料および前記第二のアクティブ材料を分離することをさらに含み、前記メモリセルライン積層を分離することと、前記上部導線を形成することとは、単一のマスクを用いて実施される、請求項２８に記載の方法。
30. 前記上部導線および前記下部導線のうちの前記少なくとも一つを形成することは、物理蒸着を用いて堆積することを含む、請求項２１に記載の方法。
31. 物理蒸着を用いて堆積することは、タングステンを含む第一のターゲットと、炭素を含む第二のターゲットとを同時スパッタリングすることを含む、請求項３０に記載の方法。
32. メモリデバイスを製造する方法であって、
    基板を提供することと、
    前記基板の上に下部導電性材料を形成し、パターン化することによって、第一の方向に延びる下部導線を形成することであって、前記下部導線は、少なくとも第一の材料と少なくとも第二の材料との交互の層を含む、ことと、
    前記下部導線の上に上部導電性材料を形成し、パターン化することによって、第二の方向に延びる上部導線を形成することであって、前記上部導線は、少なくとも第三の材料と少なくとも第四の材料との交互の層を含む、ことと、
    前記下部導線と前記上部導線との間の、前記下部導線と前記上部導線との交点に相変化メモリセルを形成することであって、前記相変化メモリセルは、セレクタ素子とストレージ素子とを含み、前記下部導線と、前記セレクタ素子および前記ストレージ素子のうちの少なくとも一つとは、単一のマスクプロセスを用いて前記第一の方向にパターン化され、前記上部導線と、前記セレクタ素子および前記ストレージ素子のうちの前記少なくとも一つは、単一のマスクプロセスを用いて前記第二の方向にパターン化され、前記セレクタ素子および前記ストレージ素子のうちの前記少なくとも一つが、前記相変化メモリセルを形成した後、第一の方向および第二の方向の双方に分離されるようにする、ことと、
    を含み、
    前記第一の材料、前記第二の材料、前記第三の材料、または前記第四の材料のうちの少なくとも一つは金属導線を含み、
    前記第一の材料、前記第二の材料、前記第三の材料、または前記第四の材料のうちの少なくとも一つは導電性炭素含有線を含み、
    前記導電性炭素含有線は、線伸長の方向において、非晶質炭素の電気抵抗率よりも低い電気抵抗率を有する、方法。
33. 前記下部導線および前記上部導線を含む前記層のうちの前記少なくとも一つを形成することは、グラフェンの多層を堆積することを含む、請求項３２に記載の方法。
34. メモリデバイスを製造する方法であって、
    基板を提供することと、
    前記基板の上に下部導電性材料を形成し、パターン化することによって、第一の方向に延びる下部導線を形成することと、
    ストレージ素子とセレクタ素子とを含む可変抵抗メモリセルを形成することと、
    前記下部導線の上に、上部導電性材料を形成し、パターン化することによって、第二の方向に延びる上部導線を形成することと、
    を含み、
    前記上部導線および前記下部導線のうちの少なくとも一つは、
    アルファ相またはベータ相のタングステンのうちの少なくとも一つを含む粒子と、
    前記粒子の炭素含有量よりも大きい炭素含有量を有するマトリクスと、
    を含む、方法。
35. 前記上部導線を形成することと、前記下部導線を形成することとのうちの少なくとも一つは、少なくとも部分的に非晶質である導電性材料を形成することを含む、請求項３４に記載の方法。
36. 前記上部導線を形成することと、前記下部導線を形成することとのうちの少なくとも一つは、
    アルファ相またはベータ相のタングステンのうちの少なくとも一つを含む粒子を形成することと、
    前記粒子の炭素含有量よりも大きい炭素含有量を有するマトリクスを形成することと、
    を含む、請求項３４に記載の方法。
37. 前記第一の材料、前記第二の材料、前記第三の材料、および前記第四の材料のうちの少なくとも二つは同じ材料である、請求項１に記載のメモリデバイス。