JP6531880B2 - ノイズ除去回路およびノイズ除去素子 - Google Patents

Description

本発明は、ノイズ除去回路およびノイズ除去素子に関し、特に、ＤＣ−ＤＣコンバータの入力ラインおよび出力ラインのうちの少なくとも一方のラインと、グランドと、スイッチング制御ＩＣのグランド端子との間に接続されるノイズ除去回路およびノイズ除去素子に関する。

スイッチング素子およびインダクタを備え、入力電圧を昇圧または降圧させて出力するＤＣ−ＤＣコンバータが知られている。

特許文献１の図６等には、出力ラインに設けられた平滑コンデンサとグランドとの間に直列にインダクタを配置することによって、ノイズを抑制するようにしたＤＣ−ＤＣコンバータモジュールが記載されている。

特許第４３２５７４７号公報

しかしながら、特許文献１に記載のＤＣ−ＤＣコンバータモジュールでは、平滑コンデンサとグランドとの間に直列に配置されたインダクタによって高周波帯のパルス電流を抑制することはできるが、当該インダクタの値によっては低周波帯のリプル電圧などのノイズを十分に抑制することができないという問題があった。

本発明は、上記課題を解決するものであり、高周波帯のノイズとともに低周波帯のノイズを効果的に抑制することが可能なノイズ除去回路およびノイズ除去素子を提供することを目的とする。

本発明のノイズ除去回路は、
ＤＣ−ＤＣコンバータの入力ラインおよび出力ラインのうちの少なくとも一方のラインと、グランドと、前記ＤＣ−ＤＣコンバータに含まれるスイッチング制御ＩＣのグランド端子との間に接続されるノイズ除去回路であって、
前記少なくとも一方のラインと前記グランド端子との間に接続される第１のキャパシタと、
前記少なくとも一方のラインと前記グランドとの間に接続される第２のキャパシタと、
前記グランド端子と前記グランドとの間に接続される第１のインダクタと、
を備えることを特徴とする。

前記第２のキャパシタの容量は、前記第１のキャパシタの容量以上であってもよい。

前記第１のキャパシタは、前記出力ラインと前記グランド端子との間に接続され、
前記第２のキャパシタは、前記出力ラインと前記グランドとの間に接続され、
前記入力ラインと前記グランド端子との間に接続される第３のキャパシタと、
前記入力ラインと前記グランドとの間に接続される第４のキャパシタと、
をさらに備えていてもよい。

前記第４のキャパシタの容量は、前記第３のキャパシタの容量以上であってもよい。

前記第１のインダクタには、入力側インダクタと出力側インダクタが含まれており、
前記入力側インダクタは入力側グランド線を介して前記グランドと接続され、前記出力側インダクタは出力側グランド線を介して前記グランドと接続されていてもよい。

前記少なくとも一方のラインと前記第１のキャパシタとの間に接続される第２のインダクタをさらに備えていてもよい。

本発明のノイズ除去素子は、
ＤＣ−ＤＣコンバータの入力ラインおよび出力ラインのうちの少なくとも一方のラインと、グランドと、前記ＤＣ−ＤＣコンバータに含まれるスイッチング制御ＩＣのグランド端子との間に接続されるノイズ除去素子であって、
フェライト積層基板と、
前記フェライト積層基板上に実装され、一端が前記少なくとも一方のラインと接続され、他端が前記グランド端子と接続される第１のキャパシタと、
前記フェライト積層基板内に内部配線により設けられるインダクタであって、一端が前記第１のキャパシタと接続されており、他端が前記第１のキャパシタとは異なる第２のキャパシタと接続される第１のインダクタと、
前記フェライト積層基板の表面に設けられ、前記第１のキャパシタと前記グランド端子との間を接続する表面配線と、
を備えることを特徴とする。

前記第２のキャパシタは、前記フェライト積層基板上に実装され、一端が前記少なくとも一方のラインと接続され、他端が前記グランドと接続されるように構成されていてもよい。

前記第２のキャパシタの容量は、前記第１のキャパシタの容量以上であってもよい。

上記ノイズ除去素子において、前記第１のキャパシタの前記一端は、前記出力ラインと接続され、
前記第２のキャパシタの一端は、前記出力ラインと接続され、
前記フェライト積層基板上に実装され、一端が前記入力ラインと接続され、他端が前記グランド端子と接続される第３のキャパシタと、
前記フェライト積層基板上に実装され、一端が前記入力ラインと接続され、他端が前記グランドと接続される第４のキャパシタと、
をさらに備えていてもよい。

上記ノイズ除去素子において、前記第４のキャパシタの容量は、前記第３のキャパシタの容量以上であってもよい。

上記ノイズ除去素子において、前記第１のインダクタには、入力側インダクタと出力側インダクタが含まれており、
前記表面配線には、前記入力側インダクタと前記グランドとを接続するための入力側グランド用表面配線と、前記出力側インダクタと前記グランドとを接続するための出力側グランド用表面配線が含まれていてもよい。

上記ノイズ除去素子は、前記フェライト積層基板内に内部配線により設けられるインダクタであって、一端が前記少なくとも一方のラインと接続されており、他端が前記第１のキャパシタと接続される第２のインダクタをさらに備えていてもよい。

前記フェライト積層基板は、非磁性体層と、前記非磁性体層に比べて透磁率が大きい磁性体層とを備え、
前記第１のインダクタおよび前記第２のインダクタは、前記磁性体層に配置されていてもよい。

前記非磁性体層は、前記磁性体層を挟むように配置されていてもよい。

本発明のノイズ除去回路によれば、高周波帯のパルス電流は、第１のキャパシタおよび第１のインダクタが設けられているラインを通ることによって抑制され、低周波帯のノイズは、第２のキャパシタを通ることにより抑制される。これにより、高周波帯のノイズとともに、低周波帯のノイズを効果的に抑制することができる。

また、本発明のノイズ除去素子によれば、高周波帯のパルス電流は、第１のキャパシタ、および第１のインダクタとして機能する内部配線を通って抑制され、低周波帯のノイズは、第２のキャパシタを通って抑制される。これにより、高周波帯のノイズとともに、低周波帯のノイズを効果的に抑制することができる。

降圧型のＤＣ−ＤＣコンバータの回路の一例を示す図である。 本発明の第１の実施形態におけるノイズ除去回路を示す図である。 第１の実施形態におけるノイズ除去回路を具現化したノイズ除去素子の外観を示す斜視図である。 図３に示すノイズ除去素子の平面図である。 （ａ）は、図３に示すノイズ除去素子をＶ−Ｖ線で切断したときの切断面を示す図、（ｂ）は、内部配線の位置を示す斜視図、（ｃ）は、ビアホール導体の代わりにコイルを設けた場合の斜視図である。 第１の実施形態におけるノイズ除去素子の別の構成例を示す斜視図である。 （ａ）は、第１の実施形態におけるノイズ除去素子のさらに別の構成例を示す斜視図、（ｂ）は平面図、（ｃ）は、図７（ａ）のＶＩＩＣ−ＶＩＩＣ線で切断したときの切断面を示す図である。 第２の実施形態におけるノイズ除去回路を示す図である。 （ａ）は、第２の実施形態におけるノイズ除去回路を具現化したノイズ除去素子の平面図、（ｂ）は、第２の実施形態におけるノイズ除去素子の別の構成例を示す平面図である。 第２の実施形態におけるノイズ除去回路の変形構成例を示す図である。 図１０に示す第２の実施形態の変形例におけるノイズ除去回路を具現化したノイズ除去素子の平面図である。 第３の実施形態におけるノイズ除去回路を示す図である。 第３の実施形態におけるノイズ除去回路を含むＤＣ−ＤＣコンバータの回路を具現化したノイズ除去素子の平面図である。 図１３に示すノイズ除去素子をＸＩＶ−ＸＩＶ線で切断したときの断面図である。 ノイズ除去素子を構成するフェライト積層基板の各層を示す平面図である。 （ａ）は、第３の実施形態におけるノイズ除去素子の別の構成例を示す図であり、（ｂ）は、図１６（ａ）に示すノイズ除去素子をＸＶＩＢ−ＸＶＩＢ線で切断したときの切断面を示す図である。 ＤＣ−ＤＣコンバータの入力側に設けられたノイズ除去回路の構成を示す図である。 第３の実施形態におけるノイズ除去回路に、第３のキャパシタと第４のキャパシタを追加した構成のノイズ除去回路を示す図である。

以下に本発明の実施形態を示して、本発明の特徴とするところをさらに具体的に説明する。

まず初めに、ＤＣ−ＤＣコンバータの回路について説明し、その後に、本発明のノイズ除去回路について説明する。

＜ＤＣ−ＤＣコンバータ＞
図１は、降圧型のＤＣ−ＤＣコンバータ１００の回路の一例を示す図である。ＤＣ−ＤＣコンバータ１００は、スイッチング制御ＩＣ１０１と、メインインダクタ１０２と、入力側キャパシタ１０３と、出力側キャパシタ１０４とを備える。このＤＣ−ＤＣコンバータ１００は、非絶縁型のＤＣ−ＤＣコンバータである。

スイッチング制御ＩＣ１０１は、スイッチング素子と、スイッチング素子のオン／オフを制御する制御回路とを少なくとも備える。スイッチング制御ＩＣ１０１は、他の機能、例えば、通信制御機能を有していてもよい。

スイッチング制御ＩＣ１０１の入力端子１０１ａは、入力ライン１０５と接続されている。入力ライン１０５とグランドとの間には、入力側キャパシタ１０３が設けられている。

スイッチング制御ＩＣ１０１の出力端子１０１ｂには、メインインダクタ１０２の一端が接続されており、当該メインインダクタ１０２の他端は、出力ライン１０６と接続されている。出力ライン１０６とグランドとの間には、出力側キャパシタ１０４が設けられている。

スイッチング制御ＩＣ１０１のグランド端子１０１ｃは、基準電位であるグランド（接地電位）と接続されている。

上述した構成を備えたＤＣ−ＤＣコンバータ１００は、スイッチング制御ＩＣ１０１によるスイッチング制御により、入力ライン１０５に入力される入力電圧Ｖｉｎを降圧し、出力ライン１０６から出力電圧Ｖｏｕｔを出力する。

このとき、ＤＣ−ＤＣコンバータは、スイッチング素子によるスイッチングを行っており、スイッチング周波数に準じた低周波帯のノイズやスイッチング周波数よりも高周波帯のパルス電流などが発生する。

＜第１の実施形態＞
図２は、本発明の第１の実施形態におけるノイズ除去回路を示す図である。なお、図１に示すＤＣ−ＤＣコンバータの回路と同じ部分については、同一の符号を付して詳しい説明は省略する。

第１の実施形態におけるノイズ除去回路１０は、第１のキャパシタ１１と、第２のキャパシタ１２と、インダクタ（第１のインダクタ）１３とを備える。このノイズ除去回路１０は、ＤＣ−ＤＣコンバータ１００の出力ライン１０６と、グランドと、スイッチング制御ＩＣ１０１のグランド端子１０１ｃとの間に接続されている。

第１のキャパシタ１１は、出力ライン１０６と、スイッチング制御ＩＣ１０１のグランド端子１０１ｃとの間に接続されている。

第２のキャパシタ１２は、出力ライン１０６と、グランドとの間に接続されている。この第２のキャパシタ１２は、図１に示す出力側キャパシタ１０４に対応するものである。すなわち、第２のキャパシタ１２は、ＤＣ−ＤＣコンバータ１００を構成する出力側キャパシタでもある。

本実施形態において、第２のキャパシタ１２の容量は、第１のキャパシタ１１の容量よりも大きい。ただし、第２のキャパシタ１２の容量は、第１のキャパシタ１１の容量と同じであってもよい。

インダクタ１３は、スイッチング制御ＩＣ１０１のグランド端子１０１ｃとグランドとの間に接続されている。

上述した構成により、出力ライン１０６を流れる高周波帯のパルス電流は、第１のキャパシタ１１およびインダクタ１３の方に流れて抑制される。また、出力ライン１０６を通る低周波帯のノイズは、第２のキャパシタ１２を通って抑制される。

特に、第２のキャパシタ１２の容量を第１のキャパシタ１１の容量よりも大きくすることにより、第２のキャパシタ１２のインピーダンスが低くなるので、低周波帯のノイズを第２のキャパシタ１２の方に流して、効果的に抑制することができる。ただし、第２のキャパシタ１２の容量と第１のキャパシタ１１の容量が同じであっても、第１のキャパシタ１１に直列にインダクタ１３が接続されているため、インピーダンスが高くなり同様の効果を発揮する。

すなわち、本実施形態におけるノイズ除去回路１０によれば、高周波帯のノイズとともに、低周波帯のノイズを効果的に抑制することができる。これにより、出力ライン１０６から、高周波帯および低周波帯のノイズが抑制された出力電圧Ｖｏｕｔを出力することができる。

（ノイズ除去素子）
図３は、第１の実施形態におけるノイズ除去回路を具現化したノイズ除去素子３０の外観を示す斜視図である。図４は、図３に示すノイズ除去素子３０の平面図である。また、図５（ａ）は、図３に示すノイズ除去素子３０をＶ−Ｖ線で切断したときの切断面を示す図、図５（ｂ）は、内部配線の位置を示す斜視図、図５（ｃ）は、ビアホール導体の代わりにコイルを設けた場合の斜視図である。ただし、図５（ｂ）および（ｃ）では、表面配線３２の一部およびランド電極３４の一部と、第１のキャパシタ１１および第２のキャパシタ１２とを省略している。

ノイズ除去素子３０は、フェライト積層基板３１と、フェライト積層基板３１上に実装された第１のキャパシタ１１と、フェライト積層基板３１上に実装された第２のキャパシタ１２と、フェライト積層基板３１内に設けられてインダクタとして機能する内部配線３３と、フェライト積層基板３１の表面に設けられた表面配線３２と、フェライト積層基板３１の表面に設けられたランド電極３４とを備える。

第１のキャパシタ１１は、一対の外部電極１１ａ、１１ｂがランド電極３４上に位置するような態様で実装されている。また、第２のキャパシタ１２は、一対の外部電極１２ａ、１２ｂがランド電極３４上に位置するような態様で実装されている。

図５（ａ）および（ｂ）に示すように、フェライト積層基板３１は、第１の非磁性体層３１ａ、磁性体層３１ｂ、および、第２の非磁性体層３１ｃが順に積層された構造を有する。すなわち、第１の非磁性体層３１ａと第２の非磁性体層３１ｃによって、非磁性体層３１ａ、３１ｃよりも透磁率が高い磁性体層３１ｂを挟むように、第１の非磁性体層３１ａ、磁性体層３１ｂ、および、第２の非磁性体層３１ｃが配置されている。第１の非磁性体層３１ａ、磁性体層３１ｂ、および、第２の非磁性体層３１ｃはいずれも、複数のセラミック絶縁体層が積層された構造を有する。

図４に示すように、ノイズ除去素子３０は、ＤＣ−ＤＣコンバータの出力ラインと、グランドと、スイッチング制御ＩＣのグランド端子との間に接続される。

第１のキャパシタ１１の一端側に位置する外部電極１１ａは、表面配線３２を介して、ＤＣ−ＤＣコンバータの出力ラインと接続され、他端側に位置する外部電極１１ｂは、表面配線３２を介して、スイッチング制御ＩＣのグランド端子と接続される。

第２のキャパシタ１２の一端側に位置する外部電極１２ａは、表面配線３２を介して、ＤＣ−ＤＣコンバータの出力ラインと接続され、他端側に位置する外部電極１２ｂは、表面配線３２を介して、グランドと接続される。

内部配線３３は、その一端が表面配線３２を介して第１のキャパシタ１１と接続され、他端が表面配線３２を介して第２のキャパシタ１２と接続されている。より詳しくは、内部配線３３の一端は、表面配線３２を介して、第１のキャパシタ１１の外部電極１１ｂと接続されている。また、内部配線３３の他端は、表面配線３２を介して、第２のキャパシタ１２の外部電極１２ｂと接続されている。

ここで、図５（ａ）および（ｂ）に示すように、内部配線３３は、磁性体層３１ｂと第２の非磁性体層３１ｃとの界面に設けられている配線３３ｂと、第１の非磁性体層３１ａおよび磁性体層３１ｂを貫通するビアホール導体３３ａとを含む。ビアホール導体３３ａは、フェライト積層基板３１の表面に設けられている表面配線３２と、配線３３ｂとを接続している。ビアホール導体３３ａと配線３３ｂのうち、主にビアホール導体３３ａがインダクタ１３として機能する。

なお、図５（ｃ）に示すように、ビアホール導体３３ａの代わりに、積層方向に巻回軸を有するコイル３５をインダクタ１３として設けてもよい。

図３および図４に示すように、表面配線３２は、第１のキャパシタ１１とスイッチング制御ＩＣのグランド端子との間、第１のキャパシタ１１および第２のキャパシタ１２とＤＣ−ＤＣコンバータの出力ラインとの間、および、第２のキャパシタ１２とグランドとの間を接続する。これらの接続を表面配線３２で行うことにより、意図しないインダクタが形成されることを防ぐことができる。

（ノイズ除去素子の別の構成例１）
図６（ａ）は、第１の実施形態におけるノイズ除去素子の別の構成例を示す斜視図であり、図６（ｂ）は、平面図である。図６に示すノイズ除去素子３０Ａは、図３に示すノイズ除去素子３０の構成に対して、さらに、フェライト積層基板３１上に実装されたスイッチング制御ＩＣ１０１およびメインインダクタ１０２を備える。

図６に示すノイズ除去素子３０Ａにおいて、表面配線３２は、第１のキャパシタ１１の外部電極１１ｂとスイッチング制御ＩＣ１０１のグランド端子との間、第１のキャパシタ１１の外部電極１１ａおよび第２のキャパシタ１２の外部電極１２ａとＤＣ−ＤＣコンバータの出力ラインとの間、第２のキャパシタ１２の外部電極１２ｂとグランドとの間、スイッチング制御ＩＣ１０１と入力ライン１０５（図２参照）との間、スイッチング制御ＩＣ１０１とメインインダクタ１０２（図２参照）との間を接続する。

内部配線３３は、その一端がランド電極３４を介して第１のキャパシタ１１の外部電極１１ｂと接続され、他端がランド電極３４を介して第２のキャパシタ１２の外部電極１２ｂと接続されている (図４、図５（ａ）、（ｂ）参照)。

（ノイズ除去素子の別の構成例２）
図７（ａ）は、第１の実施形態におけるノイズ除去素子のさらに別の構成例を示す斜視図であり、図７（ｂ）は、平面図である。また、図７（ｃ）は、図７（ｂ）のＶＩＩＣ−ＶＩＩＣ線で切断したときの切断面を示す図である。なお、図７（ａ）〜（ｃ）では、表面配線の一部およびメインインダクタ１０２を省略している。

図７（ａ）〜（ｃ）に示すノイズ除去素子３０Ｂは、図６に示すノイズ除去素子３０Ａの構成に対して、第２のキャパシタ１２がフェライト積層基板３１上ではなく、フェライト積層基板３１が実装されたマザー基板４０上に設けられている。

なお、第１のキャパシタ１１とスイッチング制御ＩＣ１０１との間、および、第１のキャパシタ１１と第２のキャパシタ１２との間の接続関係は、図６に示すノイズ除去素子３０Ａと同じである。ただし、第２のキャパシタ１２がフェライト積層基板３１上ではなく、マザー基板４０上に実装されているため、図７（ｃ）に示すように、第１のキャパシタ１１の外部電極１１ｂと第２のキャパシタ１２の外部電極１２ｂとの間は、インダクタとして機能する内部配線３３と、マザー基板４０上に設けられている表面配線４１とにより接続されている。

＜第２の実施形態＞
図８は、第２の実施形態におけるノイズ除去回路を示す図である。なお、図２に示すノイズ除去回路と同じ部分については、同一の符号を付して詳しい説明は省略する。

第１の実施形態におけるノイズ除去回路１０は、ＤＣ−ＤＣコンバータ１００の出力側におけるノイズを抑制する構成であった。第２の実施形態におけるノイズ除去回路１０Ａは、ＤＣ−ＤＣコンバータ１００の入力側と出力側のそれぞれでノイズを効果的に抑制する。

第２の実施形態におけるノイズ除去回路１０Ａは、第１の実施形態におけるノイズ除去回路１０の構成に加えてさらに、第３のキャパシタ５１と、第４のキャパシタ５２とを備える。

第３のキャパシタ５１は、入力ライン１０５とスイッチング制御ＩＣ１０１のグランド端子１０１ｃとの間に接続されている。

第４のキャパシタ５２は、入力ライン１０５とグランドとの間に接続されている。この第４のキャパシタ５２は、図１に示す入力側キャパシタ１０３に対応している。すなわち、第４のキャパシタ５２は、ＤＣ−ＤＣコンバータ１００を構成する入力側キャパシタでもある。

本実施形態において、第４のキャパシタ５２の容量は、第３のキャパシタ５１の容量よりも大きい。ただし、第４のキャパシタ５２の容量は、第３のキャパシタ５１の容量と同じであってもよい。

上述した構成により、出力側だけでなく、入力側においても、高周波帯および低周波帯のノイズを抑制することができる。すなわち、入力ライン１０５上の高周波帯のノイズは、第３のキャパシタ５１およびインダクタ１３の方に流れて抑制され、低周波帯のノイズは、第４のキャパシタ５２の方に流れて抑制される。

特に、第４のキャパシタ５２の容量を第３のキャパシタ５１の容量よりも大きくすることにより、第４のキャパシタ５２のインピーダンスが低くなるので、低周波帯のノイズを第４のキャパシタ５２の方に流して、効果的に抑制することができる。ただし、第４のキャパシタ５２の容量と第３のキャパシタ５１の容量が同じであっても、第３のキャパシタ５１に直列にインダクタ１３が接続されているため、インピーダンスが高くなり同様の効果を発揮する。

（ノイズ除去素子）
図９（ａ）は、第２の実施形態におけるノイズ除去回路を具現化したノイズ除去素子３０Ｃの平面図である。また、図９（ｂ）は、第２の実施形態におけるノイズ除去素子の別の構成例を示す平面図である。図９（ａ）および（ｂ）において、図４に示すノイズ除去素子３０と同じ構成部分については、同一の符号を付して、詳しい説明は省略する。

図９（ａ）に示すように、ノイズ除去素子３０Ｃは、ＤＣ−ＤＣコンバータの入力ラインと、出力ラインと、グランドと、スイッチング制御ＩＣのグランド端子との間に接続される。

ノイズ除去素子３０Ｃは、フェライト積層基板３１上に実装された第１のキャパシタ１１、第２のキャパシタ１２、第３のキャパシタ５１、および、第４のキャパシタ５２と、フェライト積層基板３１内に設けられてインダクタとして機能する内部配線３３と、フェライト積層基板３１の表面に設けられた表面配線３２とを備える。

第１のキャパシタ１１の一端側に位置する外部電極１１ａは、ＤＣ−ＤＣコンバータの出力ラインと接続され、他端側に位置する外部電極１１ｂはスイッチング制御ＩＣのグランド端子と接続される。

第２のキャパシタ１２の一端側に位置する外部電極１２ａは、ＤＣ−ＤＣコンバータの出力ラインと接続され、他端側に位置する外部電極１２ｂはグランドと接続される。

第３のキャパシタ５１の一端側に位置する外部電極５１ａは、ＤＣ−ＤＣコンバータの入力ラインと接続され、他端側に位置する外部電極５１ｂはスイッチング制御ＩＣのグランド端子と接続される。

第４のキャパシタ５２の一端側に位置する外部電極５２ａは、ＤＣ−ＤＣコンバータの入力ラインと接続され、他端側に位置する外部電極５２ｂは、グランドと接続される。

図４に示すノイズ除去素子３０と同様に、第１のキャパシタ１１と第２のキャパシタ１２との間は、インダクタ１３として機能する内部配線３３（図５（ａ）、（ｂ）参照）により接続されている。また、第３のキャパシタ５１と第４のキャパシタ５２との間も同様に、インダクタ１３として機能する内部配線３３により接続されている。

なお、内部配線３３は、第１のキャパシタ１１と第２のキャパシタ１２の間、および第３のキャパシタ５１と第４のキャパシタ５２の間にそれぞれ設けなくともよく、図９(ｂ)に示すように、１つの内部配線３３を共有してもよい。この構成の場合、内部配線３３により構成されるインダクタ１３が１つでよいため、素子の小型化や内部配線３３の巻回半径を大きくすることでインダクタンス値を増加させることができる。

表面配線３２は、第１のキャパシタ１１および第３のキャパシタ５１とスイッチング制御ＩＣのグランド端子との間、第１のキャパシタ１１および第２のキャパシタ１２とＤＣ−ＤＣコンバータの出力ラインとの間、第２のキャパシタ１２および第４のキャパシタ５２とグランドとの間、および、第３のキャパシタ５１および第４のキャパシタ５２とＤＣ−ＤＣコンバータの入力ラインとの間を接続する。これらの接続を表面配線３２で行うことにより、意図しないインダクタが形成されることを防ぐことができる。

＜第２の実施形態の変形例＞
図１０は、第２の実施形態におけるノイズ除去回路の変形構成例を示す図である。なお、図８に示すノイズ除去回路と同じ部分については、同一の符号を付して詳しい説明は省略する。

図１０に示すノイズ除去回路１０Ｂでは、図８に示すインダクタ（第１のインダクタ）１３の代わりに、入力側インダクタ１３ａと出力側インダクタ１３ｂが設けられている。なお、入力側インダクタ１３ａおよび出力側インダクタ１３ｂは、本発明における第１のインダクタを構成している。

入力側インダクタ１３ａは、第３のキャパシタ５１と第４のキャパシタ５２との間に設けられている。入力側インダクタ１３ａの、第４のキャパシタ５２と接続されている側の一端は、入力側グランド線６１を介してグランドと接続されている。

出力側インダクタ１３ｂは、第１のキャパシタ１１と第２のキャパシタ１２との間に設けられている。出力側インダクタ１３ｂの、第２のキャパシタ１２と接続されている側の一端は、出力側グランド線６２を介してグランドと接続されている。

このように、入力側インダクタ１３ａが入力側グランド線６１を介してグランドと接続され、出力側インダクタ１３ｂが出力側グランド線６２を介してグランドと接続される構成とすることにより、入力側と出力側との間でのノイズの伝達を抑制することができるので、より効果的にノイズを抑制することができる。

（ノイズ除去素子）
図１１は、図１０に示す第２の実施形態の変形例におけるノイズ除去回路を具現化したノイズ除去素子３０Ｄの平面図である。図１１において、図９（ａ）に示すノイズ除去素子３０Ｃと同じ構成部分については、同一の符号を付して、詳しい説明は省略する。

図９（ａ）に示すノイズ除去素子３０Ｃでは、第２のキャパシタ１２の外部電極１２ｂと第４のキャパシタ５２の外部電極５２ｂとの間が表面配線３２で接続され、さらにその表面配線３２がグランドと接続されている。

これに対して、図１１に示すノイズ除去素子３０Ｄでは、表面配線３２に、入力側インダクタ１３ａとグランドとを接続するための入力側グランド用表面配線３２１と、出力側インダクタ１３ｂとグランドとを接続するための出力側グランド用表面配線３２２とが含まれている。これにより、第４のキャパシタ５２の外部電極５２ｂは、入力側グランド用表面配線３２１を介してグランドと接続され、第２のキャパシタ１２の外部電極１２ｂは、出力側グランド用表面配線３２２を介してグランドと接続される。入力側グランド用表面配線３２１は、図１０に示す入力側グランド線６１に対応する線であり、出力側グランド用表面配線３２２は、図１０に示す出力側グランド線６２に対応する線である。

なお、図９に示すノイズ除去素子３０Ｃでも、第１のキャパシタ１１と第２のキャパシタ１２との間を接続する内部配線３３により形成されるインダクタ１３と、第３のキャパシタ５１と第４のキャパシタ５２との間を接続する内部配線３３により形成されるインダクタ１３が存在する。ただし、第２のキャパシタ１２と第４のキャパシタ５２との間が表面配線３２で接続されているため、入力側と出力側との間でノイズが伝達する可能性がある。

これに対して、図１１に示すノイズ除去素子３０Ｄでは、入力側インダクタ１３ａは、入力側グランド用表面配線３２１を介してグランドと接続され、出力側インダクタ１３ｂは、出力側グランド用表面配線３２２を介してグランドと接続される。すなわち、第２のキャパシタ１２と第４のキャパシタ５２との間は接続されていないので、入力側と出力側との間でのノイズの伝達を抑制することができる。
＜第３の実施形態＞
図１２は、第３の実施形態におけるノイズ除去回路１０Ｄを示す図である。なお、図２に示すノイズ除去回路１０と同じ部分については、同一の符号を付して詳しい説明は省略する。

第３の実施形態におけるノイズ除去回路１０Ｄは、図２に示すノイズ除去回路１０の構成に対して、さらにインダクタ１２０を備える。ここでは、各インダクタを区別するため、インダクタ１３を第１のインダクタ１３、インダクタ１２０を第２のインダクタ１２０と呼ぶ。

第２のインダクタ１２０は、出力ライン１０６と第１のキャパシタ１１との間に接続されている。

第１の実施形態におけるノイズ除去回路１０と同様に、第３の実施形態におけるノイズ除去回路１０Ｄでも、出力ライン１０６を流れる高周波帯のパルス電流は、第２のインダクタ１２０、第１のキャパシタ１１および第１のインダクタ１３の方に流れて抑制され、低周波帯のノイズは、第２のキャパシタ１２を通って抑制される。

また、直列に接続された第２のインダクタ１２０と第１のキャパシタ１１によって構成されるフィルタによって、出力ライン１０６を流れるスパイクノイズを効果的に低減することができる。

（ノイズ除去素子）
図１３は、第３の実施形態におけるノイズ除去回路１０Ｄを含むＤＣ−ＤＣコンバータの回路を具現化したノイズ除去素子１３０の平面図である。図１４は、図１３に示すノイズ除去素子１３０をＸＩＶ−ＸＩＶ線で切断したときの断面図である。また、図１５は、ノイズ除去素子１３０を構成するフェライト積層基板１３１の各層を示す平面図である。

ノイズ除去素子１３０は、フェライト積層基板１３１と、第１のキャパシタ１１と、第２のキャパシタ１２と、第３のキャパシタ１３２と、スイッチング制御ＩＣ１０１と、フェライト積層基板１３１の表面に設けられた表面配線３２と、フェライト積層基板１３１内に設けられてインダクタとして機能する内部配線３３（３３ｆ、３３ｇ）と、フェライト積層基板３１の表面に設けられたランド電極３４とを備える。

第１のキャパシタ１１は、一対の外部電極１１ａ、１１ｂがランド電極３４上に位置するような態様で実装されている。第２のキャパシタ１２は、一対の外部電極１２ａ、１２ｂがランド電極３４上に位置するような態様で実装されている。

第３のキャパシタ１３２は、一対の外部電極１３２ａ、１３２ｂがランド電極３４上に位置するような態様で実装されている。第３のキャパシタ１３２は、図１に示す入力側キャパシタ１０３に対応するものである。

図１４および図１５に示すように、フェライト積層基板１３１は、第１の非磁性体層１３１ａ、第１の磁性体層１３１ｂ、第２の磁性体層１３１ｃ、第３の磁性体層１３１ｄ、および、第２の非磁性体層１３１ｅが順に積層された構造を有する。すなわち、第１の非磁性体層１３１ａと第２の非磁性体層１３１ｅによって、非磁性体層１３１ａ、１３１ｅよりも透磁率が高い、第１の磁性体層１３１ｂ、第２の磁性体層１３１ｃおよび第３の磁性体層１３１ｄを挟むように配置されている。これにより、外部に磁束が漏れることを抑制することができる。

なお、図１５において、第１の非磁性体層１３１ａ、第１の磁性体層１３１ｂ、第２の磁性体層１３１ｃ、および、第３の磁性体層１３１ｄは、積層方向の上方から見た図であり、第２の非磁性体層１３１ｅは、積層方向の下方から見た図を示している。

第２の非磁性体層１３１ｅには、入力電極１４１と、出力電極１４２と、２つのグランド電極１４３、１４４が設けられている。

入力電極１４１は、表面配線３２を介して、スイッチング制御ＩＣ１０１の入力端子と接続されている。入力電極１４１とスイッチング制御ＩＣ１０１の入力端子とを接続する表面配線３２は、第１の非磁性体層１３１ａの上だけでなく、フェライト積層基板１３１の側面にも設けられている。入力電極１４１とスイッチング制御ＩＣ１０１の入力端子とを、フェライト積層基板１３１の内部の配線ではなく、表面や側面の表面配線３２で接続することにより、意図しないインダクタが形成されることを防ぐことができる。

出力電極１４２は、表面配線３２を介して、第２のキャパシタ１２の外部電極１２ｂが実装されるランド電極３４（図１３参照）と接続されている。出力電極１４２と、第２のキャパシタ１２の外部電極１２ｂが実装されるランド電極３４とを接続する表面配線３２は、第１の非磁性体層１３１ａの上だけでなく、フェライト積層基板１３１の側面にも設けられている。出力電極１４２と第２のキャパシタ１２の外部電極とを、フェライト積層基板１３１の内部の配線ではなく、表面や側面の表面配線３２で接続することにより、意図しないインダクタが形成されることを防ぐことができる。

２つのグランド電極１４３、１４４は、グランドと接続される。

第１の磁性体層１３１ｂ、第２の磁性体層１３１ｃおよび第３の磁性体層１３１ｄにそれぞれ設けられている内部配線３３ｆは、ビアホール導体１３５によって接続されて、メインインダクタ１０２を構成する。

第１の磁性体層１３１ｂに配置されている内部配線３３ｇは、第２のインダクタ１２０を構成する。内部配線３３ｇの一端は、第１の磁性体層１３１ｂに配置されている内部配線３３ｆと接続されており、他端は、ビアホール導体１３５を介して、第１のキャパシタ１１の外部電極１１ｂが実装されるランド電極３４と接続されている。

図１２に示す第１のインダクタ１３は、図１５に示すビアホール導体１３５ａによって構成されている。ビアホール導体１３５ａによって構成される第１のインダクタ１３の一端は、スイッチング制御ＩＣ１０１のグランド端子と接続され、他端は、グランド電極１４３と接続されている。

（ノイズ除去素子の別の構成例）
上述したノイズ除去素子１３０のうち、スイッチング制御ＩＣ１０１、メインインダクタ１０２、および、第３のキャパシタ１３２を、フェライト積層基板１３１の外部に設けるように構成してもよい。

図１６（ａ）は、スイッチング制御ＩＣ１０１、メインインダクタ１０２、および、第３のキャパシタ１３２を、フェライト積層基板１３１の外部に設ける構成とした場合のノイズ除去素子１３０Ａの平面図である。また、図１６（ｂ）は、図１６（ａ）に示すノイズ除去素子１３０ＡをＸＶＩＢ−ＸＶＩＢ線で切断したときの切断面を示す図である。

図１６に示すノイズ除去素子１３０Ａが図４に示すノイズ除去素子３０と異なるのは、第１のキャパシタ１１の外部電極１１ｂが内部配線３３ｋおよび表面配線３２を介して、ＤＣ−ＤＣコンバータの出力ラインと接続されることである。内部配線３３ｋは、図１２に示す第２のインダクタ１２０を構成する。このような構成でも同様に、出力ラインを流れるスパイクノイズを効果的に低減することができる。また、スパイクノイズがインダクタ１３を介してグランドに流れることを抑制することができるので、グランドを介してノイズ除去素子１３０内にスパイクノイズが混入することを効果的に抑制することができる。

本発明は、上記実施形態に限定されるものではなく、本発明の範囲内において、種々の応用、変形を加えることが可能である。

例えば、第１の実施形態におけるノイズ除去回路１０は、ＤＣ−ＤＣコンバータの出力側に設けられるものとして説明したが、入力側に設けられてもよい。

図１７は、入力側に設けられたノイズ除去回路１０Ｃの構成を示す図である。図１７において、図１および図２に示すＤＣ−ＤＣコンバータ１００の回路と同じ部分については、同一の符号を付して、詳しい説明は省略する。

図１７に示すノイズ除去回路１０Ｃは、第１のキャパシタ１７１と、第２のキャパシタ１７２と、インダクタ１３とを備える。

第１のキャパシタ１７１は、入力ライン１０５と、スイッチング制御ＩＣ１０１のグランド端子１０１ｃとの間に接続されている。

第２のキャパシタ１７２は、入力ライン１０５と、グランドとの間に接続されている。この第２のキャパシタ１７２は、図１に示す入力側キャパシタ１０３に対応している。

なお、第１のキャパシタ１７１および第２のキャパシタ１７２が図１の入力側キャパシタ１０３に対応しているととらえることもできる。

すなわち、第２のキャパシタ１７２、または、第１のキャパシタ１７１と第２のキャパシタ１７２は、ＤＣ−ＤＣコンバータ１００を構成する入力側キャパシタでもある。

第２のキャパシタ１７２の容量は、第１のキャパシタ１７１の容量よりも大きい。ただし、第２のキャパシタ１７２の容量は、第１のキャパシタ１７１の容量と同じであってもよい。

インダクタ１３は、スイッチング制御ＩＣ１０１のグランド端子１０１ｃとグランドとの間に接続されている。

上述した構成により、入力ライン１０５を流れる高周波帯のパルス電流は、第１のキャパシタ１７１およびインダクタ１３の方に流れて抑制される。また、入力ライン１０５を通る低周波帯のノイズは、第２のキャパシタ１７２を通って抑制される。

図８に示す第２の実施形態におけるノイズ除去回路１０Ａは、図２に示す第１の実施形態におけるノイズ除去回路１０の構成に加えてさらに、第３のキャパシタ５１と、第４のキャパシタ５２とを備える。同様に、図１２に示す第３の実施形態におけるノイズ除去回路１０Ｄの構成に加えてさらに、第３のキャパシタ５１と、第４のキャパシタ５２とを備える構成としてもよい。そのようなノイズ除去回路１０Ｅの構成を図１８に示す。

また、図示は省略するが、図１８に示すノイズ除去回路１０Ｅを具現化したノイズ除去素子を作製することもできる。

上述した説明では、降圧型のＤＣ−ＤＣコンバータにノイズ除去回路またはノイズ除去素子を設ける例について説明したが、昇圧型のＤＣ−ＤＣコンバータ、および、昇降圧型のＤＣ−ＤＣコンバータに設けることもできる。

１０ 第１の実施形態におけるノイズ除去回路
１０Ａ 第２の実施形態におけるノイズ除去回路
１０Ｂ 第２の実施形態の変形構成例におけるノイズ除去回路
１０Ｃ 入力側に設ける場合のノイズ除去回路
１０Ｄ 第３の実施形態におけるノイズ除去回路
１０Ｅ 第３の実施形態におけるノイズ除去回路に、第３のキャパシタと第４のキャパシタを追加した構成のノイズ除去回路
１１ 第１のキャパシタ
１２ 第２のキャパシタ
１３ インダクタ（第１のインダクタ）
１３ａ 入力側インダクタ
１３ｂ 出力側インダクタ
３０，３０Ａ，３０Ｂ 第１の実施形態におけるノイズ除去素子
３０Ｃ 第２の実施形態におけるノイズ除去素子
３０Ｄ 第２の実施形態の変形例におけるノイズ除去素子
３１ フェライト積層基板
３２ 表面配線
３３ 内部配線
３４ ランド電極
３５ コイル
４０ マザー基板
５１ 第３のキャパシタ
５２ 第４のキャパシタ
６１ 入力側グランド線
６２ 出力側グランド線
１００ ＤＣ−ＤＣコンバータ
１０１ スイッチング制御ＩＣ
１０１ａ 入力端子
１０１ｂ 出力端子
１０１ｃ グランド端子
１０２ メインインダクタ
１０３ 入力側キャパシタ
１０４ 出力側キャパシタ
１０５ 入力ライン
１０６ 出力ライン
１２０ 第２のインダクタ
１３０ 第３の実施形態におけるノイズ除去素子
１３１ フェライト積層基板
１３１ａ 第１の非磁性体層
１３１ｂ 第１の磁性体層
１３１ｃ 第２の磁性体層
１３１ｄ 第３の磁性体層
１３１ｅ 第２の非磁性体層
１３２ 第３のキャパシタ
１４１ 入力電極
１４２ 出力電極
１４３ グランド電極
１４４ グランド電極
１７１ 第１のキャパシタ
１７２ 第２のキャパシタ
３２１ 入力側グランド用表面配線
３２２ 出力側グランド用表面配線

Claims (15)

1. ＤＣ−ＤＣコンバータの入力ラインおよび出力ラインのうちの少なくとも一方のラインと、グランドと、前記ＤＣ−ＤＣコンバータに含まれるスイッチング制御ＩＣのグランド端子との間に接続されるノイズ除去回路であって、
   前記少なくとも一方のラインと前記グランド端子との間に接続される第１のキャパシタと、
   前記少なくとも一方のラインと前記グランドとの間に接続される第２のキャパシタと、
   前記グランド端子と前記グランドとの間に接続される第１のインダクタと、
   を備えることを特徴とするノイズ除去回路。
2. 前記第２のキャパシタの容量は、前記第１のキャパシタの容量以上であることを特徴とする請求項１に記載のノイズ除去回路。
3. 前記第１のキャパシタは、前記出力ラインと前記グランド端子との間に接続され、
   前記第２のキャパシタは、前記出力ラインと前記グランドとの間に接続され、
   前記入力ラインと前記グランド端子との間に接続される第３のキャパシタと、
   前記入力ラインと前記グランドとの間に接続される第４のキャパシタと、
   をさらに備えることを特徴とする請求項１または２に記載のノイズ除去回路。
4. 前記第４のキャパシタの容量は、前記第３のキャパシタの容量以上であることを特徴とする請求項３に記載のノイズ除去回路。
5. 前記第１のインダクタには、入力側インダクタと出力側インダクタが含まれており、
   前記入力側インダクタは入力側グランド線を介して前記グランドと接続され、前記出力側インダクタは出力側グランド線を介して前記グランドと接続されていることを特徴とする請求項３または４に記載のノイズ除去回路。
6. 前記少なくとも一方のラインと前記第１のキャパシタとの間に接続される第２のインダクタをさらに備えることを特徴とする請求項１〜５のいずれかに記載のノイズ除去回路。
7. ＤＣ−ＤＣコンバータの入力ラインおよび出力ラインのうちの少なくとも一方のラインと、グランドと、前記ＤＣ−ＤＣコンバータに含まれるスイッチング制御ＩＣのグランド端子との間に接続されるノイズ除去素子であって、
   フェライト積層基板と、
   前記フェライト積層基板上に実装され、一端が前記少なくとも一方のラインと接続され、他端が前記グランド端子と接続される第１のキャパシタと、
   前記フェライト積層基板内に内部配線により設けられるインダクタであって、一端が前記第１のキャパシタと接続されており、他端が前記第１のキャパシタとは異なる第２のキャパシタと接続される第１のインダクタと、
   前記フェライト積層基板の表面に設けられ、前記第１のキャパシタと前記グランド端子との間を接続する表面配線と、
   を備えることを特徴とするノイズ除去素子。
8. 前記第２のキャパシタは、前記フェライト積層基板上に実装され、一端が前記少なくとも一方のラインと接続され、他端が前記グランドと接続されることを特徴とする請求項７に記載のノイズ除去素子。
9. 前記第２のキャパシタの容量は、前記第１のキャパシタの容量以上であることを特徴とする請求項８に記載のノイズ除去素子。
10. 前記第１のキャパシタの前記一端は、前記出力ラインと接続され、
    前記第２のキャパシタの一端は、前記出力ラインと接続され、
    前記フェライト積層基板上に実装され、一端が前記入力ラインと接続され、他端が前記グランド端子と接続される第３のキャパシタと、
    前記フェライト積層基板上に実装され、一端が前記入力ラインと接続され、他端が前記グランドと接続される第４のキャパシタと、
    をさらに備えることを特徴とする請求項７〜９のいずれかに記載のノイズ除去素子。
11. 前記第４のキャパシタの容量は、前記第３のキャパシタの容量以上であることを特徴とする請求項１０に記載のノイズ除去素子。
12. 前記第１のインダクタには、入力側インダクタと出力側インダクタが含まれており、
    前記表面配線には、前記入力側インダクタと前記グランドとを接続するための入力側グランド用表面配線と、前記出力側インダクタと前記グランドとを接続するための出力側グランド用表面配線が含まれることを特徴とする請求項１０または１１に記載のノイズ除去素子。
13. 前記フェライト積層基板内に内部配線により設けられるインダクタであって、一端が前記少なくとも一方のラインと接続されており、他端が前記第１のキャパシタと接続される第２のインダクタをさらに備えることを特徴とする請求項７〜１２のいずれかに記載のノイズ除去素子。
14. 前記フェライト積層基板は、非磁性体層と、前記非磁性体層に比べて透磁率が高い磁性体層とを備え、
    前記第１のインダクタおよび前記第２のインダクタは、前記磁性体層に配置されていることを特徴とする請求項１３に記載のノイズ除去素子。
15. 前記非磁性体層は、前記磁性体層を挟むように配置されていることを特徴とする請求項１４に記載のノイズ除去素子。

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