JP4784859B2

JP4784859B2 - マルチフェーズコンバータ

Info

Publication number: JP4784859B2
Application number: JP2006012508A
Authority: JP
Inventors: 徹梅野; 光弘渡辺
Original assignee: Hitachi Metals Ltd
Current assignee: Hitachi Metals Ltd
Priority date: 2006-01-20
Filing date: 2006-01-20
Publication date: 2011-10-05
Anticipated expiration: 2026-01-20
Also published as: JP2007194474A

Description

本発明は、複数のインダクタを内蔵したフェライト積層部品とフェライト積層部品とスイッチング素子、制御回路等を複合したマルチフェーズコンバータに関する。

携帯型の各種電子機器（携帯電話、携帯情報端末ＰＤＡやノ−ト型コンピュ−タ、ＤＶＤ、ＣＤ、ＭＤプレイヤ−、デジタルカメラ、ビデオカメラ等々）は、電源として電池を用いるものが多く、電源電圧は低電圧であり、これを所定の動作電圧に変換する電力変換装置としてＤＣ−ＤＣコンバ−タを備えている。ＤＣ−ＤＣコンバ−タは、インダクタ、コンデンサ、スイッチング素子および出力電圧を安定化するための制御回路により構成するのが一般的である。そして、電圧の変換効率が良いこと、出力に含まれるリップル成分が少ないことが要求される。

図１２は、コンバ−タの回路構成の一例を示す回路図である。図中の一点鎖線部分がコンバ−タの回路であって、インダクタＬ、入力コンデンサＣｉ、出力コンデンサＣｏ、ＭＯＳＦＥＴで有るスイッチング素子Ｑ１、Ｑ２、及びＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ：パルス幅変調）制御回路から構成された、非絶縁の降圧型ＤＣ−ＤＣコンバ−タである。

ここでスイッチング素子Ｑ１、Ｑ２は交互にオン／オフを所定のスイッチング周期で繰り返し、入力電圧Ｖｉよりも低い出力電圧Ｖｏに変換する。ここでスイッチング素子Ｑ１がオンしスイッチング素子Ｑ２がオフしている時間をＴｏｎ、スイッチング素子Ｑ１がオフしスイッチング素子Ｑ２がオンしている時間をＴｏｆｆとすると、出力電圧Ｖｏは、Ｖｏ＝Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ）で表すことができる。またＴｏｎ＋Ｔｏｆｆはスイッチング周期であるから、１周期中のＴｏｎの時間比率により出力電圧を決めることができる。
従って出力電圧を帰還し、ＰＷＭ制御回路によりパルス幅に変換し、適切なＴｏｎ、Ｔｏｆｆ時間でＱ１、Ｑ２をオン／オフさせることにより出力を所望の電圧に安定化することができる。

入力コンデンサＣｉは、入力電圧の過渡時の安定化や電圧スパイク防止のために用いられる。また出力側には、直流電圧を出力するためのフィルタ回路（平滑回路）を備え、このフィルタ回路は、電流エネルギ−の蓄積と放出を行う出力インダクタＬと、電圧エネルギ−の蓄積と放出を行う出力コンデンサＣｏの組み合わせにより構成される。

このようなＤＣ−ＤＣコンバ−タには、各種電子機器の小型化、多機能化に伴い、回路基板上における形成面積の小型・低背化が強く求められている。ＤＣ−ＤＣコンバ−タを構成するスイッチング素子や制御回路は半導体による能動素子で構成され、近年の半導体技術の進歩に伴い、小型化・集積化が進んでいる。例えばスイッチング回路やＰＷＭ制御回路の半導体は１チップに集積されたものが一般的になっている。一方、受動部品特にインダクタの小型化は大きく遅れている。一般にインダクタを小型化する最も有効な手段はスイッチング周波数を上げ、インダクタのインダクタンスを下げることである。しかし、スイッチング周波数を上げると、それに比例してスイッチング損失が増大しＤＣ−ＤＣコンバ−タの変換効率が低下するという問題があった。

これに対し、最近特許文献１にあるような、インダクタを分散できるマルチフェ−ズ回路が着目されている。図１３にマルチフェ−ズ型のＤＣ−ＤＣコンバ−タ（以下単にコンバ−タと呼ぶ）の回路例を示す。なお、本図では出力電圧帰還回路およびＰＷＭ制御回路は省略されている。このコンバ−タではスイッチング回路を複数に分割して、各スイッチング回路を互いに異なる位相で多相動作させるとともに、各スイッチング回路のオン／オフ出力電流を平滑回路で合成することで、リップルを抑制している。
即ち、図１２のＤＣ−ＤＣコンバ−タを複数チャネル並列に接続し、各チャネルのスイッチング周期が重ならないよう、位相をずらして動作させ、見かけ上スイッチング周波数のチャネル数倍で動作させるものである。

例えば図１３のコンバ−タでは、スイッチングタイミングは一方のチャネルでは、Ｔ１ｏｎ時にスイッチング素子Ｑ１１がオン、スイッチング素子Ｑ１２がオフ、Ｔ１ｏｆｆ時にスイッチング素子Ｑ１１がオフ、スイッチング素子Ｑ１２がオンとなる。また他方のチャネルではＴ２ｏｎ時にスイッチング素子Ｑ２１がオン、スイッチング素子Ｑ２２がオフ、Ｔ２ｏｆｆ時にスイッチング素子Ｑ２１がオフ、スイッチング素子Ｑ２２がオンとなる。また各チャネルの位相は１８０°ずれており、かつＴ１ｏｎ＝Ｔ２ｏｎ、Ｔ１ｏｆｆ＝Ｔ２ｏｆｆの関係にある。そのため、インダクタからの電流ＩＬは、その三角波状交流成分の周波数波が、図１４の動作波形チャ−トに示すように、各チャネルのスイッチング周波数の２倍となり、電流リップルも半減する。従って、インダクタＬ１、Ｌ２のインダクタンス値は、従来のインダクタの１／２に低減することができ、インダクタＬ１、Ｌ２はほぼ同じ値のインダクタンス値であればよく、小型のインダクタが使用出来る様になる。なおＤＣ−ＤＣコンバ−タを３チャネル並列に接続する場合では、各チャネルの位相は１２０°ずれており、用いられるインダクタのインダクタンス値は１／３となる。
特開２００３−２８４３３３号

前記コンバ−タによれば、平滑回路用のインダクタのインダクタンス値を小さく出来るので、小型のインダクタを用いることが出来る。しかしながら複数のインダクタを回路基板に実装する必要があり、実装面積等を考慮すると、コンバ−タの小型化にはそれほど寄与するものでは無かった。またインダクタの数に応じて、実装工数も増えるので、実装工数の削減と、コスト低減が望まれていた。また電流リップルの抑制、高い変換効率、大電流への対応などがコンバ−タの基本的な要求としてある。
そこで本発明では、前記要求を満たす複数のインダクタを備えた積層体を用いたマルチフェ−ズコンバ−タを提供することを目的とする。

第１の発明は、上主面及び下主面と、前記上下主面間を連結する側面を備え、コイル用導体と磁性体層とを積層して一体焼成した積層体の内部に、前記コイル用導体によって構成された２つのコイルを有し、上主面には半導体集積回路が実装されたマルチフェーズコンバータであって、積層体の上主面には上主面端子を有し、下主面には下主面端子を有し、前記下主面端子は入力側の第１端子電極と出力側の第２端子電極を含み、前記上主面端子は前記半導体集積回路を実装するための接続電極を有し、前記第１端子電極は積層体に形成されたビアホールを介して第１接続電極と接続し、第１のコイルの一端はビアホールを介して第２接続電極と接続し、第２のコイルの一端はビアホールを介して第３接続電極と接続し、前記第１および第２のコイルの他端はビアホールを介して第２端子電極と接続することを特徴とするマルチフェーズコンバータである。

本発明においては、前記第１のコイルの一端は前記半導体集積回路の第１のスイッチング回路と接続し、前記第２のコイルの一端は前記半導体集積回路の第２のスイッチング回路と接続する。
前記各スイッチング回路は、共通の入力電源から供給される入力電流をそれぞれにオン／オフ制御する。前記各コイルは各スイッチング回路にてオン／オフ制御された電流を合成し、平滑して負荷へ供給する平滑回路のインダクタとして用いられる。

前記第１および第２のコイルは、積層方向に重ならずに分かれて位置するのが好ましい。また、前記磁性体層の一部を誘電体層又は低透磁率の磁性体層として磁気ギャップを形成するのも好ましい。

本発明によれば、複数個のインダクタを内蔵した積層体を用いてマルチフェ−ズコンバ−タを構成することで、部品点数を増やすことなく、小型・低背化が容易となり、かつ電流リップルの抑制、高い変換効率、大電流への対応が可能であって、携帯電話などの小型電子・情報・通信機器などに好適なマルチフェ−ズコンバ−タを提供できる。

本発明に用いる積層体は、コイル用導体と磁性体とを積層して一体焼成した積層体の内部に、前記コイル用導体により複数のコイルを形成している。そして、前記コイルを、マルチフェ−ズコンバ−タの複数のインダクタに用いるものである。このように、複数のインダクタをモノリシック化すると、インダクタ同士が磁気的に結合する場合がある。このような場合、損失のない理想的なＤＣ−ＤＣコンバ−タであれば各インダクタに流れる電流リップル△ＩＬは式（１）で表すことができる。

ここでＬｓは各インダクタの自己インダクタンス、Ｍは相互インダクタンス、ｆｓはＤＣ−ＤＣコンバ−タ１チャネルのスイッチング周波数を示す。更にインダクタ間の結合係数ｋを用いれば式（１）は、式（２）の様に表される。

従って各インダクタが負の結合をするように構成すれば、−１≦ｋ＜０となり、電流リップルを小さくすることができる。そこで本発明では、コイル間の結合として、負の結合となるように構成するのが好ましい。

一方、他方のインダクタによって生じる磁束がバイアス磁界となり、これが自己の磁束に結合された分加算されるので直流重畳特性が低下してしまう場合がある。
そこで本発明においては、各層のコイル用導体間にフェライトである磁性体を介在させて、各層のコイル用導体に流れる電流が作る磁束を、主に前記コイル用導体によって構成されるコイルに鎖交し、他方のコイルに鎖交する磁束を僅かとして、インダクタ間の結合を小さくし、前記バイアス磁界が直流重畳特性に与える影響を低減するのも好ましい。
このような構成によって、優れたコンバータを得ることが出来る。
（参考例）

図１は、本発明の一実施例に係るフェライト積層部品の外観斜視図である。図２は、積層体に形成されたコイルを示す模式図であり、図３及び図４は積層体の断面図であり、図５は積層体の内部構造を示す分解斜視図である。
この積層体は、上主面及び下主面と、前記上下主面間を連結する側面を備えた略直方体状の積層体に、２つのコイルを備えるものである。本積層体は、インダクタとなるコイル用導体Ｌｅ１〜Ｌｅ６が印刷成形された複数の低温焼成フェライト（磁性体）のグリ−ンシ−トＳ３〜Ｓ８と、コイル用導体を有さない複数のグリ−ンシ−トＳ１，Ｓ２，Ｓ９，Ｓ１０を順次積層して構成されている。
各層のコイル用導体はスル−ホ−ル（図中黒丸で表示）により接続されるとともに、グリ−ンシ−トＳ６のコイル用導体Ｌｅ４に設けられたタップによって、巻回方向の異なる２つのコイルに分割されて、インダクタンス値が略等しい２つのインダクタを形成している。前記インダクタの両端は、それぞれ、積層体の両端面のそれぞれに形成された端面端子２，３と電気的・機械的に接続されている。そして、コイルの中間タップはフェライト積層部品の側面に形成された側面端子１と電気的・機械的に接続されている。

積層体を構成する磁性体は、キュリ−温度が１００℃以上であるフェライト磁性材料で構成されるが、その組成は、インダクタとして要求される磁気特性（初透磁率、損失、品質係数等）に応じて、適宜選定され得るものである。
そのような磁性体材料としては、例えば、Ｆｅ_２Ｏ_３を４０．０〜４９．８モル％，ＮｉＯを２０．０〜３９．５モル％，ＣｕＯを１０．０〜２０．０モル％，ＺｎＯを２．０〜２０．０モル％，ＣｏＯを０．３〜６．５モル％含み、これらの酸化物１００重量％に対して、Ｂｉ_２Ｏ_３を４．０重量％未満含有し、これらのうちＮｉＯ，ＣｕＯ，ＺｎＯの含有比がいずれもモル比で１．０≦ＮｉＯ／ＣｕＯ≦３．９５，０．５≦ＣｕＯ／ＺｎＯ≦１０．０，１．０≦ＮｉＯ／ＺｎＯ≦１９．８であるフェライト磁性材料がある。
このフェライト磁性材料は、９５０℃以下で焼結可能であり、そのキュリ−温度Ｔｃは１２０℃以上であって、初透磁率（周波数１００ｋＨｚ）が少なくとも１０以上である。また、１ＭＨｚ〜２００ＭＨｚの周波数範囲における複素透磁率の実数項が１０以上，虚数項が５未満である。このような低温焼成可能な磁性体材料を用いることで、コイル用導体に低抵抗な銀などの低融点金属を用いて同時に焼成が可能となり、コイルの直流抵抗を低減できる。
またコンバ−タのスイッチング周波数は高周波し現在２ＭＨｚで動作するものが一般に用いられ、更なる高周波化も進んでいる。このため少なくともスイッチング周波数での複素透磁率の実数項が１０以上，虚数項を５未満とすることで、インダクタの損失を小さく出来るため、コンバ−タの変換効率を劣化させることが無い。

このような磁性体材料にバインダ、可塑剤、溶剤等を加えてスラリ−とし、これをドクタ−ブレ−ド法でグリ−ンシ−トに形成した。このシ−トを適宜レ−ザ等で穴あけした後、銀を使用した導体ペ−ストでスクリ−ン印刷し、コイル用導体や、ビアホ−ルなどを形成した。その後、各層を積層圧着し、焼結した。焼結は大気雰囲気の電気炉中で脱脂に引き続いて行い、昇温は１５０℃／ｈｒとし、９００℃で１時間保持した後、約３００℃／ｈｒで降温した。
さらに、その外表面に銀を使用した導体ペ−ストを焼き付けて端面端子、側面端子を形成し、各端子をめっき処理して、直流重畳特性に優れた３２２５サイズの積層体を得た。
なお説明の簡略化のため、一つの積層体に着目して説明したが、通常は複数の積層体が形成された基板を分割して一つの積層体を得る方法が採られる。

この積層体を用いて２フェ−ズコンバ−タを作成した。その回路を図６に示す。本実施例によれば、２つのインダクタをモノリシック化しているため、２フェ−ズであるにもかかわらずインダクタの部品点数は増えず、回路基板への実装面積も低減することが出来、小型のマルチズコンバ−タを得ることが出来た。また、前記インダクタは負結合しているので、電流リップルを抑制することが出来た。

図７は、本発明の実施の形態に係るＤＣ−ＤＣコンバ−タ（マルチフェーズコンバータ）の外観斜視図である。このＤＣ−ＤＣコンバ−タは図８に示した等価回路で構成されている。図９はＤＣ−ＤＣコンバ−タの積層体の外観斜視図であり、図１０はその内部構造を示す分解斜視図であり、図１１はその断面図である。なお、積層体の作成方法は参考例と同様な部分も多いため、異なる部分を中心に以下説明する。

本実施例のＤＣ−ＤＣコンバ−タに用いる積層体１００は、相対向する上主面及び下主面と、上下主面間を連結する側面を備え、内部に２つのコイルからなるインダクタを内蔵するものである。上主面にはＤＣ−ＤＣコンバ−タ制御素子とスイッチング素子を含む半導体集積回路ＩＣを実装するための接続電極５０ａ〜５０ｈ、入力コンデンサＣｉと出力コンデンサＣｏ搭載用の接続電極パタ−ン５５ａ〜５５ｄ、金属ケ−ス搭載用接地電極パタ−ン７０ａ，７０ｂなどの上主面端子が形成され、下主面には外部回路と接続のための端子電極９０（Ｖｉ，Ｖｏ，Ｖｄｄ，Ｖｅｎ，Ｖｃｏｎ，ＧＮＤ）などの下主面端子を備える。本実施例では、端子電極９０はＬＧＡ（ＬａｎｄＧｒｉｄＡｒｒａｙ）タイプの端子構造としている。

積層体１００は、複数の磁性体層Ｓ１〜Ｓ６を備え、その内の磁性体層Ｓ３〜Ｓ５にコイル用導体Ｌ１，Ｌ２が形成されている。そして、その上下に配された磁性体層Ｓ１、Ｓ２、Ｓ６とともに積層し、各層のインダクタの端部を順次ビアホ−ルＬ３ａ、Ｌ４ａ、Ｌ３ｂ、Ｌ４ｂを介して接続される。
インダクタを構成するコイル用導体Ｌ１，Ｌ２は、積層方向に周回するビアホ−ル（図中黒丸で表示）を介して接続される。ここで２つのコイルは巻回方向が異なるとともに、平面的に異なって位置するように形成されている。このような構成によって、相互の結合を低減している。
コイル用導体Ｌ１によって形成されたインダクタの一端は、ビアホ−ルＬ１ａ、Ｌ２ａを介して半導体集積回路ＩＣの接続電極５０ａと接続し、コイル用導体Ｌ２によって形成されたインダクタの一端は、ビアホ−ルＬ１ｂ、Ｌ２ｂを介してＩＣの接続電極５０ｃと接続する。他端は、ビアホ−ルＶ５、Ｖ６を介して下主面に延出して端子電極Ｖｏと接続し、２つのインダクタの共通端子としている。更に、ビアホ−ルＶ１〜Ｖ４を介して半導体集積回路ＩＣの接続電極５０ｂに接続し、配線パタ−ン６０ｂ、ビアホ−ルＶ１ｂを介してコンデンサＣｏ搭載用の導体パタ−ン５５ａと接続される。

２つのインダクタはそれぞれ閉磁気回路を形成しているため相互の結合は小さいが、より結合を低減させるためには、磁性体層Ｓ３〜Ｓ５に形成したコイル用導体Ｌ１、Ｌ２の間隔を少なくとも０．０３ｍｍ以上とするのが好ましい。
また図１１の断面図に示すように、途中の層に誘電体層や低透磁率の磁性体層を磁気ギャップ２０として設けるのが好ましい。前記磁気ギャップによりコイルに大きな電流が流れる場合であっても、磁性体が磁気飽和するのを防ぎ、もって優れた直流重畳特性を得ることが出来る。また、誘電体層や低透磁率の磁性体層の形成は、誘電体や磁性体を溶剤やビヒクル等を加えてペ−スト状にして印刷形成して、コイル用導体などとともに一体焼成すれば良い。

積層体の裏面側には、複数の端子電極９０が形成されている。端子電極９０におい手Ｖｉ，Ｖｏ，Ｖｄｄ，Ｖｅｎ，Ｖｃｏｎ，ＧＮＤの表示は、接続される半導体集積回路ＩＣの端子の機能を示すものである。ＶｉはＩＣの入力電圧端子で、ＩＣ搭載用接続電極５０ｅ、ビアホ−ルＶ１ｎ、配線パタ−ン６０ｄ、ビアホ−ルＶ２ｖ〜Ｖ６ｖを介して下主面の端子電極Ｖｉに接続される。Ｖｄｄは半導体集積回路ＩＣの電源端子で、ＩＣ搭載用接続電極５０ｆ、ビアホ−ルＶ１ｍ、配線パタ−ン６０ｅ、ビアホ−ルＶ２ｗ〜Ｖ６ｗを介して下主面の端子電極Ｖｄｄに接続される。ＶｅｎはＩＣの出力電圧ＯＮ／ＯＦＦ制御端子で、ＩＣ搭載用接続電極５０ｇ、ビアホ−ルＶ１ｌ、配線パタ−ン６０ｆ、ビアホ−ルＶ２ｘ〜Ｖ６ｘ、を介して下主面の端子電極Ｖｅｎに接続される。Ｖｃｏｎは半導体集積回路ＩＣの出力電圧可変制御端子で、ＩＣ搭載用接続電極５０ｈ、ビアホ−ルＶ１ｋ、配線パタ−ン６０ｇ、ビアホ−ルＶ２ｙ〜Ｖ６ｙ、を介して下主面の端子電極Ｖｃｏｎに接続される。

積層体１００の下主面の接地用端子電極（ＧＮＤ）と金属ケ−スをビアホ−ルＶ１ｅ〜Ｖ１ｊ、Ｖ２ｅ〜Ｖ２ｊ、Ｖ３ｅ〜Ｖ３ｊ、Ｖ４ｅ〜Ｖ４ｊ、Ｖ５ｅ〜Ｖ５ｊ、Ｖ６ｅ〜Ｖ６ｊ、Ｖ２ｑ〜Ｖ６ｑ、Ｖ２ｒ〜Ｖ６ｒ、Ｖ２ｓ〜Ｖ６ｓ、Ｖ２ｔ〜Ｖ６ｔ、Ｖ２ｕ〜Ｖ６ｕを介して接続することで、積層体１００の側面および下面からの磁束の漏れを防いでいる。また、金属ケ−スが接地されることにより、ＩＣおよびインダクタから発生するノイズの外部への漏洩を防ぐことができる。半導体集積回路ＩＣおよびインダクタが発生するノイズが十分小さい場合は、金属ケ−スは不要、もしくは樹脂封止しても良い。またＩＣをベア状態で実装することも当然可能である。

積層体１００の外表面に形成された実装用接続電極、端子電極などに、Ｎｉ−Ｐ、Ａｕめっきが施されている。めっき後、実装用接続電極ＩＣ、コンデンサＣｉ（１μＦ）、Ｃｏ（１μＦ）、金属ケ−スを実装してはんだで接続した。はんだ付けの後、予め集合基板に形成された分割溝にそって個片に分割し、４．５ｍｍ×３．２ｍｍ×１．４ｍｍｍで２つのインダクタ（１μＨ）を積層体に備えたＤＣ−ＤＣコンバ−タとした。

本実施例によれば、２つのインダクタをモノリシック化しているため、２フェ−ズであるにもかかわらずインダクタの部品点数は増えず、また半導体集積回路、入力・出力コンデンサを実装しているので、回路基板への実装面積を著しく低減することが出来、小型のマルチフェーズコンバ−タを得ることが出来た。また、従来と同程度の変換効率が得られた。そしてＬＧＡ等の端子構造とすることで、回路基板上にＤＣ−ＤＣコンバ−タとともに配置される回路素子を近接して配置することが出来る。

本発明によれば、複数のインダクタをモノリシック化することが出来、マルチフェ−ズコンバ−タの小型化に寄与するとともに、これを用いたマルチフェ−ズコンバ−タにおいては、小型でありながら電流リップルの抑制、高い変換効率、大電流への対応が可能となる。
このため、電源として電池を用いる携帯型の各種電子機器（携帯電話、携帯情報端末ＰＤＡやノ−ト型コンピュ−タ、ＤＶＤ、ＣＤ、ＭＤプレイヤ−、デジタルカメラ、ビデオカメラ等々）電力変換装置として有用である。

本発明の参考例に用いる積層体の外観斜視図である。本発明の参考例に用いる積層体の外部電極結線図である。本発明の参考例に用いる積層体の縦手方向の断面図である。本発明の参考例に用いる積層体の横方向断面図である。本発明の参考例に用いる積層体の内部構造分解斜視図である。本発明の参考例に用いる積層体を２フェ−ズの降圧型ＤＣ−ＤＣコンバ−タへ適応した場合の回路図である。本発明の他の実施例に係る２フェ−ズ降圧型ＤＣ−ＤＣコンバ−タモジュ−ルの外観斜視図である。本発明の他の実施例に係る２フェ−ズ降圧型ＤＣ−ＤＣコンバ−タモジュ−ルの等価回路図である。本発明の他の実施例に係る２フェ−ズ降圧型ＤＣ−ＤＣコンバ−タモジュ−ルの積層体の外観斜視図である。本発明の他の実施例に係る２フェ−ズ降圧型ＤＣ−ＤＣコンバ−タモジュ−ルの積層体の内部構造である。本発明の他の実施例に係る２フェ−ズ降圧型ＤＣ−ＤＣコンバ−タモジュ−ルの積層体の断面図である。降圧型ＤＣ−ＤＣコンバ−タの回路構成である。２フェ−ズの降圧型ＤＣ−ＤＣコンバ−タの回路構成である。２フェ−ズの降圧型ＤＣ−ＤＣコンバ−タの動作波形チャ−トである。

１側面端子
２、３端面端子
４磁性体
２０磁気ギャップ
５５ａ，５５ｂ，５５ｃ，５５ｄ，５０ａ，５０ｂ、５０ｃ、５０ｄ，５０ｅ，５０ｆ，５０ｇ，５０ｈ実装用接続電極
６０ａ，６０ｂ，６０ｃ，６０ｅ，６０ｆ，６０ｇ配線パタ−ン
７０ａ，７０ｂ金属ケ−ス搭載用接地電極パタ−ン
９０外部回路と接続のための端子電極
１００積層体

Claims

上主面及び下主面と、前記上下主面間を連結する側面を備え、コイル用導体と磁性体層とを積層して一体焼成した積層体の内部に、前記コイル用導体によって構成された２つのコイルを有し、上主面には半導体集積回路が実装されたマルチフェーズコンバータであって、
積層体の上主面には上主面端子を有し、下主面には下主面端子を有し、
前記下主面端子は入力側の第１端子電極と出力側の第２端子電極を含み、
前記上主面端子は前記半導体集積回路を実装するための接続電極を有し、
前記第１端子電極は積層体に形成されたビアホールを介して第１接続電極と接続し、第１のコイルの一端はビアホールを介して第２接続電極と接続し、第２のコイルの一端はビアホールを介して第３接続電極と接続し、前記第１および第２のコイルの他端はビアホールを介して第２端子電極と接続することを特徴とするマルチフェーズコンバータ。
前記第１のコイルの一端は前記半導体集積回路の第１のスイッチング回路と接続し、前記第２のコイルの一端は前記半導体集積回路の第２のスイッチング回路と接続することを特長とする請求項１に記載のマルチフェーズコンバータ。
前記第１および第２のコイルは、積層方向に重ならずに分かれて位置することを特徴とする請求項１又は２に記載のマルチフェーズコンバータ。
前記磁性体層の一部を誘電体層又は低透磁率の磁性体層として磁気ギャップを形成したことを特徴とする請求項１乃至３のいずれかに記載のマルチフェーズコンバータ。