JP6523482B2 - 電力用半導体装置 - Google Patents

電力用半導体装置

Info

Publication number
JP6523482B2
JP6523482B2 JP2017552341A JP2017552341A JP6523482B2 JP 6523482 B2 JP6523482 B2 JP 6523482B2 JP 2017552341 A JP2017552341 A JP 2017552341A JP 2017552341 A JP2017552341 A JP 2017552341A JP 6523482 B2 JP6523482 B2 JP 6523482B2
Authority
JP
Japan
Prior art keywords
power semiconductor
semiconductor device
conductor layer
solder
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017552341A
Other languages
English (en)
Other versions
JPWO2017090413A1 (ja
Inventor
伸洋 浅地
伸洋 浅地
進吾 須藤
進吾 須藤
藤野 純司
純司 藤野
吉田 博
博 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of JPWO2017090413A1 publication Critical patent/JPWO2017090413A1/ja
Application granted granted Critical
Publication of JP6523482B2 publication Critical patent/JP6523482B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385Assembly of a plurality of insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

本発明は、電力用半導体装置に関し、詳しくは、電力用半導体素子が実装された絶縁基板と、電力用半導体素子の主回路が形成されたプリント基板とを備えた電力用半導体装置に関する。
電力用半導体装置は、産業用機器、電気鉄道、家電など幅広い分野における機器の主電力(パワー)の制御に用いられ、特に産業用機器に搭載される電力用半導体装置に対しては、小型化、高放熱性、高信頼性が求められる。また電力用半導体装置では、IGBT及びFwDiなどの電力用半導体素子を放熱性の高い絶縁基板に実装し、電力用半導体素子の表面電極へ例えばアルミワイヤなどで配線して回路を構成する場合が多い。
このような構造では、絶縁基板上で配線がなされるため、高価である絶縁基板の面積が大きくなりコストアップにつながると共に、電力用半導体装置の外形も大きくなるという課題がある。
よって電力用半導体装置の小型化のため、特許文献1では、半導体素子を実装した絶縁基板と両面配線されたプリント基板とを、はんだなどの導電性接着剤で電気的に接続し、樹脂筐体内に収納された構造が提案されている。
特開2012−74730号公報
一方、大電流を高速でスイッチングする電力用半導体装置では発熱量が大きく、絶縁基板とプリント基板との熱膨張差が大きくなる。よって、温度サイクルにより、絶縁基板とプリント基板との間に存在する、はんだと電力用半導体素子とに大きな熱応力が発生する。
また、電力用半導体素子の駆動回路を形成したプリント基板に100A以上の電流を流すためには、プリント基板における銅導体層の厚みは、0.1mm以上が必要となる。よって、特にプリント基板と電力用半導体素子と間のはんだ接合部に生じる熱応力が問題となる。そのため、電力用半導体装置の長期信頼性を確保するためには、この熱応力による不具合を低減する必要がある。
しかしながら特許文献1は、絶縁基板及びプリント基板を用いた電力用半導体装置の構造を開示するが、熱応力の低減について特に記述していない。
本発明は、上述の問題点を解決するためになされたものであり、電力用半導体装置の長期信頼性を確保可能な電力用半導体装置を提供することを目的とする。
上記目的を達成するため、本発明は以下のように構成する。
即ち、本発明の一態様における電力用半導体装置は、電力用半導体素子と、導体層を有するプリント基板とを備え、上記電力用半導体素子の電極と上記プリント基板の導体層とをはんだで接合した状態の電力用半導体装置において、上記電力用半導体素子は、表面電極に、はんだを接合するための金属膜と、はんだと接合しない膜とを有し、上記金属膜は、上記電力用半導体素子に複数配置されており、上記はんだが接合されない膜は、上記電力用半導体素子の中央に配置されており、上記導体層の一部を構成し上記導体層と一体に形成された状態の接合部をさらに備え、上記接合部は切欠きを有し、該切欠きは、上記半導体素子の金属膜に対応するように配置されていることを特徴とする。
本発明の一態様における電力用半導体装置によれば、接合部を備え、この接合部は切欠きを有することで、電力用半導体素子の電極とプリント基板の導体層との接合面積は、接合部を有しない場合の接合面積に比べて小さくなる。この結果、電力用半導体装置の全体に温度サイクルが作用した場合において、電力用半導体素子の電極とプリント基板の導体層との間に存在するはんだに作用する熱応力は、従来に比べて小さくなる。したがって、このはんだにおける破損等の不具合の発生を低減さらには防止することができ、電力用半導体装置の長期信頼性を確保することが可能となる。
実施の形態1における電力用半導体装置で絶縁基板に電力用半導体素子が搭載された状態を示す概念図である。 図1に示す電力用半導体装置の概念図である。 図1に示す電力用半導体装置において、電力用半導体素子とはんだで接合するプリント基板の面を示す概念図である。 図2に示すA−A断面における電力用半導体装置の概念図である。 図4に示す電力用半導体装置に備わる接合部と電力用半導体素子とを接合したはんだの状態を拡大して示した概念図である。 図1に示す電力用半導体装置に備わる電力用半導体素子の金属膜が円形であることを示す概念図である。 図4に示す電力用半導体装置に備わる接合部と電力用半導体素子との接合の変形例を示す概念図である。 図5に示す電力用半導体装置に備わる接合部と電力用半導体素子との接合の変形例を示す概念図である。 実施の形態2における電力用半導体装置の概念図である。 図9に示す電力用半導体装置において、電力用半導体素子とはんだで接合するプリント基板の面を示す概念図である。 図9に示すB−B断面における電力用半導体装置の概念図である。 図11に示す電力用半導体装置に備わる接合部と電力用半導体素子との接合の状態を示す概念図である。 図11に示す電力用半導体装置に備わる接合部と電力用半導体素子との接合の変形例を示す概念図である。 実施の形態3における電力用半導体装置で、実施の形態1に対応した電力用半導体装置における概念図である。 図14に示すC−C断面を示す図であり、実施の形態1に対応した電力用半導体装置における概念図である。 図15に示す電力用半導体装置に備わる接合部及びスリットと電力用半導体素子との接合の状態を示す概念図である。 実施の形態3における電力用半導体装置で、実施の形態2に対応した電力用半導体装置における概念図である。 図17に示すD−D断面を示す図であり、実施の形態1に対応した電力用半導体装置における概念図である。 図18に示す電力用半導体装置に備わる接合部及びスリットと電力用半導体素子との接合の状態を示す概念図である。 実施の形態3における電力用半導体装置で、接合部に切欠きを有しない場合の状態を示す概念図である。 実施の形態4における電力用半導体装置で、実施の形態1に対応した電力用半導体装置における概念図である。 図21に示すE−E断面を示す図であり、実施の形態1に対応した電力用半導体装置における概念図である。
実施形態である電力用半導体装置について、図を参照しながら以下に説明する。尚、各図において、同一又は同様の構成部分については同じ符号を付している。また、以下の説明が不必要に冗長になるのを避け当業者の理解を容易にするため、既によく知られた事項の詳細説明及び実質的に同一の構成に対する重複説明を省略する場合がある。また、以下の説明及び添付図面の内容は、特許請求の範囲に記載の主題を限定することを意図するものではない。
実施の形態1.
図1、図2、図4、図6は、実施の形態1における電力用半導体装置100の概略構造を示す概念図であり、図3はプリント基板50の近位側銅導体層53側を示す概念図である。
電力用半導体装置100は、基本的構成部分として、電力用半導体素子2,3と、プリント基板50とを有する。本実施の形態1の電力用半導体装置100では、その他に、絶縁基板1、ケース7、封止樹脂6、電極端子8等を有することができる。
電力用半導体素子として、本実施形態では、IGBT2(Insulated Gate Bipolar Transistor)及びダイオード(例えばFwDi)3が相当する。絶縁基板1は、一例として厚さ0.125mmの樹脂絶縁シート1aと、樹脂絶縁シート1aの厚み方向において対向する両面に接着された、例えば厚さ2mmの銅導体層1b及び例えば厚さ0.5mmの銅導体層1cとを有する。絶縁基板1の銅導体層1cには、IGBT2及びダイオード3が、より具体的にはIGBT2及びダイオード3における各裏面側の電極が、はんだ41によって電気的かつ機械的に接続される。IGBT2は、例えば8mm×8mmで厚さが0.08mmの大きさを有し、ダイオード3は、例えば8mm×6mmで厚さが0.08mmの大きさを有する。IGBT2及びダイオード3の表面には、はんだが接合されない例えばAl膜と、はんだ接合可能なように、Auなどの金属膜2a、3aとが形成されている。ここで、はんだが接合されない膜は、IGBT2及びダイオード3の表面の中央に位置する。はんだ41は、厚みが約0.1mmでSn−Ag−Cu系のはんだが用いられる。このような絶縁基板1は、IGBT2及びダイオード3の放熱と、両半導体素子2,3の裏面側の各電極における配線とを兼ねている。
プリント基板50は、図4に示すように、絶縁基板1に実装されたIGBT2等の電力用半導体素子に対向して平行又は略平行に配置される。プリント基板50は、例えば、厚さが0.5mmで、その材質がFR−4(Flame Retardant Type 4)のコア材51と、コア材51の厚み方向における両面に電力用半導体素子に対して遠方に形成された遠位側銅導体層52及び近方に形成された近位側銅導体層53とを有する。遠位側銅導体層52及び近位側銅導体層53は、それぞれ厚さが例えば0.1mmで、接着シート(図示せず)によってコア材51に接着され、回路パターンを形成する。また、遠位側銅導体層52と近位側銅導体層53とはスルーホール56を介して電気的に連結されている。
ここで、互いに対向するプリント基板50と、IGBT2及びダイオード3の半導体素子とは、封止樹脂6にエポキシ樹脂を用いた場合には、電気的絶縁を確保するために0.3mm以上の間隔をあける必要がある。
またプリント基板50の近位側銅導体層53は、本実施形態において特徴的構成の一つである接合部54を有する。接合部54は、IGBT2及びダイオード3における各表面電極と近位側銅導体層53とを、はんだ42によって電気的かつ機械的に接合する部分である。つまり接合部54を介して、プリント基板50の近位側銅導体層53とIGBT2及びダイオード3における各表面電極とが接続される。接合部54については、以下でさらに詳しく説明する。尚、はんだ42は、例えば、厚みが0.2mmから0.8mmでSn−Ag−Cu系のはんだである。
電力用半導体装置100のその他の構成として、絶縁基板1の外縁部分には、図4に示すように、主にPPS(ポリフェニレンサルファイド)からなるケース7がシリコーン接着剤(図示せず)で接着されている。ケース7には、電極端子8がインサートされており、電極端子8には、IGBT2及びダイオード3などの半導体素子のエミッタ電極及びゲート電極(表面電極に相当)が、プリント基板50の近位側銅導体層53から遠位側銅導体層52を介し、アルミニウム製の例えばφ0.3mmのボンディングワイヤ9にて、それぞれ電気的に接続されている。
また、ケース7の内側には、絶縁基板1とプリント基板50との隙間からプリント基板50の上面を覆うまでエポキシ樹脂製の封止樹脂6を注入し、真空脱泡して加熱して硬化される。これにて絶縁基板1に設置されたIGBT2、ダイオード3、プリント基板50等は、封止樹脂6にて封止される。
次に、接合部54について詳しく説明する。
図5は、接合部54の平面図を示すと共に、接合部54と、例えばIGBT2の電極に形成された金属膜2aとのはんだ42による接合状態を示している。
金属膜2aは、IGBT2における複数の電極上に、それぞれ均等に配置されており、各々の金属膜2aの面積は同等である。各金属膜2a同士の隙間は、IGBT2の各電極上に金属膜2aが均等に配置できる範囲内で、接合されるはんだ42同士が接触しないように、一例として0.1mm以上にしている。また、各金属膜2aのサイズは、はんだ42の供給の利便性の観点から、一例として2mm幅以上にしている。尚、上述の「均等」とは、金属膜2aの配置間隔の±1%以下の範囲を意味する。
また、金属膜2aの形状は、矩形状に限定する意図ではなく、例えば半円形、楕円形、三角形等の任意の幾何学的形状が可能である。例えば図6に示す円形形状は、矩形形状の場合に比べて、はんだ接合部54における応力が緩和されるという効果もある。
尚、図5は、IGBT2の電極に形成された金属膜2aを図示するが、ダイオード3の電極に形成された金属膜3aについても同様である。
接合部54は、プリント基板50の近位側銅導体層53に含まれ、近位側銅導体層53の一部を構成して近位側銅導体層53と一体に形成され、図5に示すように本実施の形態では、例えば凹部61及び凸部62で構成した櫛歯形状を有する。このような接合部54において、IGBT2及びダイオード3の表面電極に形成された金属膜2a、3aと、本実施形態ではプリント基板50の近位側銅導体層53とが接合される。そのため、櫛歯形状を形成する凹部61及び凸部62のサイズは、IGBT2の表面に形成された金属膜2a、さらにはダイオード3の表面に形成された金属膜3aのサイズに応じてそれぞれ決定される。櫛歯形状を形成する凹部の幅は、一例として0.1mm以上にしている。
また、近位側銅導体層53が櫛歯形状を有することで、近位側銅導体層53には近位側銅導体層53を貫通する溝である切欠き60が形成されることになる。
このような櫛歯形状の接合部54を用いることで、電力用半導体素子であるIGBT2及びダイオード3と、プリント基板50の近位側銅導体層53との接合面積は、切欠き60を有しない従来の、近位側銅導体層53と電力用半導体素子の電極との接合面積と比べて小さくなる。この結果、電力用半導体装置100の全体に温度サイクルが作用した場合において、絶縁基板1とプリント基板50との熱膨張係数の差、つまり絶縁基板1とプリント基板50との熱膨張差に起因して発生する、絶縁基板1とプリント基板50との間に存在するはんだ42に作用する熱応力は、従来に比べて小さくなる。したがって、特に、はんだ42における破損等の不具合の発生を低減さらには防止することが可能になる。
さらにまた、電力用半導体装置100にあっては、プリント基板50に大電流(上述したように例えば100A以上)が流れることから、プリント基板50では発熱が大きくなる。よって、プリント基板50の近位側銅導体層53とIGBT2等の電力用半導体素子との接合部分となる接合部54が電力用半導体素子の温度分布に影響を与えないようにするのが好ましい。また、電力用半導体装置100の動作時には、電力用半導体素子の中央が高温になるため、中央にはんだ42及び接合部54が配置されると熱破壊しやすい。このような熱破壊を防止するため本実施形態では、IGBT2等の電力用半導体素子表面に配置された複数の金属膜2a、3aは、それぞれの面積が同一であり、電力用半導体素子の中心点21(図5)を回避するように、電力用半導体素子に対して均等に配置され、金属膜2a、3aに対応して接合部54が配置されるのがよい。尚、ここで上記「同一」とは、目標値に対して±1%以下の範囲に含まれる場合を意味する。
また、接合部54と、電力用半導体素子の表面電極に形成された金属膜2a及び金属膜3aとを接合するはんだ42には、熱応力を低減するためにフィレットを形成することが望ましい。そのため、接合部54の接合面積は、金属膜2a及び金属膜3aの各面積よりも小さくするのがよい。はんだフィレットのぬれ角は、熱応力を低減するために45度以下にするのが望ましい。はんだ42の高さが例えば0.2mmから0.8mmである場合、接合部54の接合面積を、金属膜2a、3aの各面積の20%から80%の範囲にすることで、フィレットのぬれ角を45度以下にすることができる。例えば金属膜2a、3aが1mm角の場合には、接合部54を形成する凸部62の幅を0.8mm以下にすることが望ましい。このように金属膜2a、3aの面積を、接合部54の接合面積よりも大きくすることで、はんだ42は、表面電極から接合部54の方へ台形形状となり、フィレットが形成される(図7)。尚、図7は、ダイオード3の場合を図示するが、IGBT2の場合についても同様である。
電力用半導体素子と絶縁基板1とのはんだ接合については、例えば、板状はんだを間に挟んでリフローする方法、あるいはクリームはんだを塗布しておく方法等も適用可能である。
また、電力用半導体素子とプリント基板50とのはんだ接合については、板状はんだを間に挟んでリフローする方法、クリームはんだを塗布しておく方法、電力用半導体素子の表面電極に予めはんだ接合しておき、後にリフローする方法、又は、プリント基板50の近位側銅導体層53における接合部54に予め球状のはんだを接合しておき、後にリフローする方法も適用可能である。
また、本実施の形態1では、接合部54は、上述のように櫛歯形状の切欠き60を有するが、はんだ42に作用する熱応力の低減を図り、はんだ42における不具合発生を低減、防止するという観点から、櫛歯形状に限定するものではない。また、櫛歯形状を構成する凹部61及び凸部62は、矩形状に限定する意図ではなく、例えば半円形、楕円形、三角形等の任意の幾何学的形状が可能である。例えば図8のように、円形形状では、矩形形状の場合に比べてはんだ接合部における応力が緩和されるという効果もある。要するに接合部54は、何らかの形状の切欠き60を有すればよい。
ここで接合部54が任意形状の切欠き60を有する場合においても、上述したように、接合部54が電力用半導体素子の温度分布に影響を与えないように接合部54を配置するのが良い。
さらにまた、本実施の形態1では、絶縁基板1の材料として絶縁シート1aを用いた金属基板を用いたが、AlN、アルミナ、SiNなどのセラミック材料で形成されたセラミック基板でも同様の効果が得られる。
また本実施の形態1では、IGBT2及びダイオードの表面電極について、はんだが濡れない膜としてAlを用いたが、AlN、アルミナ、SiN、ガラスなどを用いても同様の効果が得られる。
また本実施の形態1では、ケース7の材料としてPPSを用いたが、より耐熱性の高いLCP(液晶ポリマー)を用いても同様の効果が得られる。
また本実施の形態1では、ダイオード3とIGBT2とが一対の、1in1でのモジュール構成であるが、二対の2in1、あるいは六対の6in1、さらには、コンバータとブレーキとなる電力用半導体素子も同時搭載された構成でも同様の効果が得られる。
また本実施の形態1では、アルミニウム製のワイヤボンドを用いたが、銅製ワイヤ、あるいはアルミ被服銅ワイヤ、又は金ワイヤを用いても同様の効果が得られる。
また、ダイレクトポッティング封止樹脂については,流し込んで常温硬化させる種類のものでも同様の効果が得られる。
また、電力用半導体素子と絶縁基板1との接続、及びプリント基板50と電力用半導体素子との接続に、はんだを用いたが、Agフィラーをエポキシ樹脂に分散させた導電性接着剤、又は、ナノ粒子を低温焼成させるAgナノパウダあるいはCuナノパウダなどを用いても同様の効果が得られる。
また、ケース7を用いずに金型を用いてトランスファモールド封止樹脂によって封止するトランスファモールドパッケージにおいても、同様の効果が得られる。
実施の形態2.
図9及び図11は、実施の形態2における電力用半導体装置200の概略構造を示す概念図であり、図10は、プリント基板50の近位側銅導体層53側を示す概念図である。上述の実施の形態1では、接合部54は、プリント基板50の近位側銅導体層53に含まれ、近位側銅導体層53とIGBT2等の電力用半導体素子における表面電極との接合を行うものであった。これに対して実施の形態2における電力用半導体装置200では、プリント基板50の遠位側銅導体層52とIGBT2等の電力用半導体素子における表面電極との接合を行う接合部54−2を有する。
実施の形態2における電力用半導体装置200は、実施の形態1における電力用半導体装置100と、この接合部54−2に関する構成部分のみで相違し、その他は同じ構成を有する。したがって以下では、主に接合部54−2について説明を行い、同じ構成部分の説明は省略する。
まず一般的内容の説明を行う。特に電力用半導体装置の小型化及び低コスト化のためには、IGBT2、ダイオード3等の電力用半導体素子を小型化することが望ましいが、電流密度が高くなることによる発熱を抑制する必要がある。一般的な電力用半導体装置では、電力用半導体素子のジュール熱は、電力用半導体素子を実装した絶縁基板を伝導して、放熱グリースを介して絶縁基板に接続された、具体的には実施の形態1にて説明した銅導体層1bに放熱グリースを介して接続された、ヒートシンク(図示せず)へ放熱される。電力用半導体素子の放熱性をより向上させるためには、電力用半導体素子の裏面側への、つまりヒートシンク側への、放熱経路だけでなく、電力用半導体素子の表面側からもプリント基板を介して放熱させるのが効果的である。
しかしながら、実施の形態1のように、接合部54がプリント基板50の近位側銅導体層53からのみ配線されている場合には、プリント基板50における熱抵抗の高いコア材51が遠位側銅導体層52側への放熱を妨げることから、放熱経路は、近位側銅導体層53の面内のみとなる。
そこで、本実施の形態2では、プリント基板50の遠位側銅導体層52に接続した接合部54−2を用いる。以下に接合部54−2について説明する。
プリント基板50は、実施の形態1での説明と同様に、絶縁基板1に実装されたIGBT2等の電力用半導体素子に対向して平行又は略平行に配置され、コア材51と、遠位側銅導体層52及び近位側銅導体層53とを有する。ここで、遠位側銅導体層52は、IGBT2等の電力用半導体素子から遠方に位置する遠位側導体層に相当し、近位側銅導体層53は、電力用半導体素子に近接して位置する近位側導体層に相当する。
接合部54−2は、プリント基板50の遠位側銅導体層52からコア材51を貫通して裏面側に配線されプリント基板50の近位側銅導体層53と接続することなく延在し、IGBT2等の電力用半導体素子の表面電極に、はんだで接合される部材である。また、接合部54−2は、複数個設けられる。
図12は、接合部54−2の平面図を示すと共に、接合部54−2と、例えばIGBT2の電極とのはんだ42による接合状態を示している。尚、図12は、IGBT2の場合を図示するが、ダイオード3の電極の場合も同様である。
このような接合部54−2は、コア材51を穴加工した後、該穴に銅材を圧入することで製造できる。また、接合部54−2と電力用半導体素子の表面電極との接合は、本実施形態では例えば、接合部54−2に予め球状のはんだを接合しておき、後にリフローする方法で接合する。
このように接合部54−2を遠位側銅導体層52から配線することで、プリント基板50のコア材51による熱抵抗が低減し、IGBT2等の電力用半導体素子からの熱は、接合部54−2を介してプリント基板50の遠位側銅導体層52へも放散させることができる。よって、IGBT2等の電力用半導体素子の放熱効率は、実施の形態1の場合に比べて向上させることができる。よって、電力用半導体素子の発熱を低減できるため、電力用半導体素子の小型化、低コスト化により電力用半導体装置200の小型化、低コスト化を実現することができる。
また、接合部54−2は、複数個存在して細分化されており、接合部54−2の面積は、図13に示すように、実施の形態1における接合部54の場合と同様に、電力用半導体素子の表面電極に形成された金属膜2a及び金属膜3aの面積の例えば20%から80%の範囲にすることができる。よって、温度サイクルにより、絶縁基板1とプリント基板50との熱膨張差に起因して発生する、絶縁基板1とプリント基板50との間に存在するはんだ42に作用する熱応力は、従来に比べて小さくなる。したがって、特に、はんだ42における破損等の不具合の発生を低減さらには防止することができる。
尚、図13は、ダイオード3の場合を図示するが、IGBT2の場合についても同様である。
また、実施の形態1において説明した、絶縁基板1、ケース7、ワイヤボンド、及びはんだの各材料に関する変形例、電力用半導体素子に関する変形例、並びに、封止樹脂に関する変形例については、本実施の形態1の電力用半導体装置200にも同様に適用することができる。
実施の形態3.
図14から図16は、実施の形態3における電力用半導体装置300の概略構造を示す。また、図17から図19には、実施の形態3における電力用半導体装置400の概略構造を示す。
ここで電力用半導体装置300は、実施の形態1における電力用半導体装置100の変形例に相当し、電力用半導体装置400は、実施の形態2における電力用半導体装置200の変形例に相当する。
実施の形態3における電力用半導体装置300、400は、それぞれ、電力用半導体装置100、200におけるプリント基板50に、プリント基板50を貫通するスリット55を設けたものである。電力用半導体装置300、400は、電力用半導体装置100、200と、スリット55に関する構成部分のみで相違し、その他はそれぞれ同じ構成を有する。したがって以下では、主にスリット55について説明を行い、同じ構成部分の説明は省略する。
互いに対向して配置されている絶縁基板1とプリント基板50とは、互いに電気的に絶縁されている必要があるため、絶縁基板1とプリント基板50との間の隙間には封止樹脂6を充填する必要がある。また、IGBT2及びダイオード3において、それぞれの電力用半導体素子の表裏の沿面絶縁距離を確保するためには、空間に封止樹脂6が充填されている必要がある。
しかしながら、絶縁基板1とプリント基板50との間隙は約0.3mmから0.9mmであるため、封止樹脂6が充填されにくく、未充填領域が発生する可能性がある。特に、例えば実施の形態1における電力用半導体装置100では、櫛歯形状を有する接合部54を備えている。IGBT2等の電力用半導体素子の表面電極とプリント基板50との間における、櫛歯形状を有する接合部54では、空気を巻き込むことで未充填領域が発生し易い。よって、例えば封止樹脂6の注入速度を遅くするなどの対策が必要となり、生産性が低下する懸念がある。この対策として、封止樹脂6の流入距離を短くすることが効果的である。
そこで、電力用半導体装置300では、図14から図16に示すように、封止樹脂6が最も注入されにくい電力用半導体素子の中心点21に対応して、プリント基板50のコア材51及び遠位側銅導体層52にスリット55を設けた。このスリット55は、コア材51と遠位側銅導体層52をその厚み方向に貫通する溝であり、上述のように接合部54に対応して位置する。即ち、実施の形態1で説明したように、接合部54における切欠き60は、電力用半導体素子の中心点21に対応して位置させていることから、スリット55は、切欠き60に対応して位置することになる。
尚、図16は、図5に対応した図であり、接合部54に対する、プリント基板50におけるスリット55の配置位置の例を明示した図である。
電力用半導体装置200に対応した電力用半導体装置400(図17)においても、電力用半導体装置300と同様に、図19に示すように、封止樹脂6が最も注入されにくい各接合部54−2同士の隙間に対応して、プリント基板50のコア材51に複数のスリット55を設けた。尚、図19は、図12に対応した図であり、接合部54−2に対する、プリント基板50におけるスリット55の配置位置を明示した図である。
また図20には、スリット55を有する実施の形態3における電力用半導体装置の変形例としての電力用半導体装置500を示す。電力用半導体装置500は、近位側銅導体層53における切欠き60を有しない構成に相当し、封止樹脂6が最も注入されにくい電力用半導体素子の中心点21に対応して複数のスリット55を設けた構成を有する。電力用半導体装置500においてもスリット55は、IGBT2等における表面電極と近位側銅導体層53とを接合する接合部54に存在する。
それぞれの電力用半導体装置300、400、500においてスリット55を設けたことで、封止樹脂6は、スリット55を通り、絶縁基板1とプリント基板50との間へ、特に接合部54、54−2において生じる可能性がある封止樹脂6の未充填領域へ、充填可能となる。よって、未充填領域の発生を解消することが可能となる。したがって、樹脂注入速度をさらに上げることが可能となる。その結果、生産性の低下を避けることができ生産性向上につなげることが可能である。
また、スリット55を設けたことで、上述の効果に加えて、IGBT2及びダイオード3の表面電極に接合されている接合部54、54−2におけるはんだ42のフィレットの状態などを目視等で検査することが容易になる。よって、接合状態の検査工程を短時間で容易に行うことができるという効果も生じる。
本実施の形態3の電力用半導体装置300、400においても、接合部54、54−2を有することから、実施の形態1、2にて説明した、温度サイクルによるはんだ42に作用する熱応力は、従来に比べて小さくなる。したがって、特に、はんだ42における破損等の不具合の発生を低減さらには防止することができる。
また、電力用半導体装置500においても、切欠き60は設けていないものの、接合部54はスリット55を有することから、スリット55が切欠き60と同等の作用を行うことができる。よって、電力用半導体装置500においても上述の不具合の発生の低減さらには防止を図ることができる。
尚、実施の形態1、2において説明した、絶縁基板1、ケース7、ワイヤボンド、及びはんだの各材料に関する変形例、電力用半導体素子に関する変形例、並びに、封止樹脂に関する変形例については、本実施の形態3の電力用半導体装置300、400、500にも同様に適用することができる。
実施の形態4.
図21及び図22は、それぞれ実施の形態4における電力用半導体装置600の概略構造を示す概念図である。ここで電力用半導体装置600は、実施の形態1における電力用半導体装置100の変形例に相当する。
実施の形態4における電力用半導体装置600は、電力用半導体装置100におけるプリント基板50に、プリント基板50のコア材51及び遠位側銅導体層52を貫通する貫通孔58を設けたものである。電力用半導体装置600は、電力用半導体装置100に対して、貫通孔58に関する構成部分のみで相違し、その他はそれぞれ同じ構成を有する。したがって以下では、主に貫通孔58について説明を行い、同じ構成部分の説明は省略する。
プリント基板50のコア材51の両面に形成された遠位側銅導体層52と近位側銅導体層53とは、互いは非対称に配置されているため、熱ひずみによる反りあるいはうねりが発生しやすい。そのため、接合部54に接合されたはんだ42には、大きな熱応力が発生しやすい。
そこで、電力用半導体装置600では、図21及び図22に示すように、はんだを接合する接合部54全体に対応して、プリント基板50のコア材51及び遠位側銅導体層52に貫通孔58を設けた。この貫通孔58は、コア材51及び遠位側銅導体層52をその厚み方向に貫通する溝であり、上述のように接合部54全体に対応して位置する。
このように電力用半導体装置600において貫通孔58を設けたことで、接合部54の周辺における、うねりを抑制することができ、はんだ42に発生する熱応力を低減することができる。
また、貫通孔58を設けたことで、上述の効果に加えて、IGBT2及びダイオード3の表面電極に接合されている接合部54におけるはんだ42のフィレットの状態などを目視等で検査することが、電力用半導体装置300においてスリット55を設ける場合に比べて、より容易になる。よって、接合状態の検査工程を短時間で容易に行うことができるという効果も生じる。
また、貫通孔58を設けたことで、封止樹脂6は、貫通孔58を通り、絶縁基板1とプリント基板50との間へ、特に接合部54において生じる可能性がある封止樹脂6の未充填領域への充填性が、電力用半導体装置300においてスリット55を設ける場合よりも向上する。よって、未充填領域の発生を解消することも可能となる。
したがって、実施の形態3に比べて樹脂注入速度をさらに向上させることが可能となる。その結果、生産性の低下を避けることができ、生産性向上につなげることが可能である。
尚、実施の形態1において説明した、絶縁基板1、ケース7、ワイヤボンド、及びはんだの各材料に関する変形例、電力用半導体素子に関する変形例、並びに、封止樹脂に関する変形例については、本実施の形態4の電力用半導体装置600にも同様に適用することができる。
また、上述した各実施の形態を組み合わせた構成を採ることも可能であり、また、異なる実施の形態に示される構成部分同士を組み合わせることも可能である。
本発明は、添付図面を参照しながら好ましい実施形態に関連して充分に記載されているが、この技術の熟練した人々にとっては種々の変形あるいは修正は明白である。そのような変形あるいは修正は、添付した請求の範囲による本発明の範囲から外れない限りにおいて、その中に含まれると理解されるべきである。
又、2015年11月25日に出願された、日本国特許出願No.特願2015−229855号の明細書、図面、特許請求の範囲、及び要約書の開示内容の全ては、参考として本明細書中に編入されるものである。
1 絶縁基板、2 IGBT、3 ダイオード、21 中心点、
41、42 はんだ、50 プリント基板、52 遠位側銅導体層、
53 近位側銅導体層、54、54−2 接合部、55 スリット、58 貫通孔、
100、200、300、400、500、600 電力用半導体装置。

Claims (6)

  1. 電力用半導体素子と、導体層を有するプリント基板とを備え、上記電力用半導体素子の電極と上記プリント基板の導体層とをはんだで接合した状態の電力用半導体装置において、
    上記電力用半導体素子は、表面電極に、はんだを接合するための金属膜と、はんだと接合しない膜とを有し、
    上記金属膜は、上記電力用半導体素子に複数配置されており、上記はんだが接合されない膜は、上記電力用半導体素子の中央に配置されており、
    上記導体層の一部を構成し上記導体層と一体に形成された状態の接合部をさらに備え、
    上記接合部は切欠きを有し、該切欠きは、上記電力用半導体素子の金属膜に対応するように配置されている、
    ことを特徴とする電力用半導体装置。
  2. 上記切欠きは櫛歯形状である、請求項1に記載の電力用半導体装置。
  3. 複数の上記金属膜はそれぞれ同一の面積であり、電力用半導体素子の表面に等間隔に位置しており、上記切欠きは櫛歯形状であり該櫛歯形状の切欠きの凸部は、上記金属膜に対応して等間隔に位置する、請求項1又は2に記載の電力用半導体装置。
  4. 上記切欠きは櫛歯形状であり該櫛歯形状の切欠きの凸部は、上記金属膜の面積よりも小さい、請求項1から3のいずれか1項に記載の電力用半導体装置。
  5. 上記金属膜の形状は、矩形もしくは円形である、請求項1から4のいずれか1項に記載の電力用半導体装置。
  6. 上記切欠きは櫛歯形状であり該櫛歯形状における凸部及び凹部の形状は、矩形もしくは円形である、請求項1から4のいずれか1項に記載の電力用半導体装置。
JP2017552341A 2015-11-25 2016-11-07 電力用半導体装置 Active JP6523482B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015229855 2015-11-25
JP2015229855 2015-11-25
PCT/JP2016/082944 WO2017090413A1 (ja) 2015-11-25 2016-11-07 電力用半導体装置

Publications (2)

Publication Number Publication Date
JPWO2017090413A1 JPWO2017090413A1 (ja) 2018-06-21
JP6523482B2 true JP6523482B2 (ja) 2019-06-05

Family

ID=58764155

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017552341A Active JP6523482B2 (ja) 2015-11-25 2016-11-07 電力用半導体装置

Country Status (4)

Country Link
JP (1) JP6523482B2 (ja)
CN (1) CN108292642B (ja)
DE (1) DE112016005397B4 (ja)
WO (1) WO2017090413A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019167188A1 (ja) * 2018-02-28 2019-09-06 新電元工業株式会社 樹脂封止型半導体装置及びリードフレーム
CN112638576A (zh) * 2018-12-21 2021-04-09 深圳市柔宇科技股份有限公司 金属片的固定方法及柔性显示设备
JP2023094391A (ja) * 2021-12-23 2023-07-05 新光電気工業株式会社 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07118514B2 (ja) * 1989-04-24 1995-12-18 株式会社東芝 半田バンプ型半導体装置
JP4499577B2 (ja) * 2005-01-19 2010-07-07 三菱電機株式会社 半導体装置
JP4498170B2 (ja) * 2005-03-02 2010-07-07 三菱電機株式会社 半導体装置及びその製造方法
JP2006351810A (ja) * 2005-06-15 2006-12-28 Epson Toyocom Corp Icチップ収納容器及び圧電発振器
JP2007166461A (ja) * 2005-12-16 2007-06-28 Epson Toyocom Corp 弾性表面波素子、及びこれを用いた弾性表面波デバイス
JP2007199803A (ja) * 2006-01-24 2007-08-09 Toshiba Corp 半導体メモリカード
JP4885046B2 (ja) * 2007-04-20 2012-02-29 三菱電機株式会社 電力用半導体モジュール
JP5241177B2 (ja) * 2007-09-05 2013-07-17 株式会社オクテック 半導体装置及び半導体装置の製造方法
JP2012074730A (ja) 2011-12-07 2012-04-12 Mitsubishi Electric Corp 電力用半導体モジュール
JP6083109B2 (ja) * 2012-01-18 2017-02-22 富士電機株式会社 半導体装置
WO2014115561A1 (ja) * 2013-01-25 2014-07-31 富士電機株式会社 半導体装置
JP6092644B2 (ja) * 2013-02-07 2017-03-08 株式会社ダイワ工業 半導体モジュール
JP6423620B2 (ja) 2014-06-04 2018-11-14 株式会社竹中工務店 プレキャスト柱梁部材接合構造
CN104091765A (zh) * 2014-07-14 2014-10-08 深迪半导体(上海)有限公司 一种针对mems惯性器件半导体的封装方法

Also Published As

Publication number Publication date
CN108292642B (zh) 2021-04-30
WO2017090413A1 (ja) 2017-06-01
CN108292642A (zh) 2018-07-17
DE112016005397B4 (de) 2022-05-05
DE112016005397T5 (de) 2018-08-09
JPWO2017090413A1 (ja) 2018-06-21

Similar Documents

Publication Publication Date Title
JP5279632B2 (ja) 半導体モジュール
WO2015079600A1 (ja) パワーモジュール、及びパワーモジュールの製造方法
WO2012127696A1 (ja) パワー半導体モジュール及びパワーユニット装置
JP6439389B2 (ja) 半導体装置
JP6444537B2 (ja) 半導体装置及びその製造方法
CN108292656B (zh) 半导体模块
JP6697944B2 (ja) 電力用半導体装置
JP6330436B2 (ja) パワー半導体モジュール
JP6226068B2 (ja) 半導体装置
JP6523482B2 (ja) 電力用半導体装置
JP2016134540A (ja) 電力用半導体装置
US11881444B2 (en) Semiconductor device
JP6048238B2 (ja) 電子装置
JP2008205100A (ja) 電力半導体装置
KR20140092774A (ko) 전력 반도체 모듈 및 전력 반도체 모듈의 제조 방법
JP6200759B2 (ja) 半導体装置およびその製造方法
JP2016163024A (ja) パワーモジュール
JP6095303B2 (ja) 半導体装置および半導体装置の製造方法
JP6448418B2 (ja) 電力用半導体装置
WO2016031440A1 (ja) チップ抵抗器およびその実装構造
JP6160542B2 (ja) 半導体装置
JP5708359B2 (ja) 半導体装置及び半導体装置の製造方法
JP5273265B2 (ja) 電力用半導体装置
JP7050487B2 (ja) 電子デバイス
JP5145168B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180302

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180302

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190402

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190425

R150 Certificate of patent or registration of utility model

Ref document number: 6523482

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250