JP6491266B2 - 半導体装置の作製方法 - Google Patents

半導体装置の作製方法 Download PDF

Info

Publication number
JP6491266B2
JP6491266B2 JP2017113087A JP2017113087A JP6491266B2 JP 6491266 B2 JP6491266 B2 JP 6491266B2 JP 2017113087 A JP2017113087 A JP 2017113087A JP 2017113087 A JP2017113087 A JP 2017113087A JP 6491266 B2 JP6491266 B2 JP 6491266B2
Authority
JP
Japan
Prior art keywords
film
oxide semiconductor
oxide
insulating film
semiconductor film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2017113087A
Other languages
English (en)
Other versions
JP2017168867A (ja
Inventor
本田　達也
達也 本田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2017168867A publication Critical patent/JP2017168867A/ja
Application granted granted Critical
Publication of JP6491266B2 publication Critical patent/JP6491266B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/441—Deposition of conductive or insulating materials for electrodes
    • H01L21/443—Deposition of conductive or insulating materials for electrodes from a gas or vapour, e.g. condensation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、酸化物半導体を用いたトランジスタなどの半導体素子を含む半導体装置および
その作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、表示装置、及び電子機器は全て半導体装置である。
近年、酸化物半導体を用いてトランジスタを作製し、電子デバイスや光デバイスなどの電
子機器に応用する技術が注目されている。例えば、酸化物半導体として、酸化亜鉛、Ｉｎ
−Ｇａ−Ｚｎ−Ｏ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチン
グ素子などに用いる技術が特許文献１および特許文献２で開示されている。
酸化物半導体を用いたトランジスタは、非晶質シリコンを用いたトランジスタと比較する
と、高い電界効果移動度を有するため、表示装置の性能を著しく向上させることができる
と期待されている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
しかし、酸化物半導体膜とゲート絶縁膜との界面の結合が十分でなく、界面における構造
が不連続であると界面準位が生じる。そして、その準位にキャリアがトラップされると酸
化物半導体膜とゲート絶縁膜との界面に空間電荷が生じる。それによりキャリア（電子）
の界面散乱が生じ、電界効果移動度などの電気的特性が低下してしまう原因となる。また
、トランジスタの動作点あるいはしきい値電圧の変動の原因となる。
上記問題に鑑み、酸化物半導体膜とゲート絶縁膜との界面において、電子の界面散乱を抑
制することで、電気的特性に優れたトランジスタを提供することを目的の一とする。
本発明の一態様に係る半導体装置は、以下のように作製することができる。
基板上に酸化物半導体膜を成膜し、該酸化物半導体膜上に酸化物半導体以外の半導体膜を
成膜した後、加熱処理を行うことによって、該酸化物半導体膜と酸化物半導体以外の半導
体膜との界面において、該酸化物半導体膜中の酸素原子と酸化物半導体以外の半導体膜中
の原子とを結合させる。これにより該酸化物半導体膜と酸化物半導体以外の半導体膜の界
面における構造を連続させることができる。また、酸化物半導体膜から脱離した酸素が、
酸化物半導体以外の半導体膜に拡散することで、酸化物半導体以外の半導体膜は酸化され
るため絶縁膜（酸化物絶縁膜とも記す）とすることができる。該絶縁膜は、ゲート絶縁膜
として用いることができる。
また、酸化物半導体膜から酸素が脱離するとともに、酸化物半導体膜中の金属原子と結合
した酸素も脱離して、酸化物半導体以外の半導体膜に拡散する。酸化物半導体以外の半導
体膜が酸化することによって形成された絶縁膜に、上述の金属原子が含まれることにより
、酸化物半導体膜の元素と絶縁膜の元素とが混合した混合領域が形成される。該混合領域
は、酸化物半導体膜と接する絶縁膜の界面に存在する。
酸化物半導体以外の半導体膜の膜厚は、２ｎｍ以上５ｎｍ以下として成膜することが好ま
しい。酸化物半導体以外の半導体膜の膜厚が２ｎｍ未満であると、酸化物半導体以外の半
導体膜が島状に点在し均一な膜厚の酸化物半導体以外の半導体膜にすることができず、５
ｎｍを超えると、加熱処理により、酸化物半導体以外の半導体膜を十分に酸化し、絶縁膜
を形成することが困難になってしまうからである。
加熱処理後、酸化物半導体膜及び絶縁膜を島状に加工する。次に、島状の絶縁膜上に、さ
らに絶縁膜を成膜してゲート絶縁膜として用いてもよい。島状の絶縁膜の上に成膜される
絶縁膜は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ア
ルミニウム、酸化ハフニウム、酸化ガリウム、またはＧａ−Ｚｎ系金属酸化物などの材料
を用いて成膜することができる。
その後、ゲート絶縁膜上にゲート電極を形成した後、酸化物半導体膜と接するソース電極
及びドレイン電極を形成する。
上述の方法によれば、酸化物半導体膜と絶縁膜との界面を結合し、界面において構造を連
続させることができる。これにより、酸化物半導体膜と絶縁膜との界面において、界面準
位を低減することができるため、空間電荷が生じることを抑制することができる。この結
果、酸化物半導体膜と絶縁膜との界面において、キャリア（電子）の散乱を抑制すること
ができるため、トランジスタの電界効果移動度を向上させることができる。また、トラン
ジスタの動作点あるいはしきい値電圧の変動を抑制することができる。
酸化物半導体以外の半導体膜としては、例えば、シリコンを用いることができる。また、
酸化物半導体以外の半導体膜に代えて、酸化することで絶縁化する金属膜を用いてもよい
。金属膜として、例えば、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、ハフニウム（
Ｈｆ）、タンタル（Ｔａ）のいずれか一を用いることができる。酸化物半導体膜上に、上
述の金属膜を２ｎｍ以上５ｎｍ以下で成膜して、加熱処理を行うことによって、酸化物半
導体膜と金属膜との界面において、該酸化物半導体膜中の酸素と、金属膜中の原子とを結
合させる。これにより、酸化物半導体膜と金属膜との界面において構造を連続させること
ができる。また、酸化物半導体膜から脱離した酸素が、金属膜に拡散することで、金属膜
は酸化されるため、絶縁膜（金属酸化物膜）とすることができる。該絶縁膜は、ゲート絶
縁膜として用いることができる。
また、基板と酸化物半導体膜との間に、加熱により酸素の一部が脱離する酸化物絶縁膜を
形成しても良い。これにより、加熱処理の際に、酸化物絶縁膜に含まれる酸素の一部を脱
離させ、酸化物半導体膜へ拡散させることができる。この結果、酸化物半導体膜から酸化
物半導体以外の半導体膜または金属膜へ拡散した酸素による欠損を、酸化物絶縁膜から脱
離した酸素によって補填することができる。
本発明の一態様に係る半導体装置は、以下の構造である。
本発明の一態様に係る半導体装置は、基板上に設けられた酸化物半導体膜と、酸化物半導
体膜の一部と重畳するゲート電極と、酸化物半導体膜とゲート電極との間に設けられるゲ
ート絶縁膜と、酸化物半導体膜に接するソース電極及びドレイン電極と、を有し、酸化物
半導体膜と接するゲート絶縁膜の界面において、酸化物半導体膜の元素とゲート絶縁膜の
元素とが混在した混合領域を有する。
上記構成において、酸化物半導体膜は、Ｉｎ、Ｇａ、Ｓｎ、およびＺｎから選ばれた一種
以上の元素を含む。
また、上記各構成において、ゲート絶縁膜は、酸化シリコン、酸化アルミニウム、酸化ジ
ルコニウム、酸化ハフニウム、酸化タンタルのいずれか一であることが好ましい。
また、上記各構成において、酸化物半導体膜と接する絶縁膜の界面に存在する混合領域は
、２ｎｍ以上５ｎｍ以下の厚みを有する。また、混合領域には、Ｉｎ、Ｇａ、Ｓｎ、およ
びＺｎから選ばれた一種以上の元素が含まれる。
また、本発明の一態様に係る半導体装置は、基板上に設けられた酸化物半導体膜と、酸化
物半導体膜の一部と重畳するゲート電極と、酸化物半導体膜とゲート電極との間に設けら
れる第１のゲート絶縁膜及び第２のゲート絶縁膜と、酸化物半導体膜に接するソース電極
及びドレイン電極と、を有し、酸化物半導体膜と接する第１のゲート絶縁膜は、酸化物半
導体膜の元素を含む。
上記構成において、酸化物半導体膜は、Ｉｎ、Ｇａ、Ｓｎ、およびＺｎから選ばれた一種
以上の元素を含む。
また、上記各構成において、第１のゲート絶縁膜は、酸化シリコン、酸化アルミニウム、
酸化ジルコニウム、酸化ハフニウム、酸化タンタルのいずれか一であることが好ましい。
また、上記各構成において、第１のゲート絶縁膜は、２ｎｍ以上５ｎｍ以下の厚みを有す
る。また、第１のゲート絶縁膜には、Ｉｎ、Ｇａ、Ｓｎ、およびＺｎから選ばれた一種以
上の元素が含まれる。
また、上記各構成において、基板と酸化物半導体膜との間に、さらに酸化物絶縁膜を有す
ることが好ましい。
本発明の一態様によれば、酸化物半導体膜とゲート絶縁膜との界面において構造を連続さ
せることができる。これにより、電子の界面散乱を抑制することができるため、電界効果
移動度などの電気的特性に優れたトランジスタを提供することができる。また、トランジ
スタの動作点あるいはしきい値電圧の変動が抑制されたトランジスタを提供することがで
きる。
半導体装置の一形態を説明する図。 半導体装置及び半導体装置の作製方法の一形態を説明する図。 半導体装置及び半導体装置の作製方法の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置及び半導体装置の作製方法の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置及び半導体装置の作製方法の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置及び半導体装置の作製方法の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 電子機器を説明する図。 試料Ａ及び比較試料ＢのＴＥＭ写真。 測定領域１及び２における組成分析結果を示す図。 測定領域３及び４における組成分析結果を示す図。 測定領域５及び６における組成分析結果を示す図。 測定領域７及び８における組成分析結果を示す図。
以下では、本明細書等に開示する発明の実施の形態について図面を用いて詳細に説明する
。ただし、本明細書等に開示する発明は以下の説明に限定されず、その形態および詳細を
様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書等に開示す
る発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
また、実施の形態において、同じものを指す符号は異なる図面間で共通して用いる場合が
ある。なお、図面において示す構成要素、すなわち層や領域等の厚さ、幅、相対的な位置
関係等は、実施の形態において説明する上で明確性のため、誇張して示される場合がある
。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を
示すものではない。また、本明細書等において発明を特定するための事項として固有の名
称を示すものではない。
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１乃至図３を用
いて説明する。
図１に、本発明の一態様に係る半導体装置の一例として、トランジスタ１１０の平面図及
び断面図を示す。ここで、図１（Ａ）は平面図であり、図１（Ｂ）は図１（Ａ）における
Ａ１−Ａ２断面に係る断面図である。なお、図１（Ａ）では、煩雑になることを避けるた
め、トランジスタ１１０の構成要素の一部（例えば、ゲート絶縁膜１１８、絶縁膜１２４
など）を省略している。
図１（Ａ）（Ｂ）に示すトランジスタ１１０は、基板１００上に設けられた酸化物半導体
膜１１４と、酸化物半導体膜１１４に接して設けられたゲート絶縁膜１１６と、ゲート絶
縁膜１１６を覆うように設けられたゲート絶縁膜１１８と、ゲート絶縁膜１１８上に設け
られたゲート電極１２２と、ゲート絶縁膜１１８及びゲート電極１２２を覆うように設け
られた絶縁膜１２４と、絶縁膜１２４、ゲート絶縁膜１１８、及びゲート絶縁膜１１６に
設けられたコンタクトホール１２６ａ、１２６ｂを介して酸化物半導体膜１１４と接する
ソース電極１２８ａ、ドレイン電極１２８ｂと、を有する。なお、基板１００と酸化物半
導体膜１１４との間に絶縁膜１０２を設けてもよい。
基板１００に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処
理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸
ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サフ
ァイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導
体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板
などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板１０
０として用いてもよい。
また、基板１００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有
する半導体装置を作製するには、可撓性基板上に酸化物半導体膜１１４を含むトランジス
タ１１０を直接作製してもよいし、他の作製基板に酸化物半導体膜１１４を含むトランジ
スタ１１０を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可
撓性基板に剥離、転置するために、作製基板と酸化物半導体膜１１４を含むトランジスタ
１１０との間に剥離層を設けるとよい。
絶縁膜１０２として、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化ア
ルミニウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ハフニウム、酸化イ
ットリウムなどを用いることができる。
また、絶縁膜１０２は、加熱により酸素の一部が脱離する酸化物絶縁膜を用いて形成する
ことが好ましい。加熱により酸素の一部が脱離する酸化物絶縁膜として、化学量論比を満
たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。該酸化物絶縁膜
と酸化物半導体膜とを接して設け、加熱処理を行うことで、該酸化物絶縁膜から酸化物半
導体膜へ酸素を拡散させることができる。加熱により酸素の一部が脱離する酸化物絶縁膜
として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、
酸化ハフニウム、酸化イットリウムなどが挙げられる。
絶縁膜１０２の膜厚は、５０ｎｍ以上５００ｎｍ以下、好ましくは２００ｎｍ以上４００
ｎｍ以下とする。絶縁膜１０２として加熱により酸素の一部が脱離する酸化物絶縁膜を用
いる場合、該酸化物絶縁膜の膜厚を大きくすることにより、該酸化物絶縁膜の酸素脱離量
を増加させることができる。
ここで、「加熱により酸素の一部が脱離する酸化物絶縁膜」とは、ＴＤＳ（Ｔｈｅｒｍａ
ｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて
、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ま
しくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であるものをいう。
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量の測定方法について、以下
に説明する。
ＴＤＳ分析したときの気体の全放出量は、イオン強度の積分値に比例する。そして、標準
試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び
絶縁膜のＴＤＳ分析結果から、測定試料の酸素分子の脱離量（ＮＯ２）は、下記の式（１
）で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの
全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する
可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７
の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比
率が極微量であるため考慮しない。
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値であ
る。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上述の式（１）の詳細
に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の脱離量
は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試
料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定
する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の脱離量につ
いても見積もることができる。
なお、ＮＯ２は酸素分子の脱離量である。絶縁膜においては、酸素原子に換算したときの
酸素の放出量は、酸素分子の脱離量の２倍となる。
絶縁膜１０２から脱離した酸素を酸化物半導体膜に拡散させることで、絶縁膜１０２と酸
化物半導体膜１１４との界面準位を低減することができる。この結果、トランジスタの動
作などに起因して生じうる電荷などが、上述の絶縁膜１０２と酸化物半導体膜１１４との
界面に捕獲されることを抑制することができる。これにより、トランジスタの電界効果移
動度を向上させることができる。また、しきい値電圧のバラツキや変動を抑制することが
できる。
さらに、酸化物半導体は、酸素欠損に起因する電荷が生じる場合がある。一般に、酸化物
半導体の酸素欠損は、一部がドナーとなりキャリアである電子を生じる。この結果、トラ
ンジスタのしきい値電圧がマイナス方向にシフトしてしまう。この傾向は、バックチャネ
ル側で生じる酸素欠損において顕著である。なお、本明細書等におけるバックチャネルと
は、図１に示す酸化物半導体膜１１４において、絶縁膜１０２との界面近傍を指す。絶縁
膜１０２から酸化物半導体膜に酸素が十分に供給されることにより、酸化物半導体膜の酸
素欠損を低減することができる。これにより、トランジスタのしきい値電圧がマイナス方
向にシフトしてしまうことを抑制することができる。
酸化物半導体膜１１４としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を
含むことが好ましい。特に、ＩｎとＺｎを含むことが好ましい。また、該酸化物を用いた
トランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加え
てガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、アル
ミニウム（Ａｌ）のいずれか一種あるいは複数種を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ
系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系
酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸
化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化
物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物
、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、
Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉ
ｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−
Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ
系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−
Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを有する酸化
物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外
の金属元素が入っていてもよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を
適切なものとすることが好ましい。
なお、酸化物半導体膜１１４として用いることが可能な金属酸化物は、エネルギーギャッ
プが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このよ
うに、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流
を低減することができる。
酸化物半導体膜１１４は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質な
どの状態をとる。
好ましくは、酸化物半導体膜１１４は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当
該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界
は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリ
ーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移
動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸お
よびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８
５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５
°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線方向ま
たは表面の法線方向に平行な方向となる。結晶部は、成膜することにより、または成膜後
に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。また、結晶性（または結晶部）を有する酸化物半導体では
、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の
酸化物半導体以上の移動度を得ることができる。
酸化物半導体膜１１４表面の平坦性を高めるためには、平坦な表面上に酸化物半導体膜を
成膜することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０
．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に成膜するとよい。
Ｒａとは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されて
いる算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面
から指定面までの偏差の絶対値を平均した値」で表現でき、数式（２）にて定義される。
ここで、指定面とは、粗さ計測の対象となる面であり、座標（（ｘ１，ｙ１，ｆ（ｘ１，
ｙ１））（ｘ１，ｙ２，ｆ（ｘ１，ｙ２））（ｘ２，ｙ１，ｆ（ｘ２，ｙ１））（ｘ２，
ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影
した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原
子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可
能である。
酸化物半導体膜１１４表面の平坦性を高めることにより、ゲート絶縁膜１１６との界面に
おいて、酸化物半導体膜１１４の凹凸が低減される。これにより、酸化物半導体膜１１４
とゲート絶縁膜１１６との界面において、電子の界面散乱を抑制することができるため、
トランジスタの電界効果移動度を向上させることができる。
酸化物半導体膜１１４の膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎ
ｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下、更に好ましくは３ｎｍ以上７ｎｍ以下
とする。酸化物半導体膜１１４の膜厚を上記とすることで、トランジスタの短チャネル効
果を抑制することができる。
酸化物半導体膜１１４に、アルカリ金属またはアルカリ土類金属が含まれると、酸化物半
導体と結合することによって、キャリアが生成することがあり、トランジスタのオフ電流
が上昇する原因となる。そのため、酸化物半導体膜１１４において、アルカリ金属または
アルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０
１６ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。
また、酸化物半導体膜１１４に、水素が多量に含まれると、酸化物半導体と結合すること
によって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより
、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半
導体膜１１４において、水素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは
１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３
以下、更に好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。なお
、上述の酸化物半導体膜中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎ
ｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。
このように、水素濃度が十分に低減され、十分に酸素が供給されることによって、酸素欠
損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体膜では、キャリ
ア密度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ま
しくは１．４５×１０１０／ｃｍ３未満とすることができる。例えば、室温（２５℃）で
のオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（
ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このよう
に、水素などの不純物が十分に除去され、十分な酸素が供給された酸化物半導体を用いる
ことで、極めて優れたオフ電流特性のトランジスタを得ることができる。
また、図１（Ｃ）に示すトランジスタ１２０のように、酸化物半導体膜１１４にドーパン
トを添加することで、第１の領域１３５、及び一対の第２の領域１３４ａ、第２の領域１
３４ｂを形成しても良い。ゲート電極１２２をマスクとして、酸化物半導体膜１１４にド
ーパントを添加することによって、酸化物半導体膜１１４において、ゲート電極１２２と
重畳する領域に第１の領域１３５が形成され、第１の領域１３５を挟むように一対の第２
の領域１３４ａ、１３４ｂが形成される。
第２の領域１３４ａ、１３４ｂには、ドーパントとして、ホウ素、窒素、リン、及び、ヒ
素の少なくとも一以上が含まれる。または、ドーパントとして、ヘリウム、ネオン、アル
ゴン、クリプトン、及びキセノンの少なくとも一以上が含まれる。または、ドーパントと
して、水素が含まれる。なお、ドーパントとして、ホウ素、窒素、リン、及びヒ素の少な
くとも一以上と、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの一以上と、
水素と、が適宜組み合わされて含まれていてもよい。
第２の領域１３４ａ、１３４ｂに含まれるドーパントの濃度は、５×１０１８ａｔｏｍｓ
／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ
／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満とする。
第２の領域１３４ａ、１３４ｂにドーパントを添加することにより、酸化物半導体膜１１
４のキャリア密度または欠陥が増加する。これにより、ドーパントを含まない第１の領域
１３５と比較して、第２の領域１３４ａ、１３４ｂの導電性を高めることができる。なお
、ドーパント濃度を増加させすぎると、ドーパントがキャリアの移動を阻害するため、第
２の領域１３４ａ、１３４ｂの導電性を低下させることになる。
第２の領域１３４ａ、１３４ｂの導電率は、０．１Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、
好ましくは１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とすることが望ましい。
第１の領域１３５はチャネル領域として機能する。そのため、第１の領域１３５における
アルカリ金属またはアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、
好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。また、水素濃度
は、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３
以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、更に好ましくは１×１０１
６ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。
酸化物半導体膜１１４において、ドーパントを含む一対の第２の領域１３４ａ、１３４ｂ
を設けることにより、チャネル領域として機能する第１の領域１３５の端部に加わる電界
を緩和させることができる。これにより、トランジスタの短チャネル効果を抑制すること
ができる。
なお、トランジスタ１２０は、酸化物半導体膜１１４に第１の領域１３５、第２の領域１
３４ａ、１３４ｂが形成される以外は、トランジスタ１１０と同様である。また、トラン
ジスタ１２０の上面図は、図１（Ａ）を参照することができる。
ここで、酸化物半導体膜１１４と接するゲート絶縁膜１１６として、酸化物半導体以外の
半導体膜を酸化することによって形成される絶縁膜（酸化物絶縁膜）を用いることが好ま
しい。酸化物半導体膜１１４とこれに接するゲート絶縁膜１１６との結合がなされず、そ
れらの界面において構造が連続しない場合には、酸化物半導体膜とゲート絶縁膜との界面
において、界面準位が生じる。この準位にキャリアがトラップされると界面に空間電荷が
生じる。これによりキャリア（電子）の界面散乱が生じ、電界効果移動度などの電気的特
性が低下してしまう原因となる。
そこで、本発明の一態様では、酸化物半導体膜を成膜し、該酸化物半導体膜上に酸化物半
導体以外の半導体膜を成膜した後、加熱処理を行うことによって、該酸化物半導体膜と酸
化物半導体以外の半導体膜との界面において、該酸化物半導体膜中の酸素原子と酸化物半
導体以外の半導体膜中の原子とを結合させる。これにより該酸化物半導体膜と酸化物半導
体以外の半導体膜の界面において構造を連続させることができる。また、酸化物半導体膜
から脱離した酸素が、酸化物半導体以外の半導体膜に拡散することで、酸化物半導体以外
の半導体膜は酸化されるため、絶縁膜とすることができる。該絶縁膜は、ゲート絶縁膜１
１６として用いることができる。
また、酸化物半導体膜から酸素が脱離するとともに、酸化物半導体膜中の金属原子と結合
した酸素も脱離して、酸化物半導体以外の半導体膜に拡散する。酸化物半導体以外の半導
体膜が酸化することによって形成された絶縁膜（図１ではゲート絶縁膜１１６）に、上述
の金属原子が含まれることにより、酸化物半導体膜の元素と絶縁膜の元素とが混合した混
合領域が形成される。該混合領域は、酸化物半導体膜と接する絶縁膜の界面に存在する。
なお、絶縁膜に含まれる金属元素は、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇ
ｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いることによ
って、確認することができる。
通常、ゲート絶縁膜１１６及びゲート絶縁膜１１８として、同じ材料（例えば、酸化シリ
コン）を用いた場合、ゲート絶縁膜１１６とゲート絶縁膜１１８との界面は不明確となる
。しかし、上述のようにゲート絶縁膜１１６には上述の金属原子が含まれているため、透
過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓ
ｃｏｐｅ）による観察像において、ゲート絶縁膜１１６に金属原子が存在することが確認
できる。また、ゲート絶縁膜１１６及びゲート絶縁膜１１８の界面を確認することができ
る。図１及び図２では、ゲート絶縁膜１１６及びゲート絶縁膜１１８として、酸化シリコ
ンを用いる例について示しているため、ゲート絶縁膜１１６及びゲート絶縁膜１１８の境
界を二点鎖線で示している。
上述の方法によれば、酸化物半導体膜１１４とゲート絶縁膜１１６との界面を結合し、界
面における構造を連続させることができる。これにより、酸化物半導体膜１１４とゲート
絶縁膜１１６との界面において、界面準位を低減させることができるため、空間電荷が生
じることを抑制することができる。この結果、酸化物半導体膜１１４とゲート絶縁膜１１
６との界面において、キャリア（電子）の散乱を抑制することができるため、トランジス
タの電界効果移動度を向上させることができる。また、トランジスタの動作点あるいはし
きい値電圧の変動を抑制することができる。
酸化物半導体以外の半導体膜としては、例えば、シリコンを用いることができる。また、
酸化物半導体以外の半導体膜に代えて、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、
ハフニウム（Ｈｆ）、タンタル（Ｔａ）のいずれか一も用いることができる。上述の金属
膜を、酸化物半導体膜上に、２ｎｍ以上５ｎｍ以下で成膜して、加熱処理を行うことによ
って、酸化物半導体膜と金属膜との界面において、該酸化物半導体膜中の酸素と、金属膜
中の原子とを結合させる。これにより、酸化物半導体膜と金属膜との界面において構造を
連続させることができる。また、酸化物半導体膜から脱離した酸素が、金属膜に拡散する
ことで、金属膜は酸化されるため、絶縁膜（金属酸化物膜）とすることができる。絶縁膜
（酸化アルミニウム、酸化ジルコニウム、酸化ハフニウム、酸化タンタル）は、ゲート絶
縁膜１１６として用いることができる。
ゲート絶縁膜１１８として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、またはＧａ−Ｚ
ｎ系金属酸化物などを用いることができる。また、ゲート絶縁膜１１６及びゲート絶縁膜
１１８として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシ
リケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ
ｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料も用いること
ができる。ｈｉｇｈ−ｋ材料を用いることにより、ゲート絶縁膜の膜厚を小さくしてもゲ
ートリーク電流を低減することができる。
ゲート絶縁膜１１６の膜厚は、２ｎｍ以上５ｎｍ以下とすることが好ましい。また、ゲー
ト絶縁膜１１８の膜厚は、５ｎｍ以上３００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以
下、より好ましくは１０ｎｍ以上３０ｎｍ以下とすることが望ましい。
また、絶縁膜１０２として、加熱により酸素の一部が脱離する酸化物絶縁膜を用いること
により、加熱処理の際に、酸化物絶縁膜に含まれる酸素の一部が脱離して、酸化物半導体
膜へ拡散させることができる。この結果、酸化物半導体膜から酸化物半導体以外の半導体
膜または金属膜へ拡散した酸素による欠損を、酸化物絶縁膜から脱離した酸素によって補
填することができる。
ゲート電極１２２として、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、
タングステンから選ばれた金属材料、上述の金属元素を成分とする合金材料、または上述
の金属元素を組み合わせた合金材料を用いることができる。また、マンガン、ジルコニウ
ムのいずれか一または複数から選択された金属材料を用いてもよい。
また、ゲート電極１２２は、単層構造でも積層構造でもよい。例えば、シリコンを含むア
ルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン
膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構
造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜上にアルミニウム
膜を積層し、さらにチタン膜を積層する三層構造などが挙げられる。また、アルミニウム
膜上に、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウ
ムから選ばれた金属膜、または複数組み合わせた合金膜、もしくは窒化膜を積層してもよ
い。
また、ゲート電極１２２として、インジウム錫酸化物、酸化タングステンを含むインジウ
ム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム
酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化珪素を添加
したインジウム錫酸化物などの透光性を有する導電材料をも用いることもできる。また、
透光性を有する導電膜と、上記金属膜との積層構造としてもよい。
また、ゲート電極１２２とゲート絶縁膜１１８との間に、窒素を含むＩｎ−Ｇａ−Ｚｎ−
Ｏ膜、窒素を含むＩｎ−Ｓｎ−Ｏ膜、窒素を含むＩｎ−Ｚｎ−Ｏ膜、窒素を含むＳｎ−Ｏ
膜、窒素を含むＩｎ−Ｏ膜、金属窒化物膜（ＩｎＮ、ＺｎＮなど）を設けてもよい。これ
らの膜は、５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタのしきい
値電圧をプラスにシフトさせることができる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ
膜を用いる場合、少なくとも酸化物半導体膜１１４より高い窒素濃度、具体的には７原子
％以上の窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いることが好ましい。
絶縁膜１２４として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコ
ン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウ
ムなどを用いることができる。また、絶縁膜１２４は、単層構造でも積層構造でもよい。
絶縁膜１２４として、絶縁膜１０２と同様に、加熱により酸素の一部が脱離する酸化物絶
縁膜を用いてもよい。また、絶縁膜１２４として、酸化物半導体膜１１４に外部から水素
が混入することを防止する酸化物絶縁膜を用いてもよい。外部から水素が混入することを
防止する酸化物絶縁膜として、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒
化酸化アルミニウムなどが挙げられる。該絶縁膜１２４として、外部から水素が混入する
ことを防止する酸化物絶縁膜を用いることにより、酸化物半導体膜１１４に水素が混入す
ることを防止することができる。また、ゲート絶縁膜１１８として、加熱により酸素の一
部が脱離する酸化物絶縁膜を用い、絶縁膜１２４として、外部から水素が混入することを
防止する酸化物絶縁膜を用いることで、ゲート絶縁膜１１８から脱離した酸素が外方拡散
されてしまうことを防止することもできる。
次に、図１に示すトランジスタの作製方法について、図２を参照して説明する。
はじめに、基板１００上に、絶縁膜１０２、酸化物半導体膜１０４、及び酸化物半導体以
外の半導体膜１０６を成膜する（図２（Ａ）参照）。
絶縁膜１０２は、スパッタリング法、ＣＶＤ法などにより成膜することができる。なお、
加熱により酸素の一部が脱離する酸化物絶縁膜は、スパッタリング法を用いて成膜するこ
とが好ましい。
加熱により酸素の一部が脱離する酸化物絶縁膜を、スパッタリング法により成膜する場合
は、成膜ガス中の酸素濃度が高いことが好ましい。成膜ガス中の酸素濃度は、６％以上１
００％以下とすることが好ましい。成膜ガスとして、酸素、又は酸素及び希ガスの混合ガ
スを用いることができる。
加熱により酸素の一部が脱離する酸化物絶縁膜の代表例として、酸化シリコン膜を成膜す
る場合、石英（好ましくは合成石英）をターゲットとして用い、基板温度３０℃以上４５
０℃以下（好ましくは７０℃以上２００℃以下）、基板とターゲットとの距離（Ｔ−Ｓ間
距離）を２０ｍｍ以上４００ｍｍ以下（好ましくは４０ｍｍ以上２００ｍｍ以下）、圧力
を０．１Ｐａ以上４Ｐａ以下（好ましくは０．２Ｐａ以上１．２Ｐａ以下）、高周波電源
を０．５ｋＷ以上１２ｋＷ以下（好ましくは１ｋＷ以上５ｋＷ以下）、成膜ガス中のＯ２
／（Ｏ２＋Ａｒ）割合を１％以上１００％以下（好ましくは６％以上１００％以下）とし
て、ＲＦスパッタリング法により成膜することが好ましい。なお、石英（好ましくは合成
石英）ターゲットに代えてシリコンターゲットを用いることもできる。なお、成膜ガスと
しては、酸素のみを用いてもよい。
なお、絶縁膜１０２を成膜する前に、加熱処理またはプラズマ処理により、基板１００に
含まれる水素を脱離させることが好ましい。この結果、後の加熱処理において、絶縁膜１
０２及び酸化物半導体膜１０４に水素が拡散することを防止することができる。なお、加
熱処理は、不活性雰囲気、減圧雰囲気、または乾燥空気雰囲気にて、１００℃以上基板１
００の歪み点未満で行う。また、プラズマ処理は、希ガス、酸素、窒素、または酸化窒素
（亜酸化窒素、一酸化窒素、二酸化窒素など）を用いて行う。
また、絶縁膜１０２表面に平坦化処理を行うことで、後に成膜する酸化物半導体膜１０４
表面を平坦化することができるため、好ましい。平坦化処理として、研磨処理（例えば、
化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭ
Ｐ）法）、ドライエッチング処理、プラズマ処理を用いることができる。平坦化処理とし
て、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組
み合わせて行ってもよい。また、組み合わせて行う場合、工程順序は特に限定されず、絶
縁膜１０２表面の凹凸状態に合わせて適宜設定すればよい。
なお、プラズマ処理として、例えば、アルゴンガスを導入してプラズマを発生させる逆ス
パッタリングにより行うことが好ましい。逆スパッタリングとは、アルゴン雰囲気下で基
板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方
法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆
スパッタリングを行うと、絶縁膜１０２表面に付着している粉状物質（パーティクル、ご
みともいう）を除去することができる。
絶縁膜１０２表面に平坦化処理を行うことにより、絶縁膜１０２表面の平均面粗さ（Ｒａ
）を、１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは、０．１ｎｍ以下とする
ことが好ましい。
酸化物半導体膜１０４は、スパッタリング法、塗布法、印刷法、パルスレーザ蒸着法など
に成膜することができる。
例えば、酸化物半導体膜１０４をスパッタリング法により成膜する場合について、以下に
説明する。
酸化物半導体膜１０４の成膜工程では、水素や水などの不純物の混入を極力抑えることに
よって、酸化物半導体膜１０４に水素や水などの不純物が混入することを防止することが
好ましい。
酸化物半導体に含まれる水素は、金属原子と結合する酸素原子と反応して水になるととも
に、酸素原子が脱離した格子（または酸素原子が脱離した部分）には、欠損が生じる。こ
のため、酸化物半導体膜の成膜工程において、水素を含む不純物を極めて低減することに
より、酸化物半導体膜の酸素欠損を低減することができる。
まず、酸化物半導体膜１０４をスパッタリング装置で成膜する前に、スパッタリング装置
にダミー基板を搬入し、ダミー基板上に酸化物半導体膜を成膜して、ターゲット表面、ま
たは防着板に付着した水素や水を取り除く工程を行うことが望ましい。
また、水素濃度を低減させるために、例えば、スパッタリング装置の処理室内に供給する
スパッタリングガスとして、水素や水などの不純物が除去された高純度のガスを用いるこ
とが好ましい。スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及
び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対し
て酸素のガス比を高めることが好ましい。酸素のガス比を高めることによって、酸化物半
導体膜１０４に含まれる酸素の含有量を増加させることができる。また、酸素のガス比を
高めることで、酸化物半導体膜１０４は結晶化しやすくなる。
処理室内の残留水分を除去しつつ、水素や水などの不純物が除去されたスパッタリングガ
スを用いることで、酸化物半導体膜１０４の水素濃度を低減することができる。スパッタ
リング装置の処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポン
プ、ターボ分子ポンプ、及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行
うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気
能力が低い。さらに、水の排気能力の高いクライオポンプまたは水素の排気能力の高いス
パッタイオンポンプを組み合わせることが有効となる。
また、基板１００を高温に保持した状態で、酸化物半導体膜１０４を成膜することによっ
ても、酸化物半導体膜１０４の水素濃度を低減することができる。基板１００の加熱温度
として、１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下とすることが
望ましい。また、酸化物半導体膜１０４の成膜時に基板を上述の温度で加熱することによ
り、酸化物半導体膜１０４を、ＣＡＡＣ−ＯＳ膜とすることができる。
ＣＡＡＣ−ＯＳ膜は、以下の三つの方法によって成膜することができる。一つ目は、成膜
温度を２００℃以上４５０℃以下として酸化物半導体膜１０４の成膜を行う方法である。
二つ目は、酸化物半導体膜を薄い膜厚（数ｎｍ）で成膜した後、２００℃以上７００℃以
下の加熱処理を行う方法である。三つ目は、酸化物半導体膜を薄い膜厚（数ｎｍ）で成膜
した後、２００℃以上７００℃以下の加熱処理を行い、さらに酸化物半導体膜を成膜する
方法である。
ターゲットとして、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩ
ｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓ
ｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であ
るＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、
Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ
−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−
Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔ
ｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ
−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−
Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ
−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸
化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物などのターゲ
ットを用いることができる。
ターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２
、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物ター
ゲットが挙げられる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用
いて酸化物半導体膜１０４を成膜することで、多結晶が形成されやすくなる。また、ＣＡ
ＡＣ−ＯＳ膜が形成されやすくなる。なお、Ｉｎ−Ｇａ−Ｚｎ系の酸化物半導体は、ＩＧ
ＺＯとも呼ぶ。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を
低減することが好ましい。また、成膜ガス中の不純物濃度を低減することが好ましい。具
体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましく
は２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、ス
パッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、結晶成長
が促進される。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。
スパッタリング用ターゲットの一例として、多結晶のＩｎ−Ｇａ−Ｚｎ系酸化物ターゲッ
トについて以下に示す。
多結晶のＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットは、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺ
ｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理後、１０００℃以上１５００℃以下の温
度で加熱処理をすることで得られる。なお、Ｘ、ＹおよびＺは任意の正数である。ここで
、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末のｍｏｌ数比は、例えば、２：２：１
、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２とする。なお、粉
末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによ
って適宜変更すればよい。
次に、酸化物半導体膜１０４上に、酸化物半導体以外の半導体膜１０６を成膜する（図２
（Ａ）参照）。酸化物半導体以外の半導体膜１０６として、例えば、シリコンを用いるこ
とができる。酸化物半導体以外の半導体膜１０６は、スパッタリング法、ＣＶＤ法などに
より成膜することができる。
酸化物半導体以外の半導体膜１０６の膜厚は、２ｎｍ以上５ｎｍ以下として成膜すること
が好ましい。酸化物半導体以外の半導体膜の膜厚が２ｎｍ未満であると、酸化物半導体以
外の半導体膜が島状に点在し均一な膜厚の酸化物半導体以外の半導体膜にすることができ
ず、５ｎｍを超えると、後に行う加熱処理により、酸化物半導体以外の半導体膜を十分に
酸化し、絶縁膜を成膜することが困難になってしまうからである。
なお、酸化物半導体以外の半導体膜１０６に代えて、酸化することで絶縁化する金属膜を
用いてもよい。金属膜として、例えば、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、
ハフニウム（Ｈｆ）、タンタル（Ｔａ）のいずれか一を用いることができる。酸化物半導
体以外の半導体膜に代えて金属膜を用いる場合には、酸化物半導体膜１０４上に、金属膜
を、スパッタリング法により、２ｎｍ以上５ｎｍ以下で成膜する。
本実施の形態では、酸化物半導体以外の半導体膜１０６として、スパッタリング法により
、非晶質シリコン膜を形成する。
また、絶縁膜１０２、酸化物半導体膜１０４、酸化物半導体以外の半導体膜１０６は、ス
パッタリング法により、連続的に成膜することが好ましい。
次に、酸化物半導体膜１０４及び酸化物半導体以外の半導体膜１０６に、加熱処理を行う
。これにより、酸化物半導体膜１０８及び絶縁膜１１２を形成する（図２（Ｂ）参照）。
加熱処理を行うことにより、酸化物半導体膜１０４に含まれる水素や水を除去（脱水化ま
たは脱水素化）することができる。水素や水を除去することにより、キャリアである電子
の発生を抑制することができる。
加熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。加熱処
理は、減圧下または窒素雰囲気下などで行うことができる。
加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アル
ゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また
、酸素雰囲気及び減圧雰囲気で行ってもよい。加熱処理の温度は、３００℃以上７００℃
以下、または基板の歪み点未満とする。処理時間は３分〜２４時間とする。
加熱処理を行う際、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素な
どが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム
、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ
（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ
以下）とすることが好ましい。
また、酸化物半導体膜１０４と酸化物半導体以外の半導体膜１０６とが接した状態で、加
熱処理を行うことによって、酸化物半導体膜１０４と酸化物半導体以外の半導体膜１０６
との界面において、酸化物半導体膜１０４中の酸素原子と酸化物半導体以外の半導体膜中
の原子とを結合させる。これにより、酸化物半導体膜と酸化物半導体以外の半導体膜の界
面において構造を連続させることができる。また、酸化物半導体膜１０４から脱離した酸
素が、酸化物半導体以外の半導体膜１０６に拡散することで、酸化物半導体以外の半導体
膜１０６は酸化されるため、絶縁膜１１２（酸化物絶縁膜）とすることができる。
また、酸化物半導体膜１０４から酸素が脱離するとともに、酸化物半導体膜中の金属原子
と結合した酸素も脱離して、酸化物半導体以外の半導体膜１０６に拡散する。酸化物半導
体以外の半導体膜が酸化することによって形成された絶縁膜に、上述の金属原子が含まれ
ることにより、酸化物半導体膜の元素と絶縁膜の元素とが混合した混合領域が形成される
。該混合領域は、酸化物半導体膜と接する絶縁膜の界面に存在する。
本実施の形態では、酸化物半導体以外の半導体膜１０６として、非晶質シリコン膜を用い
ている。酸化物半導体膜１０４と非晶質シリコン膜とが接した状態で、加熱処理を行うこ
とによって、非晶質シリコン膜は酸化されるため、酸化シリコン膜とすることができる。
また、酸化物半導体以外の半導体膜１０６に代えて金属膜を用いる場合、酸化物半導体膜
１０４と金属膜とが接した状態で、加熱処理を行うことによって、酸化物半導体膜１０４
と金属膜との界面において、酸化物半導体膜１０４中の酸素と、金属膜中の原子とを結合
させる。これにより、酸化物半導体膜と金属膜の界面において構造を連続させることがで
きる。また、酸化物半導体膜１０４から脱離した酸素が、金属膜に拡散することで、金属
膜は酸化されるため、絶縁膜（酸化アルミニウム、酸化ジルコニウム、酸化ハフニウム、
酸化タンタル）とすることができる。
当該加熱条件によっては、酸化物半導体膜１０４から水素や水を除去することができるが
、これと同時に酸化物半導体膜１０４から外部（酸化物半導体以外の半導体膜１０６）へ
酸素が脱離してしまうので、酸化物半導体膜１０４において、酸素欠損が残存してしまう
場合がある。当該酸素欠損は、トランジスタのチャネル長がサブミクロンである微細構造
のトランジスタの場合、特に影響が大きく、短チャネル効果が発生し、しきい値電圧がマ
イナス方向にシフトしてしまう。
そこで、加熱処理で酸化物半導体膜１０４を加熱した後、加熱温度を維持、またはその加
熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超
乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測
定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下
、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは一酸化二窒
素ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する
酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガ
スまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下
）とすることが好ましい。酸素ガスまたは一酸化二窒素ガスの作用により、水素や水の除
去と、同時に減少してしまった酸素を酸化物半導体膜１０４に供給することによって、酸
素欠損を低減することができる。
また、絶縁膜１０２として、加熱により酸素の一部が脱離する酸化物絶縁膜を用いること
により、加熱処理により、酸化物絶縁膜に含まれる酸素の一部を脱離させて、酸化物半導
体膜１０４へ拡散させることができる。これによっても、酸化物半導体膜１０４から酸化
物半導体以外の半導体膜へ拡散した酸素による欠損を、酸化物絶縁膜から脱離した酸素に
よって補填することができる。また、絶縁膜１０２から脱離した酸素を酸化物半導体膜１
０４に拡散させることで、絶縁膜１０２と酸化物半導体膜１０４との界面準位を低減する
ことができる。
なお、脱水化または脱水素化のための加熱処理を酸化物半導体膜の島状への加工前に行う
と、絶縁膜１０２に含まれる酸素が加熱処理によって外方拡散されてしまうのを防止する
ことができるため好ましい。
なお、脱水化または脱水素化のための加熱処理は、複数回行っても良い。例えば、酸化物
半導体膜１０４の成膜後、酸化物半導体以外の半導体膜１０６の成膜前にも行ってもよい
。
以上のように加熱処理を行うことにより、酸化物半導体膜１０８及び絶縁膜１１２を形成
することができる（図２（Ｂ）参照）。
次に、絶縁膜１１２上にマスクを形成して、エッチングを行うことにより、島状の絶縁膜
及び酸化物半導体膜１１４を形成する（図２（Ｃ）参照）。島状の絶縁膜は、ゲート絶縁
膜１１６として用いる。島状のゲート絶縁膜１１６及び酸化物半導体膜１１４を形成する
ためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジ
ェット法で形成する場合には、フォトマスクを使用しないため、製造コストを低減するこ
とができる。絶縁膜１１２及び酸化物半導体膜１０８のエッチングは、ドライエッチング
、ウェットエッチング、またはこれらを組み合わせて行うことができる。
次に、絶縁膜１０２及びゲート絶縁膜１１６を覆うようにゲート絶縁膜１１８を成膜する
（図２（Ｄ）参照）。
ゲート絶縁膜１１８は、ＣＶＤ法、スパッタリング法などにより成膜することができる。
なお、ゲート絶縁膜１１８として、加熱により酸素の一部が脱離する酸化物絶縁膜を用い
る場合には、絶縁膜１０２の成膜方法を参照すればよい。
ゲート絶縁膜１１８の成膜後に、加熱処理を行っても良い。酸化物半導体膜１１４の側面
に、ゲート絶縁膜１１８として加熱により酸素の一部が脱離する酸化物絶縁膜が設けられ
ている場合には、加熱処理により、ゲート絶縁膜１１８から酸素の一部が脱離し、酸化物
半導体膜１１４に拡散させることができる。これにより、酸化物半導体膜１１４の側面に
おける酸素欠損を低減させることができる。なお、該加熱処理は、ゲート絶縁膜１１８の
成膜後であれば、どのタイミングで行ってもよい。
次に、ゲート絶縁膜１１８上に、ゲート電極（これと同じ層で形成される配線を含む）を
形成するための導電膜を成膜する。その後、該導電膜上に、マスクを形成してエッチング
を行うことにより、ゲート電極１２２を形成する。ゲート電極１２２に用いる導電膜は、
スパッタリング法、ＣＶＤ法、蒸着法などにより成膜することができる。なお、ゲート電
極１２２は、印刷法またはインクジェット法を用いて形成してもよい。
次に、ゲート絶縁膜１１８及びゲート電極１２２上に絶縁膜１２４を成膜する。絶縁膜１
２４は、スパッタリング法、ＣＶＤ法、塗布法、印刷法などにより成膜することができる
。
次に、絶縁膜１２４、ゲート絶縁膜１１８、及びゲート絶縁膜１１６の一部を除去するこ
とでコンタクトホール１２６ａ、１２６ｂを形成する。そして、コンタクトホール１２６
ａ、１２６ｂにおいて、ソース電極及びドレイン電極（これと同じ層で形成される配線を
含む）を形成するための導電膜を成膜する。その後、該導電膜上に、マスクを形成してエ
ッチングを行うことにより、ソース電極１２８ａ及びドレイン電極１２８ｂを形成する（
図２（Ｅ）参照）。ソース電極１２８ａ及びドレイン電極１２８ｂに用いる導電膜は、ス
パッタリング法、ＣＶＤ法、蒸着法などにより成膜することができる。
以上の工程により、図１（Ｂ）に示すトランジスタ１１０を作製することができる（図２
（Ｅ）参照）。
また、図１（Ｃ）に示すトランジスタ１２０を作製する場合には、ゲート電極１２２を形
成した後、ゲート電極１２２をマスクとして、酸化物半導体膜１１４にドーパントを添加
する。ゲート電極１２２をマスクとして、ドーパントを添加することにより、セルフアラ
インでドーパントを含む一対の第２の領域１３４ａ、１３４ｂ、及びドーパントが添加さ
れない第１の領域１３５を形成することができる。ゲート電極１２２と重畳する第１の領
域１３５は、チャネル領域として機能する。また、ドーパントを含む一対の第２の領域１
３４ａ、１３４ｂは、ソース領域及びドレイン領域として機能する。
酸化物半導体膜１１４にドーパントを添加する方法として、イオンドーピング法またはイ
オンインプランテーション法を用いることができる。または、添加する元素を含むガス雰
囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって、ド
ーパントを添加することができる。上記プラズマを発生させる装置として、ドライエッチ
ング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。
酸化物半導体膜１１４にドーパントを添加した後、加熱処理を行ってもよい。当該加熱処
理の温度は、代表的には、１５０℃以上４５０℃以下、好ましくは２５０℃以上３２５℃
以下とする。または、２５０℃から３２５℃まで徐々に温度上昇させながら加熱してもよ
い。
当該加熱処理により、ドーパントを含む一対の第２の領域１３４ａ、１３４ｂの抵抗を低
減することができる。なお、当該加熱処理において、ドーパントを含む一対の第２の領域
１３４ａ、１３４ｂは、結晶状態でも非晶質状態でもよい。また、ゲート絶縁膜１１８及
び絶縁膜１０２から酸素が酸化物半導体膜に拡散し、酸化物半導体膜に含まれる酸素欠損
を低減することができる。
上述の方法によれば、酸化物半導体膜１１４とゲート絶縁膜１１６との界面を結合し、界
面における構造を連続させることができる。これにより、酸化物半導体膜１１４とゲート
絶縁膜１１６との界面において、界面準位を低減することができるため、空間電荷が生じ
ることを抑制することができる。この結果、酸化物半導体膜１１４とゲート絶縁膜１１６
との界面において、キャリア（電子）の散乱を抑制することができるため、トランジスタ
の電界効果移動度を向上させることができる。また、トランジスタの動作点あるいはしき
い値電圧の変動を抑制することができる。
次に、図２に示す作製方法とは一部異なるトランジスタの作製方法について、図３を参照
して説明する。
まず、基板１００上に、絶縁膜１０２及び酸化物半導体膜１０４を成膜する（図３（Ａ）
参照）。絶縁膜１０２は、加熱により酸素の一部が脱離する酸化物絶縁膜を用いることが
好ましい。
次に、酸化物半導体膜１０４上にマスクを形成して、エッチングを行うことにより、島状
の酸化物半導体膜１３２を形成する。
次に、絶縁膜１０２及び島状の酸化物半導体膜１３２を覆うように、酸化物半導体以外の
半導体膜１０６を成膜する（図３（Ｂ）参照）。もちろん、酸化物半導体以外の半導体膜
１０６に代えて、金属膜として、例えば、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）
、ハフニウム（Ｈｆ）、タンタル（Ｔａ）のいずれか一を用いてもよい。
次に、酸化物半導体膜１３２及び酸化物半導体以外の半導体膜１０６に、加熱処理を行う
。これにより、酸化物半導体膜１１４及び絶縁膜１１２を形成する（図３（Ｃ）参照）。
酸化物半導体膜１３２及び絶縁膜１０２と、酸化物半導体以外の半導体膜１０６とが接し
た状態で加熱処理を行うことによって、酸化物半導体膜１３２と酸化物半導体以外の半導
体膜１０６との界面において、酸化物半導体膜１３２中の酸素原子と酸化物半導体以外の
半導体膜１０６中の原子とを結合させる。これにより、酸化物半導体膜と酸化物半導体以
外の半導体膜の界面において構造を連続させることができる。また、酸化物半導体膜１３
２及び絶縁膜１０２から脱離した酸素が、酸化物半導体以外の半導体膜１０６に拡散する
ことで、酸化物半導体以外の半導体膜１０６は酸化されるため、絶縁膜１１２とすること
ができる。絶縁膜１１２は、ゲート絶縁膜として用いることができる。
また、酸化物半導体以外の半導体膜１０６に代えて、上述した金属膜を用いる場合には、
絶縁膜１１２は、酸化アルミニウム、酸化ジルコニウム、酸化ハフニウム、または酸化タ
ンタルとなる。
次に、絶縁膜１１２上にゲート絶縁膜１１８を成膜する（図３（Ｄ）参照）。なお、図３
においては、絶縁膜１１２及びゲート絶縁膜１１８として、異なる材料を用いる場合につ
いて示している。そのため、絶縁膜１１２とゲート絶縁膜１１８との界面を実線で示して
いる。例えば、絶縁膜１１２（酸化シリコン）上にゲート絶縁膜１１８として、ｈｉｇｈ
−ｋ材料の膜を形成することができる。これにより、Ｓ値やオン電流を向上させることが
できる。
その後、図２（Ｅ）において説明したように、ゲート電極１２２、絶縁膜１２４、ソース
電極１２８ａ、及びドレイン電極１２８ｂを形成することで、トランジスタ１３０を形成
することができる（図３（Ｅ）参照）。
図３に示す方法によっても、酸化物半導体膜１１４と絶縁膜１１２との界面を結合し、界
面における構造を連続させることができる。これにより、酸化物半導体膜１１４と絶縁膜
１１２（ゲート絶縁膜）との界面において、界面準位を低減することができるため、空間
電荷が生じることを抑制することができる。この結果、酸化物半導体膜１１４とゲート絶
縁膜との界面において、キャリア（電子）の散乱を抑制することができるため、トランジ
スタの電界効果移動度を向上させることができる。また、トランジスタの動作点あるいは
しきい値電圧の変動を抑制することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１と異なる構造のトランジスタ及びその作製方法について
、図４及び図５を参照して説明する。
図４に、本発明の一態様に係る半導体装置の一例として、トランジスタ１４０の平面図及
び断面図を示す。ここで、図４（Ａ）は平面図であり、図４（Ｂ）は図４（Ａ）における
Ｂ１−Ｂ２断面に係る断面図である。なお、図４（Ａ）では、煩雑になることを避けるた
め、トランジスタ１４０の構成要素の一部（例えば、ゲート絶縁膜１１６、ゲート絶縁膜
１１８、絶縁膜１２４など）を省略している。
図４（Ａ）、（Ｂ）に示すトランジスタ１４０は、基板１００上に設けられた酸化物半導
体膜１１４と、酸化物半導体膜１１４に接して設けられたゲート絶縁膜１３３と、酸化物
半導体膜１１４上面に接して設けられたソース電極１３６ａ及びドレイン電極１３６ｂと
、ゲート絶縁膜１３３、ソース電極１３６ａ、及びドレイン電極１３６ｂを覆うように設
けられたゲート絶縁膜１１８と、ゲート絶縁膜１１８上に設けられたゲート電極１３８と
、を有する。なお、基板１００と酸化物半導体膜１１４との間に絶縁膜１０２を設けても
よい。また、ゲート絶縁膜１１８及びゲート電極１３８を覆うように絶縁膜１２４を設け
てもよい。
ソース電極１３６ａ及びドレイン電極１３６ｂの端部は、テーパー形状であることが好ま
しい。ソース電極１３６ａ及びドレイン電極１３６ｂの端部をテーパー形状とすることに
より、ゲート絶縁膜１１８の被覆性を向上させ、上記端部におけるゲート絶縁膜１１８の
段切れを防止することができる。ここでは、テーパー角は、例えば、２０°以上４５°以
下とする。なお、テーパー角とは、テーパー形状を有する膜（ソース電極１３６ａ及びド
レイン電極１３６ｂ）を、その断面（基板の表面と直交する面）に垂直な方向から観察し
た際に、当該膜の側面と底面がなす傾斜角を示す。
トランジスタを図４に示す構成とすることで、酸化物半導体膜１１４上面及び側面におい
て、ソース電極１３６ａ、ドレイン電極１３６ｂを接続することができるため、良好なコ
ンタクトを得ることができ、接触抵抗を低減することができる。また、トランジスタ１１
０及びトランジスタ１２０のように、コンタクトホールを形成しなくてすむため、コンタ
クトホールの数の低減による占有面積の縮小を図ることができる。
次に、図４に示すトランジスタの作製方法について、図５を参照して説明する。
まず、図２（Ａ）から図２（Ｃ）と同様な工程を経て、基板１００上に、絶縁膜１０２、
島状の酸化物半導体膜１１４、及び島状のゲート絶縁膜１１６を形成する（図５（Ａ）参
照）。
次に、ゲート絶縁膜１１６上にマスクを形成して、エッチングを行うことにより、酸化物
半導体膜１１４よりも面積が縮小された酸化シリコン膜を形成する（図５（Ｂ）参照）。
面積が縮小された酸化シリコン膜は、ゲート絶縁膜１３３として用いる。これにより、酸
化物半導体膜１１４上面が一部露出する。
次に、絶縁膜１０２、酸化物半導体膜１１４、及びゲート絶縁膜１３３上に、ソース電極
及びドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電膜を成
膜する。その後、該導電膜上に、マスクを形成してエッチングを行うことにより、ソース
電極１３６ａ及びドレイン電極１３６ｂを形成する（図５（Ｃ）参照）。ソース電極１３
６ａ、ドレイン電極１３６ｂに用いる導電膜の材料及び形成方法は、実施の形態１に示す
ソース電極１２８ａ及びドレイン電極１２８ｂの記載を参酌できる。
次に、ゲート絶縁膜１３３、ソース電極１３６ａ、及びドレイン電極１３６ｂを覆うよう
に、ゲート絶縁膜１１８を成膜する（図５（Ｄ）参照）。
次に、ゲート絶縁膜１１８上に、ゲート電極（これと同じ層で形成される配線を含む）を
形成するための導電膜を成膜する。その後、該導電膜上に、マスクを形成してエッチング
を行うことにより、ゲート電極１３８を形成する（図５（Ｅ）参照）。なお、ゲート電極
１３８に用いる導電膜の材料及び成膜方法は、実施の形態１に示すゲート電極１２２の記
載を参酌できる。
次に、ゲート絶縁膜１１８及びゲート電極１２２を覆うように、絶縁膜１２４を成膜する
（図５（Ｅ）参照）。
以上の工程により、図４に示すトランジスタ１４０を作製することができる（図５（Ｅ）
参照）。
本実施の形態に示す方法によっても、酸化物半導体膜１１４とゲート絶縁膜１３３との界
面を結合し、界面における構造を連続させることができる。これにより、酸化物半導体膜
１１４とゲート絶縁膜１３３との界面において、界面準位を低減することができるため、
空間電荷が生じることを抑制することができる。この結果、酸化物半導体膜１１４とゲー
ト絶縁膜１３３との界面において、キャリア（電子）の散乱を抑制することができるため
、トランジスタの電界効果移動度を向上させることができる。また、トランジスタの動作
点あるいはしきい値電圧の変動を抑制することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２と異なる構造のトランジスタ及びその
作製方法について、図６及び図７を参照して説明する。
図６に、本発明の一態様に係る半導体装置の一例として、トランジスタ１５０の平面図及
び断面図を示す。ここで、図６（Ａ）は平面図であり、図６（Ｂ）は図６（Ａ）における
Ｃ１−Ｃ２断面に係る断面図である。なお、図６（Ａ）では、煩雑になることを避けるた
め、トランジスタ１５０の構成要素の一部（例えば、ゲート絶縁膜１１８、絶縁膜１２４
など）を省略している。
図６（Ａ）、（Ｂ）に示すトランジスタ１５０は、基板１００上に設けられたソース電極
１４２ａ及びドレイン電極１４２ｂと、ソース電極１４２ａ及びドレイン電極１４２ｂ上
に設けられた酸化物半導体膜１１４と、酸化物半導体膜１１４に接して設けられたゲート
絶縁膜１１６と、ソース電極１４２ａ、ドレイン電極１４２ｂ、酸化物半導体膜１１４、
及びゲート絶縁膜１１６を覆うように設けられたゲート絶縁膜１１８と、ゲート絶縁膜１
１８上に設けられたゲート電極１２２と、を有する。なお、基板１００と、酸化物半導体
膜１１４との間に絶縁膜１０２を設けてもよい。また、ゲート絶縁膜１１８及びゲート電
極１５２を覆うように絶縁膜１２４を設けても良い。
図６（Ｃ）に示すトランジスタ１６０の構造において、例えば、ゲート絶縁膜１１６とし
て酸化シリコンを用い、ゲート絶縁膜１１８としてｈｉｇｈ−ｋ材料を用いることにより
、Ｓ値やオン電流を向上させることができる。
また、図６（Ｃ）に示すトランジスタ１６０のように、酸化物半導体膜１１４にドーパン
トを添加することで、第１の領域１３５、及び一対の第２の領域１３４ａ、１３４ｂを形
成してもよい。ゲート電極１２２をマスクとして酸化物半導体膜１１４にドーパントを添
加することによって、酸化物半導体膜１１４において、ゲート電極１２２と重畳する領域
に第１の領域１３５が形成され、第１の領域１３５を挟むように一対の第２の領域１３４
ａ、１３４ｂが形成される。なお、第２の領域１３４ａ、１３４ｂに添加されるドーパン
トの種類及び濃度は、実施の形態１の記載を参酌できる。
なお、トランジスタ１６０は、酸化物半導体膜１１４に第１の領域１３５、第２の領域１
３４ａ、１３４ｂが形成される以外は、トランジスタ１５０と同様である。また、トラン
ジスタ１６０の上面図は、図６（Ａ）を参照することができる。
次に、図６に示すトランジスタの作製方法について、図７を参照して説明する。
まず、基板１００上に、絶縁膜１０２を成膜した後、絶縁膜１０２上に、ソース電極及び
ドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電膜を成膜す
る。その後、該導電膜上に、マスクを形成してエッチングを行うことにより、ソース電極
１４２ａ及びドレイン電極１４２ｂを形成する（図７（Ａ）参照）。ソース電極１４２ａ
及びドレイン電極１４２ｂに用いる導電膜の材料及び成膜方法は、実施の形態１に示すソ
ース電極１２８ａ及びドレイン電極１２８ｂの記載を参酌できる。
次に、絶縁膜１０２、ソース電極１４２ａ、及びドレイン電極１４２ｂ上に、酸化物半導
体膜１０４及び酸化物半導体以外の半導体膜１０６を成膜する（図７（Ａ）参照）。なお
、酸化物半導体膜１０４の成膜後、酸化物半導体以外の半導体膜１０６の成膜前に、脱水
化または脱水素化のための加熱処理を行ってもよい。
次に、酸化物半導体膜１０４及び酸化物半導体以外の半導体膜１０６に加熱処理を行うこ
とにより、酸化物半導体膜１０８及び絶縁膜１１２を形成する（図７（Ｂ）参照）。
次に、絶縁膜１１２上にマスクを形成して、エッチングを行うことにより、島状の絶縁膜
１４６及び島状の酸化物半導体膜１４４を形成する（図７（Ｃ）参照）。
次に、絶縁膜１４６、ソース電極１４２ａ、及びドレイン電極１４２ｂを覆うように、ゲ
ート絶縁膜１１８を成膜する（図７（Ｄ）参照）。
次に、ゲート絶縁膜１１８上に、ゲート電極（これと同じ層で形成される配線を含む）を
形成するための導電膜を成膜する。その後、該導電膜上に、マスクを形成してエッチング
を行うことにより、ゲート電極１２２を形成する（図７（Ｅ）参照）。
次に、ゲート絶縁膜１１８及びゲート電極１２２を覆うように、絶縁膜１２４を成膜する
（図７（Ｅ）参照）。
以上の工程により、図６（Ｂ）に示すトランジスタ１５０を作製することができる（図７
（Ｅ）参照）。
また、図６（Ｃ）に示すトランジスタ１６０を作製する場合には、ゲート電極１２２を形
成した後、ゲート電極１２２をマスクとして、酸化物半導体膜１４４にドーパントを添加
する。ゲート電極１２２をマスクとして、ドーパントを添加することにより、セルフアラ
インでドーパントを含む一対の第２の領域１３４ａ、１３４ｂ、及びドーパントが添加さ
れない第１の領域１３５を形成することができる。ゲート電極１２２と重畳する第１の領
域１３５は、チャネル領域として機能する。また、ドーパントを含む一対の第２の領域１
３４ａ、１３４ｂは、ソース領域及びドレイン領域として機能する。なお、酸化物半導体
膜１１４にドーパントを添加する方法については、実施の形態１の記載を参酌できる。
酸化物半導体膜１１４にドーパントを添加した後、加熱処理を行ってもよい。当該加熱処
理の温度は、代表的には、１５０℃以上４５０℃以下、好ましくは２５０℃以上３２５℃
以下とする。または、２５０℃から３２５℃まで徐々に温度上昇させながら加熱してもよ
い。
当該加熱処理により、ドーパントを含む一対の第２の領域１３４ａ、１３４ｂの抵抗を低
減することができる。
本実施の形態に示す方法によっても、酸化物半導体膜１１４と絶縁膜１４６との界面を結
合し、界面における構造を連続させることができる。これにより、酸化物半導体膜１１４
と絶縁膜１４６（ゲート絶縁膜）との界面において、界面準位を低減することができるた
め、空間電荷が生じることを抑制することができる。この結果、酸化物半導体膜１１４と
ゲート絶縁膜との界面において、キャリア（電子）の散乱を抑制することができるため、
トランジスタの電界効果移動度を向上させることができる。また、トランジスタの動作点
あるいはしきい値電圧の変動を抑制することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、実施の形態１乃至３と異なる構造のトランジスタ及びその作製方法に
ついて、図８及び図９を参照して説明する。
図８に、本発明の一態様に係る半導体装置の一例として、トランジスタ１７０の平面図及
び断面図を示す。ここで、図８（Ａ）は平面図であり、図８（Ｂ）は図８（Ａ）における
Ｄ１−Ｄ２断面に係る断面図である。なお、図８（Ａ）では、煩雑になることを避けるた
め、トランジスタ１７０の構成要素の一部（例えば、ゲート絶縁膜１１６、ゲート絶縁膜
１１８、絶縁膜１５８など）を省略している。
図８（Ａ）、（Ｂ）に示すトランジスタ１７０は、基板１００上に設けられたゲート電極
１５２と、ゲート電極１５２上に設けられたゲート絶縁膜１１８と、ゲート絶縁膜１１８
上に設けられたゲート絶縁膜１１６と、ゲート絶縁膜１１６上に設けられた酸化物半導体
膜１５４と、酸化物半導体膜１５４の上面に接して設けられたソース電極１５６ａ及びド
レイン電極１５６ｂと、を有する。なお、酸化物半導体膜１５４、ソース電極１５６ａ、
及びドレイン電極１５６ｂを覆うように絶縁膜１５８を設けてもよい。
トランジスタを図８に示す構造とすることで、酸化物半導体膜１５４上面及び側面におい
て、ソース電極１５６ａ、ドレイン電極１５６ｂを接続することができるため、良好なコ
ンタクトを得ることができ、接触抵抗を低減することができる。また、トランジスタ１１
０及びトランジスタ１２０のように、コンタクトホールを形成しなくてすむため、コンタ
クトホールの数の低減による占有面積の縮小を図ることができる。
次に、図８に示すトランジスタ１７０の作製方法について、図９を参照して説明する。
まず、基板１００上に、ゲート電極（これと同じ層で形成される配線を含む）を形成する
ための導電膜を成膜する。その後、該導電膜上に、マスクを形成してエッチングを行うこ
とにより、ゲート電極１５２を形成する（図９（Ａ）参照）。なお、ゲート電極１５２に
用いる導電膜の材料及び成膜方法は、実施の形態１に示すゲート電極１２２の記載を参酌
できる。
次に、基板１００及びゲート電極１５２上に、ゲート絶縁膜１１８、酸化物半導体以外の
半導体膜１０６、酸化物半導体膜１０４を順に成膜する（図９（Ａ）参照）。
次に、酸化物半導体膜１０４及び酸化物半導体以外の半導体膜１０６に加熱処理を行うこ
とにより、酸化物半導体膜１０８及び絶縁膜１１２を成膜する（図９（Ｂ）参照）。
次に、酸化物半導体膜１０８上にマスクを形成して、エッチングを行うことにより、島状
の酸化物半導体膜１５４を形成する（図９（Ｃ）参照）。
次に、酸化物半導体膜１５４上に、ソース電極及びドレイン電極（これと同じ層で形成さ
れる配線を含む）を形成するための導電膜を成膜する。その後、該導電膜上にマスクを形
成してエッチングを行うことにより、ソース電極１５６ａ及びドレイン電極１５６ｂを形
成する（図９（Ｄ）参照）。ソース電極１５６ａ、ドレイン電極１５６ｂに用いる導電膜
の材料及び形成方法は、実施の形態１に示すソース電極１２８ａ及びドレイン電極１２８
ｂの記載を参酌できる。
次に、ソース電極１５６ａ、ドレイン電極１５６ｂ、及び酸化物半導体膜１５４上に、絶
縁膜１５８を成膜する（図９（Ｅ）参照）。なお、絶縁膜１５８の材料及び成膜方法は、
実施の形態１に示す絶縁膜１２４の記載を参酌できる。
以上の工程により、図８に示すトランジスタ１７０を作製することができる（図９（Ｅ）
参照）。
本実施の形態に示す方法によっても、酸化物半導体膜１５４と絶縁膜１１２との界面を結
合し、界面における構造を連続させることができる。これにより、酸化物半導体膜１５４
と絶縁膜１１２（ゲート絶縁膜）との界面において、界面準位を低減することができるた
め、空間電荷が生じることを抑制することができる。この結果、酸化物半導体膜１５４と
ゲート絶縁膜との界面において、キャリア（電子）の散乱を抑制することができるため、
トランジスタの電界効果移動度を向上させることができる。また、トランジスタの動作点
あるいはしきい値電圧の変動を抑制することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態５）
実施の形態１乃至４で例示したトランジスタを用いて表示機能を有する半導体装置（表示
装置ともいう）を作製することができる。また、トランジスタを含む駆動回路の一部また
は全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができ
る。
図１０（Ａ）において、第１の基板４００１上に設けられた画素部４００２を囲むように
して、シール材４００５が設けられ、第２の基板４００６によって封止されている。図１
０（Ａ）においては、第１の基板４００１上のシール材４００５によって囲まれている領
域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成
された走査線駆動回路４００４、信号線駆動回路４００３が実装されている。また別途形
成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与
えられる各種信号及び電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕ
ｉｔ）４０１８ａ、４０１８ｂから供給されている。
図１０（Ｂ）及び図１０（Ｃ）において、第１の基板４００１上に設けられた画素部４０
０２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられてい
る。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けら
れている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１
とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。
図１０（Ｂ）及び図１０（Ｃ）においては、第１の基板４００１上のシール材４００５に
よって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は
多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。図１０（Ｂ）及
び図１０（Ｃ）においては、別途形成された信号線駆動回路４００３と、走査線駆動回路
４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供
給されている。
また、図１０（Ｂ）及び図１０（Ｃ）においては、信号線駆動回路４００３を別途形成し
、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査
線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回
路の一部のみを別途形成して実装しても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈ
ｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ Ａ
ｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。図１０（Ａ）は、
ＣＯＧ方法により信号線駆動回路４００３、走査線駆動回路４００４を実装する例であり
、図１０（Ｂ）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１
０（Ｃ）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣもしくはＴＡＢテープもし
くはＴＣＰが取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が
設けられたモジュール、または表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装
されたモジュールも全て表示装置に含むものとする。
また、第１の基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有し
ており、実施の形態１乃至４のいずれかで一例を示したトランジスタを適用することがで
きる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（
発光表示素子ともいう）、を用いることができる。発光素子は、電流または電圧によって
輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ
Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作
用によりコントラストが変化する表示媒体も適用することができる。
半導体装置の一形態について、図１１を用いて説明する。図１１は、図１０（Ｂ）のＭ−
Ｎにおける断面図に相当する。
図１１（Ａ）（Ｂ）で示すように、半導体装置は接続端子電極４０１５及び端子電極４０
１６を有しており、接続端子電極４０１５及び端子電極４０１６はＦＰＣ４０１８が有す
る端子と異方性導電膜４０１９を介して、電気的に接続されている。
接続端子電極４０１５は、第１の電極層４０３０と同じ導電膜から形成され、端子電極４
０１６は、トランジスタ４０１０、トランジスタ４０１１のソース電極及びドレイン電極
と同じ導電膜で形成されている。
また、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は
、トランジスタを複数有しており、図１１では、画素部４００２に含まれるトランジスタ
４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示している
。
本実施の形態では、トランジスタ４０１０、トランジスタ４０１１として、実施の形態４
で示したトランジスタを適用する例を示す。なお、他の実施の形態に示すトランジスタを
用いることもできる。トランジスタ４０１０、トランジスタ４０１１は、酸化物半導体膜
とゲート絶縁膜との界面において、界面散乱が抑制されているため、電界効果移動度が向
上したトランジスタである。このようなトランジスタを半導体装置に用いることにより、
入力信号に対する高速応答、高速駆動が可能となり、より高性能な半導体装置を提供する
ことができる。
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続し、表示パ
ネルを構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素子
を用いることができる。
図１１（Ａ）に表示素子として液晶素子を用いた液晶表示装置の例を示す。図１１（Ａ）
において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４
０３１、及び液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜とし
て機能する絶縁膜４０３２、及び絶縁膜４０３３が設けられている。第２の電極層４０３
１は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１と
は液晶層４００８を介して積層する構成となっている。
また、４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり
、液晶層４００８の膜厚（セルギャップ）を制御するために設けられている。なお球状の
スペーサを用いていても良い。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液
晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これら
の液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイ
ラルネマチック相、等方相等を示す。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために数重量％以上のカイラル剤を混合させた液晶組成物を用いることができる。ブ
ルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く
、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向膜を
設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こさ
れる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減する
ことができる。よって液晶表示装置の生産性を向上させることが可能となる。
また、液晶材料の固有抵抗率は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１
１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明
細書等に示す固有抵抗率の値は、２０℃で測定した値とする。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリー
ク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。高純度の酸化
物半導体膜を有するトランジスタを用いることにより、各画素における液晶容量に対して
１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分であ
る。
本発明の一態様に係る酸化物半導体膜を用いたトランジスタは、オフ状態における電流値
（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長
くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッ
シュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、本発明の一態様に係る酸化物半導体膜を用いたトランジスタは、高い電界効果移動
度が得られるため、高速駆動が可能である。よって、液晶表示装置の画素部に上記トラン
ジスタを用いることで、高画質な画像を提供することができる。また、上記トランジスタ
は、同一基板上に駆動回路部または画素部に作り分けて作製することができるため、液晶
表示装置の部品点数を削減することができる。
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐ
ｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔ
ｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂ
ｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した
透過型の液晶表示装置としてもよい。ここで、垂直配向モードとは、液晶表示パネルの液
晶分子の配列を制御する方式の一種であり、電圧が印加されていないときにパネル面に対
して液晶分子が垂直方向を向く方式である。垂直配向モードとしては、いくつか挙げられ
るが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅ
ｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）
モード、ＡＳＶモードなどを用いることができる。また、画素（ピクセル）をいくつかの
領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチ
ドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射
防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基
板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用
いてもよい。
また、バックライトとして複数の発光ダイオード（ＬＥＤ）を用いて、時間分割表示方式
（フィールドシーケンシャル駆動方式）を行うことも可能である。フィールドシーケンシ
ャル駆動方式を適用することで、カラーフィルタを用いることなく、カラー表示を行うこ
とができる。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いる
ことができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは
赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）
、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、
色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発明はカラ
ー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することも
できる。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素
子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料
が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機Ｅ
Ｌ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そし
て、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す
上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面
から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適用する
ことができる。
図１１（Ｂ）に、表示素子として発光素子を用いた発光装置の例を示す。表示素子である
発光素子４５１３は、画素部４００２に設けられたトランジスタ４０１０と電気的に接続
している。なお、発光素子４５１３の構成は、第１の電極層４０３０、電界発光層４５１
１、第２の電極層４０３１の積層構造であるが、示した構成に限定されない。発光素子４
５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えること
ができる。
隔壁４５１０は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂
材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側壁が連続した曲
率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４０３１及び隔壁４５１０上に保護膜を形成してもよい。保護膜としては、窒化シリコン
膜、窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。また、第１の基板４００
１、第２の基板４００６、及びシール材４００５によって封止された空間には充填材４５
１４が設けられ密封されている。このように外気に曝されないように気密性が高く、脱ガ
スの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材
でパッケージング（封入）することが好ましい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂また
は熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイ
ミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エ
チレンビニルアセテート）を用いることができる。例えば充填材として窒素を用いればよ
い。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
以上のように、本発明の一態様に係るトランジスタを適用することで、高速駆動が可能な
半導体装置を提供することができる。なお、本発明の一態様に係るトランジスタは上述の
表示機能を有する半導体装置のみでなく、電源回路に搭載されるパワーデバイス、ＬＳＩ
等の半導体集積回路、対象物の情報を読み取るイメージセンサ機能を有する半導体装置な
ど様々な機能を有する半導体装置に適用することが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、先の実施の形態に示す半導体装置の一例として記憶装置を、図１２を
参照して説明する。
図１２（Ａ）に、記憶装置の具体的な構成の一例をブロック図で示す。なお、図１２（Ａ
）に示すブロック図では、記憶装置内の回路を機能ごとに分類し、互いに独立したブロッ
クとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの
回路が複数の機能に係わることもあり得る。
図１２（Ａ）に示す記憶装置２００は、メモリセルアレイ２０１と、駆動回路２０２とを
有する。駆動回路２０２は、入出力バッファ２０３と、ワード線の電位を制御するワード
線駆動回路２０４と、メモリセルにおけるデータの書き込み及び読み出しを制御するデー
タ線駆動回路２０５と、入出力バッファ２０３、ワード線駆動回路２０４、及びデータ線
駆動回路２０５の動作を制御する制御回路２０６を有している。
また、ワード線駆動回路２０４は、ローデコーダ２０７を有する。なお、ワード線駆動回
路２０４は、ローデコーダ２０７の他に、レベルシフタ及びバッファを有している。また
、データ線駆動回路２０５は、カラムデコーダ２０８及び読み出し回路２０９を有する。
なお、データ線駆動回路２０５は、カラムデコーダ２０８及び読み出し回路２０９の他に
、セレクタ及びレベルシフタを有している。
なお、メモリセルアレイ２０１、入出力バッファ２０３、ワード線駆動回路２０４、デー
タ線駆動回路２０５、制御回路２０６は、全て一の基板を用いて形成されていてもよいし
、いずれか１つ又は全てが互いに異なる基板を用いて形成されていても良い。
異なる基板を用いている場合、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕ
ｉｔ）などを介して電気的な接続を確保することができる。この場合、駆動回路２０２の
一部がＦＰＣにＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法を用いて接続されていてもよい。
或いは、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）法を用いて、電気的な接続を確保するこ
とができる。
記憶装置２００に、メモリセルアレイ２０１のアドレスＡｘ、アドレスＡｙを情報として
含む信号ＡＤが入力されると、制御回路２０６は、列方向のアドレスＡｘをデータ線駆動
回路２０５に送り、行方向のアドレスＡｙをワード線駆動回路２０４に送る。また、制御
回路２０６は、入出力バッファ２０３を介して記憶装置２００に入力されたデータを情報
として含む信号ＤＡＴＡを、データ線駆動回路２０５に送る。
メモリセルアレイ２０１におけるデータの書き込み動作、読み出し動作の選択は、制御回
路２０６に供給される信号ＲＥ（Ｒｅａｄ ｅｎａｂｌｅ）、信号ＷＥ（Ｗｒｉｔｅ ｅ
ｎａｂｌｅ）などによって選択される。更に、メモリセルアレイ２０１が複数存在する場
合、制御回路２０６に、メモリセルアレイ２０１を選択するための信号ＣＥ（Ｃｈｉｐ
ｅｎａｂｌｅ）が入力されていても良い。この場合、信号ＲＥ、信号ＷＥにより選択され
る動作が、信号ＣＥにより選択されたメモリセルアレイ２０１において実行される。
メモリセルアレイ２０１では、信号ＷＥによって書き込み動作が選択されると、制御回路
２０６からの指示に従って、ワード線駆動回路２０４が有するローデコーダ２０７におい
て、アドレスＡｙに対応するメモリセルを選択するための信号が生成される。当該信号は
、レベルシフタによって振幅が調整された後、バッファを介してメモリセルアレイ２０１
に入力される。一方、データ線駆動回路２０５では、制御回路２０６からの指示に従って
、カラムデコーダ２０８において選択されたメモリセルのうち、アドレスＡｘに対応する
メモリセルを選択するための信号が生成される。当該信号は、レベルシフタによって振幅
が調整された後、セレクタに入力される。セレクタでは、入力された信号に従って信号Ｄ
ＡＴＡをサンプリングし、アドレスＡｘ、アドレスＡｙに対応するメモリセルにサンプリ
ングした信号を入力する。
また、メモリセルアレイ２０１では、信号ＲＥによって読み出し動作が選択されると、制
御回路２０６からの指示に従って、ワード線駆動回路２０４が有するローデコーダ２０７
において、アドレスＡｙに対応するメモリセルを選択するための信号が生成される。当該
信号は、レベルシフタによって振幅が調整された後、バッファを介してメモリセルアレイ
２０１に入力される。一方、読み出し回路２０９では、制御回路２０６からの指示に従っ
て、ローデコーダ２０７により選択されたメモリセルのうち、アドレスＡｘに対応するメ
モリセルを選択する。そして、アドレスＡｘ、アドレスＡｙに対応するメモリセルに記憶
されているデータを読み出し、該データを情報として含む信号を生成する。
なお、データ線駆動回路２０５は、信号ＤＡＴＡを一時的に記憶することができるページ
バッファ、データの読み出し時においてデータ線に電位ＶＲを予め与えるプリチャージ回
路などを有していても良い。
次に、ローデコーダ及びカラムデコーダの構成について、図１２（Ｂ）を用いて説明する
。ここでは、カラムデコーダ２０８を用いて説明する。ここでは、一例として４本のビッ
ト線及び４本のワード線で構成される２５６ビットの記憶装置のカラムデコーダ２０８に
ついて説明する。なお、ビット数に合わせてビット線及びワード線の本数を適宜選択する
ことが可能である。
カラムデコーダ２０８はアドレス線Ｓ１、Ｓ１Ｂ、Ｓ２、Ｓ２Ｂ、Ｓ３、Ｓ３Ｂ、Ｓ４、
Ｓ４Ｂよりアドレス信号をＮＡＮＤ回路２１１ａ、ＮＡＮＤ回路２１１ｂに入力する。な
お、Ｓ１Ｂ、Ｓ２Ｂ、Ｓ３Ｂ、Ｓ４Ｂにはそれぞれ、Ｓ１、Ｓ２、Ｓ３、Ｓ４の反転信号
が入力される。また、ＮＡＮＤ回路２１１ａ、２１１ｂから出力される信号を、ＮＯＲ回
路２１２を通して出力端子ｏｕｔ１〜ｏｕｔ１６（図示せず）に出力する。図１２（Ｂ）
の構成により、カラムデコーダ２０８において選択されたメモリセルのうち、アドレスＡ
ｘに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ
によって振幅が調整された後、セレクタに入力される。セレクタでは、入力された信号に
従って信号ＤＡＴＡをサンプリングし、アドレスＡｘ、アドレスＡｙに対応するメモリセ
ルにサンプリングした信号を入力する。
なお、ローデコーダ２０７もカラムデコーダ２０８と同様の回路構成とすることが可能で
あり、ローデコーダ２０７において、アドレスＡｙに対応するメモリセルを選択するため
の信号が生成される。当該信号は、レベルシフタによって振幅が調整された後、バッファ
を介してメモリセルアレイ２０１に入力される。
図１２（Ａ）に示す駆動回路２０２、更にはローデコーダ２０７及びカラムデコーダ２０
８は、メモリセルアレイ２０１のビット線及びワード線への信号書込のために高速処理が
必要である。このため、本発明の一態様に係るトランジスタのような、電界効果移動度が
高いトランジスタを用いて駆動回路２０２、更にはローデコーダ２０７及びカラムデコー
ダ２０８を構成することで、記憶装置の高速動作が可能である。
次に、メモリセルアレイ２０１の構造について、図１３を参照して説明する。
図１３（Ａ）には、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）に相当する構成の記憶装置におけるメモリセルアレイを示す。図１３に示
すメモリセルアレイ２０１は、複数のメモリセルがマトリクス状に配列された構成を有し
ている。また、メモリセルアレイ２０１は、ｍ本のビット線ＢＬ、及びｎ本のワード線Ｗ
Ｌを有する。
図１３（Ａ）（Ｂ）に示すメモリセル２２０は、トランジスタ１４０及び容量素子１６８
で構成されている。トランジスタ１４０として、実施の形態２に示すトランジスタが適用
される。なお、実施の形態２に示すトランジスタ１４０を用いて説明するが、他の実施の
形態に示すトランジスタも適用することができる。
トランジスタ１４０のゲート電極１３８は、ワード線ＷＬと電気的に接続されている。ま
た、トランジスタ１４０のソース電極１３６ａ又はドレイン電極１３６ｂは、ビット線Ｂ
Ｌ（電極１６４及び配線１６６に相当する。）と電気的に接続されており、トランジスタ
１４０のドレイン電極１３６ｂ又はソース電極１３６ａは、容量素子１６８の電極の一方
（ソース電極１３６ａに相当する）と電気的に接続されている。また、容量素子１６８の
電極の他方（電極１６２に相当する。）は容量線と電気的に接続され、一定の電位が与え
られている。
図１３（Ｂ）に示すように、トランジスタ１４０及び容量素子１６８上には、絶縁膜１２
４が設けられている。そして、絶縁膜１２４及びゲート絶縁膜１１８に設けられたコンタ
クトホールには、電極１６４が設けられ、絶縁膜１２４上には、電極１６４と接続する配
線１６６が形成されている。配線１６６は、メモリセルの一と他のメモリセルとを接続す
る配線である。
本発明の一態様に係るトランジスタは、オフ電流が極めて低いため、メモリセル２２０に
含まれるトランジスタ１４０として適宜用いることで、容量素子１６８に書き込まれたデ
ータを長時間の保持することが可能であり、記憶装置を実質的な不揮発性記憶装置として
使用することが可能になる。
なお、図１３においては、記憶装置としてＤＲＡＭを用いて説明したが、本発明の一態様
に係るトランジスタを適宜用いて作製したメモリ素子を用いれば、ＳＲＡＭ（Ｓｔａｔｉ
ｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やその他の記憶装置とすることができ
る。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態７）
本発明の一態様に係る半導体装置は、さまざまな電子機器（遊技機も含む）に適用するこ
とができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョ
ン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカ
メラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともい
う）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機な
どが挙げられる。上記実施の形態で説明した半導体装置を具備する電子機器の例について
説明する。
図１４（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００
２、表示部３００３、キーボード３００４などによって構成されている。実施の形態５に
示す表示装置は、表示部３００３に適用することができる。また、図示しないが、本体内
部にある演算回路、無線回路、または記憶回路として実施の形態６に示す記憶装置を適用
することもできる。本発明の一態様に係る半導体装置を適用することにより、高速駆動が
可能な高性能のノート型のパーソナルコンピュータとすることができる。
図１４（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、
外部インターフェイス３０２５と、操作ボタン３０２４等が設けられている。また操作用
の付属品としてスタイラス３０２２がある。実施の形態５に示す表示装置は、表示部３０
２３に適用することができる。また、図示しないが、本体内部にある演算回路、無線回路
、または記憶回路として実施の形態６に示す記憶装置を適用することもできる。本発明の
一態様に係る半導体装置を適用することにより、高速駆動が可能な高性能の携帯情報端末
（ＰＤＡ）とすることができる。
図１４（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７
０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０
３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行う
ことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図１４（Ｃ）では表示部２７０５）に文章を表示し、左側の
表示部（図１４（Ｃ）では表示部２７０７）に画像を表示することができる。実施の形態
５に示す表示装置は、表示部２７０５及び表示部２７０７に適用することができる。また
、図示しないが、本体内部にある演算回路、無線回路、または記憶回路として実施の形態
６に示す記憶装置を適用することもできる。本発明の一態様に係る半導体装置を適用する
ことにより、高速駆動が可能な高性能の電子書籍２７００とすることができる。
また、図１４（Ｃ）では、筐体２７０１に操作部などを備えた例を示している。例えば、
筐体２７０１において、電源２７２１、操作キー２７２３、スピーカー２７２５などを備
えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一
面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の
裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部など
を備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持た
せた構成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
図１４（Ｄ）は、スマートフォンであり、筐体２８００と、ボタン２８０１と、マイクロ
フォン２８０２と、タッチパネルを備えた表示部２８０３と、スピーカー２８０４と、カ
メラ用レンズ２８０５と、を具備し、携帯型電話機としての機能を有する。実施の形態５
に示す表示装置は、表示部２８０３に適用することができる。また、図示しないが、本体
内部にある演算回路、無線回路、または記憶回路として実施の形態６に示す記憶装置を適
用することもできる。本発明の一態様に係る半導体装置を適用することにより、高速駆動
が可能な高性能のスマートフォンとすることができる。
表示部２８０３は、使用形態に応じて表示の方向が適宜変化する。また、表示部２８０３
と同一面上にカメラ用レンズ２８０５を備えているため、テレビ電話が可能である。スピ
ーカー２８０４及びマイクロフォン２８０２は音声通話に限らず、テレビ電話、録音、再
生などが可能である。
また、外部接続端子２８０６はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接
続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また
、外部メモリスロット（図示せず）に記録媒体を挿入し、より大量のデータ保存及び移動
に対応できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであっても
よい。
図１４（Ｅ）は、デジタルビデオカメラであり、本体３０５１、表示部（Ａ）３０５７、
接眼部３０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６な
どによって構成されている。実施の形態５に示す表示装置は、表示部（Ａ）３０５７及び
表示部（Ｂ）３０５５に適用することができる。また、図示しないが、本体内部にある演
算回路、無線回路、または記憶回路として実施の形態６に示す記憶装置を適用することも
できる。本発明の一態様に係る半導体装置を適用することにより、高速駆動が可能な高性
能のデジタルビデオカメラとすることができる。
図１４（Ｆ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、
筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示
することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持し
た構成を示している。実施の形態５に示す表示装置は、表示部９６０３に適用することが
できる。また、図示しないが、本体内部にある演算回路、無線回路、または記憶回路とし
て実施の形態６に示す記憶装置を適用することもできる。本発明の一態様に係る半導体装
置を適用することにより、高速駆動が可能な高性能のテレビジョン装置９６００とするこ
とができる。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から
出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
本実施例では、酸化物半導体膜上に、酸化物半導体以外の半導体膜として非晶質シリコン
膜と酸化シリコン膜を積層形成し、加熱処理を行った後のサンプル（試料Ａ）を作製し、
断面構造を観察した結果について説明する。また、比較試料として、酸化物半導体膜上に
、非晶質シリコン膜と酸化シリコン膜を積層した後のサンプル（比較試料Ｂ）を作製し、
断面構造を観察した結果についても説明する。
まず、試料Ａとして、石英基板上に酸化物半導体膜として膜厚１０ｎｍのＩＧＺＯ膜、膜
厚３ｎｍの非晶質シリコン膜、膜厚３０ｎｍの酸化シリコン膜を積層形成した。ＩＧＺＯ
膜の形成条件は、スパッタリング法を用いて、ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１
：１：１［原子数比］を用い、基板温度３００℃、酸素雰囲気（酸素１００％）下で成膜
を行った。また、非晶質シリコン膜の形成条件は、スパッタリング法を用いて、ターゲッ
トとして、シリコンターゲットを用い、基板温度３０℃で成膜を行った。また、酸化シリ
コン膜の形成条件は、スパッタリング法を用いて、アルゴン雰囲気下で成膜を行った。
次に、試料Ａに加熱処理を行った。加熱処理は、温度６５０℃、酸素雰囲気下で１時間行
った。以上の工程により、試料Ａを作製した。
比較試料Ｂは、加熱処理を行わないこと以外は、試料Ａと同様に作製した。
次に、試料Ａ及び比較試料Ｂについて、観察したい箇所の断面を含む部分を切り出し、高
分解能透過電子顕微鏡（日立ハイテクノロジーズ製「Ｈ９０００−ＮＡＲ」：ＴＥＭ）で
加速電圧を３００ｋＶとし、試料Ａ及び比較試料Ｂの断面観察を行った。図１５（Ａ）に
試料Ａ、図１５（Ｂ）に比較試料ＢのＴＥＭ像を示す。
図１５（Ａ）に示す試料ＡのＴＥＭ像では、非晶質シリコン膜が形成された領域と酸化シ
リコン膜が形成された領域との間に色が濃く示されている領域が確認できた。一方、図１
５（Ｂ）に示す比較試料ＢのＴＥＭ像では、非晶質シリコン膜が形成された領域と酸化シ
リコン膜が形成された領域との間に色が濃く示されている領域が確認できなかった。
次に、図１５（Ａ）に示すＴＥＭ像の測定領域１乃至測定領域４、及び図１５（Ｂ）に示
すＴＥＭ像の測定領域５乃至８について、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅ
ｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて、測
定領域１乃至８の組成を分析した。
図１５（Ａ）において、測定領域１は成膜された酸化シリコン膜に相当する箇所であり、
測定領域２は非晶質シリコン膜を酸化することによって形成された酸化シリコン膜に相当
する箇所であり、測定領域３はＩＧＺＯ膜に相当する箇所であり、測定領域４は成膜され
た酸化シリコン膜と、非晶質シリコン膜を酸化することによって形成された酸化シリコン
膜との界面に相当する箇所である。
図１５（Ｂ）において、測定領域５は成膜された酸化シリコン膜に相当する箇所であり、
測定領域６は非晶質シリコン膜に相当する箇所であり、測定領域７はＩＧＺＯ膜に相当す
る箇所であり、測定領域８は成膜された酸化シリコン膜と、非晶質シリコン膜との界面に
相当する箇所である。
図１６（Ａ）（Ｂ）及び図１７（Ａ）（Ｂ）に、測定領域１乃至４それぞれの組成分析結
果を示し、図１８（Ａ）（Ｂ）及び図１９（Ａ）（Ｂ）に測定領域５乃至８それぞれの組
成分析結果を示す。また、図１６乃至図１９において、横軸は特性Ｘ線のエネルギー（Ｅ
ｎｅｒｇｙ（ｋｅＶ））を示し、縦軸は計数（ｃｏｕｎｔｓ）を示す。
図１６（Ａ）に示すように、測定領域１では主に酸素及びシリコンのピーク、図１６（Ｂ
）に示すように、測定領域２では主に酸素及びシリコンのピーク、図１７（Ａ）に示すよ
うに、測定領域３では主にインジウム、ガリウム、亜鉛、及び酸素のピークが観測された
。図１８（Ａ）に示すように、測定領域５では主に酸素及びシリコンのピーク、図１８（
Ｂ）に示すように、測定領域６では主に酸素及びシリコンのピーク、図１９（Ａ）に示す
ように、測定領域７では主にインジウム、ガリウム、亜鉛、及び酸素のピークが観測され
た。
また、図１６（Ｂ）の酸素のピークと、図１８（Ｂ）の酸素のピークとを比較すると、図
１６（Ｂ）の方が、酸素のピークが大きく観測された。
また、図１７（Ｂ）に示すように、加熱処理を行った試料Ａにおける測定領域４において
は、酸素及びシリコンのピークに加えて、インジウムのピークが観測された。これに対し
、図１９（Ｂ）に示すように、加熱処理を行わなかった比較試料Ｂにおける測定領域８に
おいては、インジウムのピークは観測されなかった。
図１７（Ｂ）に示す結果から、酸化物半導体膜と接する酸化シリコン膜に、インジウムが
含まれることにより、混合領域が形成されることが確認された。また、この結果から、酸
化物半導体膜から酸素だけではなく、金属原子と結合した酸素も脱離して、非晶質シリコ
ン膜に拡散していることが確認された。
１００ 基板
１０２ 絶縁膜
１０４ 酸化物半導体膜
１０６ 半導体膜
１０８ 酸化物半導体膜
１１０ トランジスタ
１１２ 絶縁膜
１１４ 酸化物半導体膜
１１６ ゲート絶縁膜
１１８ ゲート絶縁膜
１２０ トランジスタ
１２２ ゲート電極
１２４ 絶縁膜
１２６ａ コンタクトホール
１２６ｂ コンタクトホール
１２８ａ ソース電極
１２８ｂ ドレイン電極
１３０ トランジスタ
１３２ 酸化物半導体膜
１３３ ゲート絶縁膜
１３４ａ 領域
１３４ｂ 領域
１３５ 領域
１３６ａ ソース電極
１３６ｂ ドレイン電極
１３８ ゲート電極
１４０ トランジスタ
１４２ａ ソース電極
１４２ｂ ドレイン電極
１４４ 酸化物半導体膜
１４６ 絶縁膜
１５０ トランジスタ
１５２ ゲート電極
１５４ 酸化物半導体膜
１５６ａ ソース電極
１５６ｂ ドレイン電極
１５８ 絶縁膜
１６０ トランジスタ
１６２ 電極
１６４ 電極
１６６ 配線
１６８ 容量素子
１７０ トランジスタ
２００ 記憶装置
２０１ メモリセルアレイ
２０２ 駆動回路
２０３ 入出力バッファ
２０４ ワード線駆動回路
２０５ データ線駆動回路
２０６ 制御回路
２０７ ローデコーダ
２０８ カラムデコーダ
２０９ 回路
２１１ａ ＮＡＮＤ回路
２１１ｂ ＮＡＮＤ回路
２１２ ＮＯＲ回路
２２０ メモリセル
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカー
２８００ 筐体
２８０１ ボタン
２８０２ マイクロフォン
２８０３ 表示部
２８０４ スピーカー
２８０５ カメラ用レンズ
２８０６ 外部接続端子
３００１ 本体
３００２ 筐体
３００３ 表示部
３００４ キーボード
３０２１ 本体
３０２２ スタイラス
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部インターフェイス
３０５１ 本体
３０５３ 接眼部
３０５４ 操作スイッチ
３０５６ バッテリー
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１９ 異方性導電膜
４０３０ 電極層
４０３１ 電極層
４０３２ 絶縁膜
４０３３ 絶縁膜
４５１０ 隔壁
４５１１ 電界発光層
４５１３ 発光素子
４５１４ 充填材
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド

Claims (2)

  1. 酸化物半導体膜を形成し、
    前記酸化物半導体膜上に、金属膜を形成し、
    前記酸化物半導体膜中の酸素を前記金属膜に移動させ、前記酸化物半導体膜上に金属酸化物膜を形成すると共に、前記酸化物半導体膜と接する前記金属酸化物膜の界面に、前記酸化物半導体膜の元素と前記金属酸化物膜の元素とが混在した混合領域を形成し、
    前記酸化物半導体膜と前記金属酸化物膜とをエッチング加工して、島状の酸化物半導体膜と島状の金属酸化物膜とを形成し、
    前記島状の金属酸化物膜上に、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、又はＧａ―Ｚｎ系金属酸化物のいずれかを有する絶縁膜を形成し、
    加熱処理を行い、前記絶縁膜に含まれる酸素の一部を脱離させ、前記酸化物半導体膜に拡散させることで、前記酸化物半導体膜の酸素欠損を低減し、
    前記絶縁膜上に、前記島状の酸化物半導体膜と重なる領域を有するゲート電極を形成することを特徴とする半導体装置の作製方法。
  2. 請求項１において、
    前記金属膜はアルミニウム、ジルコニウム、ハフニウム、又はタンタルのいずれかであることを特徴とする半導体装置の作製方法。
JP2017113087A 2011-10-05 2017-06-08 半導体装置の作製方法 Expired - Fee Related JP6491266B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011221195 2011-10-05
JP2011221195 2011-10-05

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2012222078A Division JP2013093572A (ja) 2011-10-05 2012-10-04 半導体装置及びその作製方法

Publications (2)

Publication Number Publication Date
JP2017168867A JP2017168867A (ja) 2017-09-21
JP6491266B2 true JP6491266B2 (ja) 2019-03-27

Family

ID=48041505

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2012222078A Withdrawn JP2013093572A (ja) 2011-10-05 2012-10-04 半導体装置及びその作製方法
JP2017113087A Expired - Fee Related JP6491266B2 (ja) 2011-10-05 2017-06-08 半導体装置の作製方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2012222078A Withdrawn JP2013093572A (ja) 2011-10-05 2012-10-04 半導体装置及びその作製方法

Country Status (2)

Country Link
US (2) US20130087784A1 (ja)
JP (2) JP2013093572A (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014208859B4 (de) * 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
US9601591B2 (en) 2013-08-09 2017-03-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI633668B (zh) * 2013-09-23 2018-08-21 半導體能源研究所股份有限公司 半導體裝置
JP2016027597A (ja) * 2013-12-06 2016-02-18 株式会社半導体エネルギー研究所 半導体装置
JP6331052B2 (ja) * 2014-06-20 2018-05-30 株式会社Ｊｏｌｅｄ 薄膜トランジスタ、薄膜トランジスタの製造方法及び有機ｅｌ表示装置
US9806200B2 (en) * 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN205318069U (zh) * 2015-12-30 2016-06-15 京东方科技集团股份有限公司 一种阵列基板和显示装置
JP6481897B2 (ja) * 2016-09-16 2019-03-13 三菱マテリアル株式会社 表面被覆切削工具
CN109755260A (zh) * 2018-12-24 2019-05-14 惠科股份有限公司 一种显示面板、显示面板的制造方法和显示装置

Family Cites Families (118)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US6639246B2 (en) * 2001-07-27 2003-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TW559868B (en) * 2001-08-27 2003-11-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
JP2007250982A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101334182B1 (ko) * 2007-05-28 2013-11-28 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터의 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) * 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5345456B2 (ja) * 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
US8247812B2 (en) * 2009-02-13 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device including the transistor, and manufacturing method of the transistor and the semiconductor device
CN101840936B (zh) 2009-02-13 2014-10-08 株式会社半导体能源研究所 包括晶体管的半导体装置及其制造方法
US8278657B2 (en) 2009-02-13 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device including the transistor, and manufacturing method of the transistor and the semiconductor device
US8247276B2 (en) * 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
JP5439878B2 (ja) * 2009-03-13 2014-03-12 セイコーエプソン株式会社 半導体装置の製造方法、半導体装置、電気光学装置および電子機器
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
KR20120084751A (ko) * 2009-10-05 2012-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8617920B2 (en) * 2010-02-12 2013-12-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
US8546892B2 (en) * 2010-10-20 2013-10-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device

Also Published As

Publication number Publication date
US9876119B2 (en) 2018-01-23
US20130087784A1 (en) 2013-04-11
JP2017168867A (ja) 2017-09-21
US20160190332A1 (en) 2016-06-30
JP2013093572A (ja) 2013-05-16

Similar Documents

Publication Publication Date Title
JP6491266B2 (ja) 半導体装置の作製方法
JP7193673B2 (ja) 半導体装置
JP6750075B2 (ja) 半導体装置
JP6461392B2 (ja) 半導体装置
JP6457016B2 (ja) 半導体装置
JP6457573B2 (ja) 半導体装置
JP6310978B2 (ja) 半導体装置の作製方法
US8643008B2 (en) Semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170629

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180703

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180828

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190129

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190228

R150 Certificate of patent or registration of utility model

Ref document number: 6491266

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees