JP6429343B2 - パッケージキャリアおよびその製造方法 - Google Patents

パッケージキャリアおよびその製造方法 Download PDF

Info

Publication number
JP6429343B2
JP6429343B2 JP2017139685A JP2017139685A JP6429343B2 JP 6429343 B2 JP6429343 B2 JP 6429343B2 JP 2017139685 A JP2017139685 A JP 2017139685A JP 2017139685 A JP2017139685 A JP 2017139685A JP 6429343 B2 JP6429343 B2 JP 6429343B2
Authority
JP
Japan
Prior art keywords
layer
conductive layer
conductive
manufacturing
patterned circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017139685A
Other languages
English (en)
Other versions
JP2018074142A (ja
Inventor
金 勝 王
金 勝 王
志 賢 鄭
志 賢 鄭
世 豪 孫
世 豪 孫
Original Assignee
旭徳科技股▲ふん▼有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旭徳科技股▲ふん▼有限公司 filed Critical 旭徳科技股▲ふん▼有限公司
Publication of JP2018074142A publication Critical patent/JP2018074142A/ja
Application granted granted Critical
Publication of JP6429343B2 publication Critical patent/JP6429343B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H01L21/4882—Assembly of heatsink parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device

Description

本発明は、キャリア構造およびその製造方法に係り、特に、パッケージキャリアおよびその製造方法に関するものである。
一般的に、パッケージキャリアは、少なくとも２つのパターン化回路層と少なくとも１つのコア層によって構成され、少なくとも２つのパターン化回路層は、それぞれ少なくとも１つのコア層の２つの反対側に設置される。電子素子（例えば、チップ）の大部分は、パッケージキャリアの上表面に設置される。電子素子の動作中に生成される熱は、電子素子の性能に対して悪影響を与える可能性がある。パッケージキャリアの放熱効果を高めるために、通常、パッケージキャリアの下表面に放熱ブロックを配置するため、電子素子によって生成された熱をパターン化回路層およびコア層を介して放熱ブロックに伝送した後、外に導くことができる。しかしながら、コア層の導熱効果が良くないと、電子素子によって生成された熱がコア層を介して放熱ブロックに伝送された時に熱抵抗（thermal resistance）を増やすため、熱を容易に放出できなくなる可能性がある。また、パッケージキャリアの下表面に放熱ブロックを配置することによって、パッケージキャリアの全体の厚さが増すため、その結果、パッケージキャリアは、小型軽量化の要求を満たすことができない。
先行技術では、パッケージキャリアの全体の厚さを減らすために、放熱ブロックをコア層の中に埋め込む。そして、レーザまたは機械処理によりいくつかの材料を除去し、電子素子を収容することのできるキャビティ（cavity）を形成することによって、パッケージの全体の厚さを減らすことができる。しかしながら、レーザまたは機械処理によりいくつかの材料を除去するプロセスにおいて、キャビティの深さおよび平坦さを正確に制御することができない；つまり、製造プロセスが困難である。その上、不注意があるとすぐに放熱ブロックや半製品を損傷させる可能性がある。
本発明は、小型軽量化の設計要求を満たし、優れた放熱効果を達成することのできるパッケージキャリアを提供する。
本発明は、優れた処理精度を確保し、製造効果を上げ、製造コストを減らすことのできるパッケージキャリアの製造方法を提供する。
本発明の１つの実施形態において、パッケージキャリアの製造方法は、以下のステップを含む。基板を提供する。基板は、コア層、第１導電層、および第２導電層を含む。第１導電層および第２導電層は、それぞれコア層の２つの反対側に配置され、コア層は、第１厚さを有する。基板を通過する熱伝導路を形成する。第２導電層の上に接着層を形成し、接着層は、熱伝導路の一側を覆う。熱伝導路に導熱素子および導熱素子に接続されたバッファ層を配置する。ここで、バッファ層および接着層は、互いに接触しており、導熱素子と熱伝導路におけるコア層の内側表面の間、およびバッファ層と熱伝導路におけるコア層の内側表面の間にギャップを有する。導熱素子は、第１厚さよりも小さい第２厚さを有する。導熱素子およびバッファ層を取り囲む第１絶縁材料でギャップを充填する。接着層およびバッファ層を除去してキャビティを形成し、導熱素子を露出する。第１導電層および第２導電層をパターン化して、それぞれ第１パターン化回路層および第２パターン化回路層を形成する。
本発明の１つの実施形態において、基板を通過する熱伝導路を形成した後、製造方法は、さらに、熱伝導路の内側表面に第３導電層を形成することを含み、第３導電層は、第１導電層および第２導電層に接続される。
本発明の１つの実施形態において、接着層およびバッファ層を除去して、キャビティを形成し、導熱素子を露出した後、製造方法は、さらに、基板の２つの反対側に第１銅キャッピング層および第２銅キャッピング層を形成することを含む。
本発明の１つの実施形態において、導熱素子は、互いに面する第１表面および第２表面を有する。第１表面および第１導電層は、同じ側に設置され、第１銅キャッピング層は、少なくとも第１表面および第１導電層を覆う。第２表面は、キャビティによって露出する。第２表面および第２導電層は、同じ側に設置され、第２銅キャッピング層は、少なくとも第２表面および第２導電層を覆う。
本発明の１つの実施形態において、製造方法は、さらに、基板を通過する少なくとも１つの導電スルーホールを形成するステップを含み、基板を通過する少なくとも１つの導電スルーホールを形成するステップは、基板を通過する少なくとも１つのビアホール（via hole）を形成することを含む。少なくとも１つのビアホールの内側表面に、第１導電層および第２導電層に接続された第４導電層を形成する。少なくとも１つのビアホールを第２絶縁材料で充填し、第４導電層は、第２絶縁材料を取り囲む。
本発明の１つの実施形態において、基板を通過する少なくとも１つの導電スルーホールを形成した後、製造方法は、さらに、基板の２つの反対側に第３銅キャッピング層および第４銅キャッピング層を形成することを含む。第３銅キャッピング層は、少なくとも第１導電層および第２絶縁材料の１つの端部を覆い、第４銅キャッピング層は、少なくとも第２導電層および第２絶縁材料の他の端部を覆う。
本発明の１つの実施形態において、第１導電層および第２導電層をパターン化して、それぞれ第１パターン化回路層および第２パターン化回路層を形成した後、製造方法は、さらに、第１パターン化回路層の一部および第２パターン化回路層の一部に、それぞれ第１ソルダレジスタ層および第２ソルダレジスタ層を形成することを含む。
本発明の１つの実施形態において、第１ソルダレジスタ層は、第１パターン化回路層によって露出したコア層を覆い、第２ソルダレジスタ層は、第２パターン化回路層によって露出したコア層を覆う。
本発明の１つの実施形態において、導熱素子の厚さとバッファ層の厚さの合計は、熱伝導路の深さよりも大きいか、それに等しい。
本発明の１つの実施形態において、導熱素子の材料は、セラミック、シリコン、炭化ケイ素、ダイヤモンドライクカーボン（diamond-like carbon）、金属、またはこれらの組み合わせを含む。
本発明の１つの実施形態において、第１導電層および第２導電層をパターン化して、それぞれ第１パターン化回路層および第２パターン化回路層を形成した後、製造方法は、さらに、第１パターン化回路層の一部および第２パターン化回路層の一部に、それぞれ第１表面処理層および第２表面処理層を形成することを含む。
本発明の１つの実施形態において、導熱素子は、互いに積み重ねられた少なくとも２つの導熱層を含み、２つの導熱層は、異なる材料で作られる。
本発明の１つの実施形態において、第１導電層および第２導電層をパターン化して、それぞれ第１パターン化回路層および第２パターン化回路層を形成する前に、製造方法は、さらに、基板を通過する少なくとも１つの導電スルーホールを形成することを含む。
本発明の１つの実施形態において、コア層、第１パターン化回路層、第２パターン化回路層、導熱素子、および絶縁材料を含むパッケージキャリアを提供する。コア層は、熱伝導路を有する。また、コア層は、第１厚さを有する。第１パターン化回路層および第２パターン化回路層は、それぞれコア層の２つの反対側に配置される。導熱素子は、熱伝導路に配置され、導熱素子と熱伝導路におけるコア層の内側表面の間にギャップを有する。導熱素子は、第１厚さよりも小さい第２厚さを有する。絶縁材料は、導熱素子とコア層の間のギャップを充填する。ここで、絶縁材料は、導熱素子を取り囲み、導熱素子を露出するキャビティは、導熱素子および絶縁材料で定義される。
以上のように、熱伝導路に導熱素子を固定するプロセスの間、導熱素子に接続されたバッファ層を除去しながら接着層を剥がすため、第１絶縁材料で充填されていないキャビティが熱伝導路に残る。つまり、キャビティを形成している間、レーザまたは機械処理によりいくつかの材料を除去する必要がないため、その結果、キャビティの深さおよび平坦さを正確に制御することができる。そのため、ここで提供するパッケージキャリアの製造方法は、優れた処理精度を確保し、製造効率を上げ、製造コストを減らすことができる。別の局面からみると、パッケージキャリアは、電子素子（例えば、チップ）を保持するよう構成され、電子素子は、キャビティ内に固定され、導熱素子と直接または間接的に接触する。そのため、電子素子およびパッケージキャリアを有するパッケージ構造の全体の厚さを減らすことができ、電子素子の動作中に生成される熱を第２パターン化回路層、導熱素子、および第１パターン化回路層を介してパッケージ構造から迅速に放出することができるため、優れた放熱効果を達成することができる。
本発明の上記および他の目的、特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。
添付図面は、本発明の原理がさらに理解されるために含まれており、本明細書に組み込まれかつその一部を構成するものである。図面は、本発明の実施形態を例示しており、説明とともに、本発明の原理を説明する役割を果たしている。
本発明の１つの実施形態に係るパッケージキャリアの製造方法の概略的断面図である。 本発明の１つの実施形態に係るパッケージキャリアの製造方法の概略的断面図である。 本発明の１つの実施形態に係るパッケージキャリアの製造方法の概略的断面図である。 本発明の１つの実施形態に係るパッケージキャリアの製造方法の概略的断面図である。 本発明の１つの実施形態に係るパッケージキャリアの製造方法の概略的断面図である。 本発明の１つの実施形態に係るパッケージキャリアの製造方法の概略的断面図である。 本発明の１つの実施形態に係るパッケージキャリアの製造方法の概略的断面図である。 本発明の１つの実施形態に係るパッケージキャリアの製造方法の概略的断面図である。 本発明の１つの実施形態に係るパッケージキャリアの製造方法の概略的断面図である。 本発明の１つの実施形態に係るパッケージキャリアの製造方法の概略的断面図である。 本発明の１つの実施形態に係るパッケージキャリアの製造方法の概略的断面図である。 本発明の１つの実施形態に係るパッケージキャリアの製造方法の概略的断面図である。 本発明の１つの実施形態に係るパッケージキャリアの製造方法の概略的断面図である。 本発明の１つの実施形態に係るパッケージキャリアの製造方法の概略的断面図である。 図１４に示したパッケージキャリアが電子素子を保持した時の概略的断面図である。 本発明の別の実施形態に係るパッケージキャリアが電子素子を保持した時の概略的断面図である。
図１〜図１４は、本発明の１つの実施形態に係るパッケージキャリアの製造方法の概略的断面図である。図１を参照すると、基板１１０を提供し、基板１１０は、コア層１１１、第１導電層１１２、および第２導電層１１３を含む。第１導電層１１２および第２導電層１１３は、それぞれコア層１１１の２つの反対側に配置される。一般的に、第１導電層１１２および第２導電層１１３は、銅、アルミニウム、金、ニッケル、他の金属材料、または合金によって構成された導電薄層であってもよく、第１導電層１１２および第２導電層１１３は、それぞれコア層１１１の第１表面１１１ａおよび第１表面１１１ａの反対側にあるコア層１１１の第２表面１１１ｂを覆う。本実施形態に基づき、コア層１１１は、例えば、誘電体層、あるいは単一層、二重層、または複数層の回路基板である。本実施形態において、基板は、２つの導電層を備えるが、本発明を限定するものと解釈されるべきではない。本発明の別の実施形態において、基板は、１つの導電層または少なくとも３つの導電層によって構成された回路基板を有してもよい。
図２を参照すると、コア層１１１、第１導電層１１２、および第２導電層１１３の一部をレーザ、機械処理、または異なる方法で除去して、基板１１０を通過する熱伝導路１１０ａを形成することができる。図３を参照すると、電気メッキまたは沈積等により、熱伝導路１１０ａ内のコア層１１１の内側表面１１０ｂに第３導電層１１４を形成することができる。ここで、第３導電層１１４は、第１導電層１１２および第２導電層１１３に接続される。本実施形態に基づき、第３導電層１１４は、さらに、第１導電層１１２および第２導電層１１３を覆い、銅、アルミニウム、金、ニッケル、他の金属材料、または合金で作られてもよい。
図４を参照すると、接着層１２０は、第２導電層１１３の上に形成され、接着層１２０は、熱伝導路１１０ａの一側を覆う。詳しく説明すると、接着層１２０は、接着面が基板１１０の一側に一時的に接着された接着テープであってもよく、接着層１２０は、後に熱伝導路１１０ａに配置される成分の支持膜層として用いられる。本実施形態において提供する第２導電層１１３は、例えば、第３導電層１１４によって覆われる；そのため、接着層１２０は、実質的に、第３導電層１１４に接着している。図５を参照すると、導熱素子１３０および導熱素子１３０に接続されたバッファ層１３１を熱伝導路１１０ａに配置し、バッファ層１３１は、接着層１２０に面する。そのため、導熱素子１３０およびバッファ層１３１が熱伝導路１１０ａに配置された後、バッファ層１３１を接着層１２０に接着することによって、熱伝導路１１０ａにおける導熱素子１３０とバッファ層１３１の位置を固定することができる。導熱素子１３０は、セラミック、シリコン、炭化ケイ素、ダイヤモンドライクカーボン、金属、またはその組み合わせを含む材料で作られてもよい。
本実施形態において、バッファ層１３１は、ゴム、シリカゲル（silica gel）、プラスチック、または他の適切な材料であってもよい。バッファ層１３１は、例えば、接着層（図示せず）により導熱素子１３０の第２表面１３０ｂに一時的に接着される。図５に示すように、導熱素子１３０と熱伝導路１１０ａにおけるコア層１１１の内側表面１１０ｂの間、およびバッファ層１３１と熱伝導路１１０ａにおけるコア層１１１の内側表面１１０ｂの間にギャップＧを有し、導熱素子１３０およびバッファ層１３１は、内側表面１１０ｂの上に形成された第３導電層１１４と接触していない。導熱素子１３０の厚さＴ１は、コア層１１１の厚さＨよりも小さく、後に必要なキャビティの形成に貢献する。例えば、導熱素子１３０の厚さＴ１は、コア層１１１の厚さＨの０．１〜０．９倍であるが、本発明はこれに限定されない。一方、導熱素子１３０の厚さＴ１は、バッファ層１３１の厚さＴ２よりも大きくてもよく、厚さＴ１対厚さＴ２の比率は、約２：１であるが、本発明を限定するものと解釈されるべきではない。導熱素子１３０の厚さＴ１とバッファ層１３１の厚さＴ２の合計は、熱伝導路１１０ａの深さＤよりも大きいか、それに等しくてもよく、コア層１１１の厚さＨよりも大きいか、それに等しくてもよい。そのため、導熱素子１３０およびバッファ層１３１が熱伝導路１１０ａに配置されて、接着層１２０に固定された後、熱伝導路１１０ａによって露出した導熱素子１３０の第１表面１３０ａは、コア層１１１の第１表面１１１ａと実質的に同一平面上であっても、またはコア層１１１の第１表面１１１ａよりも水平方向に高くてもよい。
図６を参照すると、導熱素子１３０およびバッファ層１３１を取り囲む第１絶縁材料１４０でギャップＧを充填する。第１絶縁材料１４０は、エポキシ樹脂または任意の他の適切な材料であってもよく、熱伝導粒子と混合して放熱効果を高めてもよい。第１絶縁材料１４０を硬化して整形した後、導熱素子１３０を熱伝導路１１０ａに固定することができる。図７を参照すると、接着層１２０およびバッファ層１３１を除去することによって、第１絶縁材料１４０は、キャビティ１４１を定義し、導熱素子１３０の一部の第２表面１３０ｂを露出する。バッファ層１３１および導熱素子１３０を固定する接着層（図示せず）の粘度は、例えば、接着層１２０の粘度よりも小さい；そのため、接着層１２０を剥がしている間、バッファ層１３１を接着層１２０に接着させて、導熱素子１３０の第２表面１３０ｂから剥離するのが好ましい。続いて、洗浄プロセスを選択的に行って、バッファ層１３１の残留物を洗浄してもよい。その後、第１導電層１１２上および第２導電層１１３上の第３導電層１１４を研磨により選択的に除去してもよい。
図８および図９を参照すると、基板１１０の２つの反対側に、それぞれ第１銅キャッピング層１１５および第２銅キャッピング層１１６を形成する。詳しく説明すると、第１銅キャッピング層１１５は、第１導電層１１２、第１導電層１１２と同じ側に位置する導熱素子１３０の第１表面１３０ａ、および第１表面１３０ａと同一平面上の第１絶縁材料１４０の表面を覆う。また、第２銅キャッピング層１１６は、第２導電層１１３、第２導電層１１３と同じ側に位置する導熱素子１３０の第２表面１３０ｂ、第２導電層１１３と同一平面上の第１絶縁材料１４０の表面、およびキャビティ１４１を定義する第１絶縁層１４０を覆う。上述した製造ステップが完了した後、図８に示した完成構造を１８０度回転させて、後続の製造ステップを行う。
図１０および図１１を参照すると、少なくとも１つの導電スルーホール１１７（例として、２つの導電スルーホール１１７を示す）を選択的に形成することができる。以下、詳しい製造ステップについて説明する。コア層１１１、第１導電層１１２、および第２導電層１１３の一部をレーザ処理、機械処理、または別の方法で除去することにより、基板１１０を通過する少なくとも１つのビアホール１１０ｃを形成することができる。図面では、例として、２つのビアホール１１０ｃを示してある。電気メッキまたは沈積等により、ビアホール１１０ｃ内のコア層１１１の内側表面１１０ｄに第４導電層１１８を形成してもよい。ここで、第４導電層１１８は、第１導電層１１２および第２導電層１１３に接続される。本実施形態に基づき、第４導電層１１８は、さらに、第１銅キャッピング層１１５および第２銅キャッピング層１１６を覆ってもよく、銅、アルミニウム、金、ニッケル、他の金属材料、または合金で作られてもよい。少なくとも１つのビアホール１１０ｃを第２絶縁材料１４２で充填し、第４導電層１１８は、第２絶縁材料１４２を取り囲む。第２絶縁材料１４２は、互いに向かい合う第１端部１４２ａおよび第２端部１４２ｂを有する。第１端部１４２ａは、第１銅キャッピング層１１５上の第４導電層１１８と同一平面上にあり、第２端部１４２ｂは、第２銅キャッピング層１１６上の第４導電層１１８と同一平面上にある。ここまでで、導電スルーホール１１７の製造が実質的に完了する。
図１２を参照すると、基板１１０の２つの反対側に、それぞれ第３銅キャッピング層１１９ａおよび第４銅キャッピング層１９０ｂを形成する。第３銅キャッピング層１１９ａは、第１導電層１１２および第２絶縁材料１４２の第１端部１４２ａを覆うことができる。詳しく説明すると、第３銅キャッピング層１１９ａは、第１銅キャッピング層１１５上の第４導電層１１８を覆う。第４銅キャッピング層１１９ｂは、第２導電層１１３および第２絶縁材料１４２の第２端部１４２ｂを覆うことができる。詳しく説明すると、第４銅キャッピング層１１９ｂは、第２銅キャッピング層１１６上の第４導電層１１８を覆う。
第１導電層１１２および第２導電層１１３は、露光および現像によりパターン化されて、それぞれ第１パターン化回路層１１２ａおよび第２パターン化回路層１１３ａを形成する。第１パターン化回路層１１２ａは、導電スルーホール１１７を介して第２パターン化回路層１１３ａに接続されてもよい。詳しく説明すると、第１導電層１１２および第２導電層１１３のパターン化プロセスにおいて、第３銅キャッピング層１１９ａの一部、第４導電層１１８の一部、第１銅キャッピング層１１５の一部、および第１導電層１１２の一部を除去し、第４銅キャッピング層１１９ｂの一部、第４導電層１１８の一部、第２銅キャッピング層１１６の一部、および第２導電層１１３の一部も除去する。それにより、コア層１１１の一部が露出する。
図１３を参照すると、第１パターン化回路層１１２ａの一部および第２パターン化回路層１１３ａの一部に、第１ソルダレジスト層１１９ｃおよび第２ソルダレジスト層１１９ｄを形成する。第１ソルダレジスト層１１９ｃは、第１パターン化回路層１１２ａによって露出したコア層１１１を覆い、第２ソルダレジスト層１１９ｄは、第２パターン化回路層１１３ａによって露出したコア層１１１を覆う。図１４を参照すると、第１パターン化回路層１１２ａの一部および第２パターン化回路層１１３ａの一部に、すなわち、第１パターン化回路層１１２ａの第１ソルダレジスト層１１９ｃによって覆われていない部分および第２パターン化回路層１１３ａの第２ソルダレジスト層１１９ｄによって覆われていない部分に、それぞれ第１表面処理層１１９ｅおよび第２表面処理層１１９ｆを形成する。第１表面処理層１１９ｅおよび第２表面処理層１１９ｆは、パラジウム、金、ニッケル、銀、他の適切な金属材料、または合金で作られてもよい。ここまでで、パッケージキャリア１００の製造が実質的に完了する。
本実施形態では、パッケージキャリア１００の導熱素子１３０をコア層１１１の中に埋め込むため、パッケージキャリア１００の全体の厚さを減らすことができる。また、熱伝導路１１０ａに導熱素子１３０を固定するプロセスの間、導熱素子１３０に接続されたバッファ層１３１を除去しながら、接着層１２０を剥がすことができるため、第１絶縁材料１４０によって充填されていないキャビティ１４１が熱伝導路１１０ａに残る。つまり、キャビティ１４１を形成している間、レーザ処理または機械処理により第１絶縁材料１４０の一部を除去する必要がないため、その結果、キャビティ１４１の深さおよび平坦さを正確に制御することができる。このようにして、ここで提供するパッケージキャリア１００の製造方法は、優れた処理精度を確保し、製造効率を上げ、製造コストを下げることができる。注意すべきこととして、図１４に示したキャビティの深さＣは、第２導電層１１３の上の第２表面処理層１１９ｆの高さとキャビティ１４１内の第２表面処理層１１９ｆの高さの差であるため、それにより、後に電子素子をその中に埋め込むことができる。
本実施形態では、１つの導熱素子１３０を埋め込み、導熱素子１３０に対応する１つのキャビティ１４１を形成する。しかしながら、言及すべきこととして、導熱素子１３０の数およびキャビティ１４１の数は、実際の要求に応じて調整してもよい。
図１５は、図１４に示したパッケージキャリアが電子素子を保持した時の概略的断面図である。図１５を参照すると、電子素子２００は、主動表面２０１および主動表面２０１の反対側にある背面２０２を有するチップであってもよい。電子素子２００の背面２０２は、キャビティ１４１に面し、表面実装装置（surface mounting device, SMD）技術により、または熱伝導性接着剤を使用して、キャビティ１４１内の第２パターン化回路層１１３ａに固定してもよい。ここで、キャビティ１４１内の第２表面処理層１１９ｆは、選択的に、プリフラックス（organic solderability preservative, OSP）に置き換えてもよい。キャビティ１４１の底部は、コア層１１１の第２表面１１１ｂよりも水平方向に低いため、キャビティ１４１に固定された電子素子２００は、パッケージキャリア１００によって部分的に露出する。本実施形態において、導電スルーホール１１７上の第２パターン化回路層１１３ａは、第２ソルダレジスト層１１９ｄによって覆われておらず、電子素子２００は、ワイヤボンディング（wire bonding）によって主動表面２０１および導電スルーホール１１７上の第２パターン化回路層１１３ａにワイヤ２１０で接続してもよい。ここで、導電スルーホール１１７上の第２表面処理層１１９ｆは、選択的に、プリフラックス（ＯＳＰ）に置き換えてもよい。
このようにして、電子素子２００およびパッケージキャリア１００を有するパッケージ構造の全体の厚さを減らすことができ、電子素子２００の動作中に生成される熱を第２パターン化回路層１１３ａ、導熱素子１３０、第１パターン化回路層１１２ａ、および第１表面処理層１１９ｅを介してパッケージ構造から迅速に放出することができるため、優れた放熱効果を達成することができる。
図１６は、本発明の別の実施形態に係るパッケージキャリアが電子素子を保持した時の概略的断面図である。図１６を参照すると、図１６に示したパッケージキャリア１００Ａは、図１５に示したパッケージキャリア１００と類似するが、これら２者間の相違点は、パッケージキャリア１００Ａの導電素子１３２が３つの導熱層１３２ａ、１３２ｂ、および１３２ｃで構成され、導熱層１３２ｂが導熱層１３２ａと１３２ｃの間に設置されることである。導熱層１３２ａと１３２ｃは、同じ材料、例えば、金属で作られてもよい。導熱層１３２ｂは、例えば、セラミックで作られてもよい。導熱層１３２ａおよび１３２ｃの材料は、金属に限定されず、セラミック、シリコン、炭化ケイ素、またはダイヤモンドライクカーボンであってもよい。導熱層１３２ｂの材料は、セラミックに限定されず、金属、シリコン、炭化ケイ素、またはダイヤモンドライクカーボンであってもよい。また、導熱素子１３２において、２つまたは４つ以上の導熱層があってもよいが、本発明を限定するものと解釈されるべきではない。
以上のように、ここで提供するパッケージキャリアは、コア層の中に導熱素子を埋め込むため、パッケージキャリアの全体の厚さを減らすことができる。また、熱伝導路に導熱素子を固定するプロセスの間、導熱素子に接続されたバッファ層を除去しながら接着層を剥がすため、第１絶縁材料で充填されていないキャビティが熱伝導路に残る。つまり、キャビティを形成している間、レーザ処理または機械処理により第１絶縁材料の一部を除去する必要がないため、その結果、キャビティの深さおよび平坦さを正確に制御することができる。そのため、ここで提供するパッケージキャリアの製造方法は、優れた処理精度を確保し、製造効率を上げ、製造コストを減らすことができる。
別の局面からみると、パッケージキャリアは、電子素子（例えば、チップ、能動デバイスチップ、無線周波デバイスチップ、発光ダイオードチップ、またはアナログデバイスチップ）または他の熱発生装置を保持するよう構成されるが、本発明を限定するものと解釈されるべきではない。電子素子は、キャビティ内に埋め込まれ、導熱素子と直接または間接的に接触する。そのため、電子素子およびパッケージキャリアを有するパッケージ構造の全体の厚さを減らすことができ、電子素子の動作中に生成される熱を第２パターン化回路層、導熱素子、第１パターン化回路層、および第１表面処理層を介してパッケージ構造から迅速に放出することができるため、優れた放熱効果を達成することができる。
本発明のパッケージキャリアの製造方法は、優れた処理精度を確保し、製造効率を上げ、製造コストを減らすことができる。別の局面において、パッケージキャリアは、電子素子（例えば、チップ）を保持するよう構成され、電子素子は、キャビティ内に固定され、導熱素子と直接または間接的に接触する。そのため、電子素子およびパッケージキャリアを有するパッケージ構造の全体の厚さを減らすことができ、電子素子の動作中に生成される熱を第２パターン化回路層、導熱素子、および第１パターン化回路層を介してパッケージ構造から迅速に放出することができるため、優れた放熱効果を達成することができる。
以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
１００、１００Ａ パッケージキャリア
１１０ 基板
１１０ａ 熱伝導路
１１０ｂ、１１０ｄ 内側表面
１１０ｃ ビアホール
１１１ コア層
１１１ａ 第１表面
１１１ｂ 第２表面
１１２ 第１導電層
１１２ａ 第１パターン化回路層
１１３ 第２導電層
１１３ａ 第２パターン回路層
１１４ 第３導電層
１１５ 第１銅キャッピング層
１１６ 第２銅キャッピング層
１１７ 導電スルーホール
１１８ 第４導電層
１１９ａ 第３銅キャッピング層
１１９ｂ 第４銅キャッピング層
１１９ｃ 第１ソルダレジスト層
１１９ｄ 第２ソルダレジスト層
１１９ｅ 第１表面処理層
１１９ｆ 第２表面処理層
１２０ 接着層
１３０、１３２ 導熱素子
１３０ａ 第１表面
１３０ｂ 第２表面
１３１ バッファ層
１３２ａ〜１３２ｃ 導熱層
１４０ 第１絶縁材料
１４１ キャビティ
１４２ 第２絶縁層
１４２ａ 第１端部
１４２ｂ 第２端部
２００ 電子素子
２０１ 主動表面
２０２ 背面
２１０ ワイヤ
Ｃ、Ｄ 深さ
Ｇ ギャップ
Ｈ、Ｔ１、Ｔ２ 厚さ

Claims (13)

  1. コア層、第１導電層、および第２導電層を含む基板を提供し、前記第１導電層および前記第２導電層が、それぞれ前記コア層の２つの反対側に配置され、前記コア層が、第１厚さを有することと、
    前記基板を通過する熱伝導路を形成することと、
    前記第２導電層の上に接着層を形成し、前記接着層が、前記熱伝導路の一側を覆うことと、
    前記熱伝導路に導熱素子および前記導熱素子に接続されたバッファ層を配置し、前記バッファ層および前記接着層が、互いに接触しており、前記熱伝導路における前記コア層の内側表面と前記導熱素子の間、および前記熱伝導路における前記コア層の前記内側表面と前記バッファ層の間にギャップを有し、前記導熱素子が、前記第１厚さよりも小さい第２厚さを有することと、
    前記導熱素子および前記バッファ層を取り囲む第１絶縁材料で前記ギャップを充填することと、
    前記接着層および前記バッファ層を除去し、キャビティを定義する前記導熱素子および前記第１絶縁材料が、前記導熱素子を露出することと、
    前記第１導電層および前記第２導電層をパターン化して、それぞれ第１パターン化回路層および第２パターン化回路層を形成することと、
    を含むパッケージキャリアの製造方法。
  2. 前記基板を通過する前記熱伝導路を形成した後、前記熱伝導路の前記内側表面に第３導電層を形成し、前記第３導電層が、前記第１導電層および前記第２導電層に接続されること
    をさらに含む請求項１に記載の製造方法。
  3. 前記接着層および前記バッファ層を除去して、前記導熱素子および前記第１絶縁材料により前記キャビティを定義し、前記導熱素子を露出した後、それぞれ前記基板の２つの反対側に第１銅キャッピング層および第２銅キャッピング層を形成すること
    をさらに含む請求項１に記載の製造方法。
  4. 前記導熱素子が、互いに面する第１表面および第２表面を有し、前記第１表面および前記第１導電層が、同じ側に設置され、前記第１銅キャッピング層が、少なくとも前記第１表面および前記第１導電層を覆い、前記第２表面が、前記キャビティによって露出し、前記第２表面および前記第２導電層が、同じ側に設置され、前記第２銅キャッピング層が、少なくとも前記第２表面および前記第２導電層を覆う請求項３に記載の製造方法。
  5. 前記基板を通過する少なくとも１つの導電スルーホールを形成するステップをさらに含み、前記基板を通過する前記少なくとも１つの導電スルーホールを形成する前記ステップが、
    前記基板を通過する少なくとも１つのビアホールを形成することと、
    前記少なくとも１つのビアホールの内側表面に、前記第１導電層および前記第２導電層に接続された第４導電層を形成することと、
    前記少なくとも１つのビアホールを第２絶縁材料で充填し、前記第４導電層が、前記第２絶縁材料を取り囲むことと、
    を含む請求項１に記載の製造方法。
  6. 前記基板を通過する前記少なくとも１つの導電スルーホールを形成した後、それぞれ前記基板の２つの反対側に第３銅キャッピング層および第４銅キャッピング層を形成し、前記第３銅キャッピング層が、少なくとも前記第１導電層および前記第２絶縁材料の１つの端部を覆い、前記第４銅キャッピング層が、少なくとも前記第２導電層および前記第２絶縁材料の他の端部を覆うこと
    をさらに含む請求項５に記載の製造方法。
  7. 前記第１導電層および前記第２導電層をパターン化して、それぞれ前記第１パターン化回路層および前記第２パターン化回路層を形成した後、前記第１パターン化回路層の一部および前記第２パターン化回路層の一部に、それぞれ第１ソルダレジスタ層および第２ソルダレジスタ層を形成すること
    をさらに含む請求項１に記載の製造方法。
  8. 前記第１ソルダレジスタ層が、前記第１パターン化回路層によって露出した前記コア層を覆い、前記第２ソルダレジスタ層が、前記第２パターン化回路層によって露出した前記コア層を覆う請求項７に記載の製造方法。
  9. 前記導熱素子の厚さと前記バッファ層の厚さの合計が、前記熱伝導路の深さよりも大きいか、それに等しい請求項１に記載の製造方法。
  10. 前記導熱素子の材料が、セラミック、シリコン、炭化ケイ素、ダイヤモンドライクカーボン、金属、またはこれらの組み合わせを含む請求項１に記載の製造方法。
  11. 前記第１導電層および前記第２導電層をパターン化して、それぞれ前記第１パターン化回路層および前記第２パターン化回路層を形成した後、前記第１パターン化回路層の一部および前記第２パターン化回路層の一部に、それぞれ第１表面処理層および第２表面処理層を形成すること
    をさらに含む請求項１に記載の製造方法。
  12. 前記導熱素子が、互いに積み重ねられた少なくとも２つの導熱層を含み、前記２つの導熱層が、異なる材料で作られる請求項１に記載の製造方法。
  13. 前記第１導電層および前記第２導電層をパターン化して、それぞれ前記第１パターン化回路層および前記第２パターン化回路層を形成する前に、前記基板を通過する少なくとも１つの導電スルーホールを形成すること
    をさらに含む請求項１に記載の製造方法。
JP2017139685A 2016-10-25 2017-07-19 パッケージキャリアおよびその製造方法 Active JP6429343B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW105134391A TWI611538B (zh) 2016-10-25 2016-10-25 封裝載板及其製作方法
TW105134391 2016-10-25

Publications (2)

Publication Number Publication Date
JP2018074142A JP2018074142A (ja) 2018-05-10
JP6429343B2 true JP6429343B2 (ja) 2018-11-28

Family

ID=61728400

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017139685A Active JP6429343B2 (ja) 2016-10-25 2017-07-19 パッケージキャリアおよびその製造方法

Country Status (3)

Country Link
US (1) US10177067B2 (ja)
JP (1) JP6429343B2 (ja)
TW (1) TWI611538B (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110473944A (zh) * 2018-05-09 2019-11-19 深圳市聚飞光电股份有限公司 多功能led支架及led
US11380609B2 (en) * 2018-05-21 2022-07-05 Intel Corporation Microelectronic assemblies having conductive structures with different thicknesses on a core substrate
FR3094565A1 (fr) * 2019-03-28 2020-10-02 Stmicroelectronics (Grenoble 2) Sas Refroidissement de dispositifs électroniques
TWI730375B (zh) 2019-08-12 2021-06-11 欣興電子股份有限公司 線路載板及其製造方法
KR20210096497A (ko) * 2020-01-28 2021-08-05 삼성전자주식회사 방열 구조체를 포함한 반도체 패키지
CN114080088A (zh) * 2020-08-10 2022-02-22 鹏鼎控股(深圳)股份有限公司 电路板及其制备方法
US11641720B2 (en) 2020-09-18 2023-05-02 Unimicron Technology Corp. Circuit board and manufacturing method thereof
CN114828438A (zh) * 2021-01-22 2022-07-29 健鼎（无锡）电子有限公司 复合式电路板及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2784521B2 (ja) 1990-09-14 1998-08-06 イビデン株式会社 多層電子部品塔載用基板及びその製造法
CN100336426C (zh) * 2000-02-25 2007-09-05 揖斐电株式会社 多层印刷电路板以及多层印刷电路板的制造方法
US6818477B2 (en) 2001-11-26 2004-11-16 Powerwave Technologies, Inc. Method of mounting a component in an edge-plated hole formed in a printed circuit board
TWI283050B (en) * 2005-02-04 2007-06-21 Phoenix Prec Technology Corp Substrate structure embedded method with semiconductor chip and the method for making the same
US20100059876A1 (en) * 2008-09-05 2010-03-11 Shinko Electric Industries Co., Ltd. Electronic component package and method of manufacturing the same
CN103081099A (zh) * 2010-08-27 2013-05-01 株式会社村田制作所 半导体装置
TWI408837B (zh) * 2011-02-08 2013-09-11 Subtron Technology Co Ltd 封裝載板及其製作方法
TWI420634B (zh) * 2011-02-24 2013-12-21 Unimicron Technology Corp 封裝結構及其製法
TW201408148A (zh) * 2012-08-06 2014-02-16 Unimicron Technology Corp 嵌埋電子元件之基板結構及其製法
US9209154B2 (en) * 2013-12-04 2015-12-08 Bridge Semiconductor Corporation Semiconductor package with package-on-package stacking capability and method of manufacturing the same
JP2016025143A (ja) 2014-07-17 2016-02-08 イビデン株式会社 回路基板及びその製造方法
TWI517321B (zh) 2014-12-08 2016-01-11 旭德科技股份有限公司 封裝結構及其製作方法
TWI584420B (zh) * 2015-09-16 2017-05-21 旭德科技股份有限公司 封裝載板及其製作方法

Also Published As

Publication number Publication date
US10177067B2 (en) 2019-01-08
TWI611538B (zh) 2018-01-11
JP2018074142A (ja) 2018-05-10
US20180114739A1 (en) 2018-04-26
TW201816964A (zh) 2018-05-01

Similar Documents

Publication Publication Date Title
JP6429343B2 (ja) パッケージキャリアおよびその製造方法
US8745860B2 (en) Method for manufacturing printed wiring board
JP5485110B2 (ja) 配線基板及びその製造方法、電子装置
KR100653249B1 (ko) 메탈코어, 패키지 기판 및 그 제작방법
JPH0936549A (ja) ベアチップ実装用プリント基板
KR101730650B1 (ko) 실장 기판 및 반도체 모듈
US20060112544A1 (en) Wiring board manufacturing method
JP2008016819A (ja) パッケージオンパッケージのボトム基板及びその製造方法
TWI463928B (zh) 晶片封裝基板和結構及其製作方法
US9706663B2 (en) Printed wiring board, method for manufacturing the same and semiconductor device
KR100816324B1 (ko) 칩 내장형 인쇄회로기판 및 그 제조방법
TWI581688B (zh) 內埋式元件封裝結構及其製作方法
JP2004207277A (ja) 回路装置およびその製造方法
KR101548786B1 (ko) 반도체 패키지 및 반도체 패키지 제조 방법
JP5660462B2 (ja) プリント配線板
TW201606964A (zh) 晶片封裝基板、晶片封裝結構及二者之製作方法
JP2007324569A (ja) 電子素子パッケージ及びその製造方法
JP6562483B2 (ja) プリント回路基板
JP2004207278A (ja) 回路装置およびその製造方法
TW201541588A (zh) 晶片封裝結構、製作方法及晶片封裝基板
JP2021002539A (ja) 電子部品内蔵基板及びその製造方法
JP7266454B2 (ja) 配線基板、積層型配線基板、及び配線基板の製造方法
KR101044133B1 (ko) 인쇄회로기판 제조용 캐리어와 그 제조방법 및 이를 이용한 인쇄회로기판의 제조방법
JP2018164021A (ja) キャビティ付き配線板
JP2017076649A (ja) プリント配線板及びプリント配線板の製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180417

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180712

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181016

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181026

R150 Certificate of patent or registration of utility model

Ref document number: 6429343

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250