JP6382331B2 - チューナブルフィルタ用パッケージ - Google Patents
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Description
・内部に第1の配線面(SE)が実装された基板(S)と、
・前記基板上で第1のコンポーネント面(KE1)にマウントされた半導体部品(HLB)であって、第1の配線面と電気的に接続されると共に、高品質(hochgutig)チューナブル受動部品を含む半導体部品(HLB)と、
・前記第1のコンポーネント面に配置された制御装置(CE)と、
・前記第1のコンポーネント面に配置された誘電体層(DS)と、
・前記誘電体層上に配置された第2のコンポーネント面(KE2)と、
・前記第2のコンポーネント面に配置され、前記半導体部品と接続されたディスクリート受動部品(DP)と、
を有し、
・前記制御装置(CE)上の前記チューナブル受動部品は、チューナブルであり、
・前記チューナブル受動部品、前記制御装置及び前記ディスクリート受動部品が、通過帯域に関しチューナブルであるフィルタを構成している、
チューナブルフィルタ用パッケージ。
・前記チューナブル受動部品が、バラクタ及びスイッチャブルキャパシタから選択される可変容量高品質コンデンサ(CT)であり、
・前記ディスクリート受動部品(DP)が高品質インダクタである、
付記1に記載のパッケージ。
それぞれに、アースへの並列分岐が接続され、該並列分岐内には高品質可変リアクタンス素子が配置されている少なくとも4つの回路ノードを有するシリアル信号線(SL)を有する、付記1又は2に記載のパッケージ。
前記シリアル信号線において、隣接する2つの前記回路ノード(N)間のそれぞれに、結合キャパシタ(KC)が配置されている、付記3に記載のパッケージ。
前記シリアル信号線(SL)の両端に配置された回路ノード(N)に、該シリアル信号線に並列にブリッジインダクタ(BI)が結合されている、付記3又は4に記載のパッケージ。
前記リアクタンス素子が、並列共振回路であり、該並列共振回路のそれぞれが、前記高品質可変容量コンデンサ(CT)及び高品質インダクタ(PL)を含む並列回路である、付記3から5のいずれか1つに記載のパッケージ。
前記リアクタンス素子が、直列インダクタである、付記1から5のいずれか1つに記載のパッケージ。
前記リアクタンス素子が、可変容量キャパシタである、付記1から5のいずれか1つに記載のパッケージ。
前記リアクタンス素子が、可変容量キャパシタ(CT)及びインダクタの直列回路である、付記1から5のいずれか1つに記載のパッケージ。
前記リアクタンス素子が、可変容量キャパシタ(CT)のアドミタンスインバータの直列回路である、付記1から5のいずれか1つに記載のパッケージ。
・前記高品質インダクタが、表面実装部品(SMD)として構成され、それぞれ磁芯を有しており、
・前記表面実装部品が、隣接する位置に配置された2つの磁芯のそれぞれが、互いに約90°回転するように、直線状に配置されている、付記1から10のいずれか1つに記載のパッケージ。
前記制御装置(CE)が、前記チューナブル受動部品と共に、前記半導体部品(HLB)に集積化されている、付記1から11のいずれか1つに記載のパッケージ。
前記結合キャパシタ(KC)及びブリッジインダクタ(BI)が、集積化受動素子−IPD−として構成され、前記第1のコンポーネント面(KE1)に配置されている、付記1から12のいずれか1つに記載のパッケージ。
前記結合キャパシタ(KC)及びブリッジインダクタ(BI)が、前記半導体部品(HLB)内に集積化されている、付記1から12のいずれか1つに記載のパッケージ。
前記基板(S)及び/又は前記集積化受動素子が、LTCC若しくはHTCCセラミック又は積層体から選択される、付記1から14のいずれか1つに記載のパッケージ。
前記第1のコンポーネント面(KE1)から離れた前記基板(S)の下面に、全ての外部端子(AK)が配置され、その上に、貫通接続(DK)及びインターコネクトを介して前記チューナブルフィルタが電気的に接続されている、付記1から15のいずれか1つに記載のパッケージ。
前記基板(S)内に、前記チューナブルフィルタの受動素子が集積化されている、付記1から16のいずれか1つに記載のパッケージ。
・前記パッケージ(P)内に他の素子が集積化され、前記第1又は第2のコンポーネント面(KE1、KE2)に配置され、
・前記他の素子は、パワーアンプ、LNA、音響フィルタ、デュプレクサ、ダイプレクサ及び高周波半導体装置から選択される、付記1から17のいずれか1つに記載のパッケージ。
前記可変容量コンデンサ(CT)が、スイッチャブルMEMSコンデンサ又はスイッチャブルMIMコンデンサのアレイとして構成されている、付記1から18のいずれか1つに記載のパッケージ。
前記シリアル信号線において、隣接する2つの前記回路ノード(N)間のそれぞれに、結合キャパシタの代わりに結合インダクタが配置されている、付記5から19のいずれか1つに記載のパッケージ。
前記シリアル信号線(SL)の両端に配置された回路ノード(N)に、該シリアル信号線に並列にブリッジキャパシタが結合されている、付記5から20のいずれか1つに記載のパッケージ。
AI アドミタンスインバータ
AK 基板の下面に配置された外部接点
BI ブリッジインダクタンス
CE 制御装置
CT バラクタ及びスイッチャブルキャパシタ
DK 貫通接続
DP ディスクリート受動部品
DS 誘電体層
HLB 半導体部品
KC 結合キャパシタ
KE1、KE2 第1及び第2のコンポーネント面
N 回路ノード
P パッケージ
PL 高品質インダクタ
S 基板
SE1 第1の配線面
SL シリアル信号線
Claims (21)
- ・内部に第1の配線面(SE)が実装された基板(S)と、
・前記基板上で第1のコンポーネント面(KE1)にマウントされた半導体部品(HLB)であって、第1の配線面と電気的に接続されると共に、高品質(hochgutig)チューナブル受動部品を含む半導体部品(HLB)と、
・前記第1のコンポーネント面に配置された制御装置(CE)と、
・前記第1のコンポーネント面に配置された誘電体層(DS)と、
・前記誘電体層上に配置された第2のコンポーネント面(KE2)と、
・前記第2のコンポーネント面に配置され、前記半導体部品と接続されたディスクリート受動部品(DP)と、
を有し、
・前記制御装置(CE)上の前記チューナブル受動部品は、チューナブルであり、
・前記チューナブル受動部品、前記制御装置及び前記ディスクリート受動部品が、通過帯域に関しチューナブルであるフィルタを構成している、
チューナブルフィルタ用パッケージ。 - ・前記チューナブル受動部品が、バラクタ及びスイッチャブルキャパシタから選択される可変容量高品質コンデンサ(CT)であり、
・前記ディスクリート受動部品(DP)が高品質インダクタである、
請求項1に記載のパッケージ。 - それぞれに、アースへの並列分岐が接続され、該並列分岐内には高品質可変リアクタンス素子が配置されている少なくとも4つの回路ノードを有するシリアル信号線(SL)を有する、請求項1又は2に記載のパッケージ。
- 前記シリアル信号線において、隣接する2つの前記回路ノード(N)間のそれぞれに、結合キャパシタ(KC)が配置されている、請求項3に記載のパッケージ。
- 前記シリアル信号線(SL)の両端に配置された回路ノード(N)に、該シリアル信号線に並列にブリッジインダクタ(BI)が結合されている、請求項3又は4に記載のパッケージ。
- 前記リアクタンス素子が、並列共振回路であり、該並列共振回路のそれぞれが、前記高品質可変容量コンデンサ(CT)及び高品質インダクタ(PL)を含む並列回路である、請求項3から5のいずれか1項に記載のパッケージ。
- 前記リアクタンス素子が、直列インダクタである、請求項1から5のいずれか1項に記載のパッケージ。
- 前記リアクタンス素子が、可変容量キャパシタである、請求項1から5のいずれか1項に記載のパッケージ。
- 前記リアクタンス素子が、可変容量キャパシタ(CT)及びインダクタの直列回路である、請求項1から5のいずれか1項に記載のパッケージ。
- 前記リアクタンス素子が、可変容量キャパシタ(CT)のアドミタンスインバータの直列回路である、請求項1から5のいずれか1項に記載のパッケージ。
- ・前記高品質インダクタが、表面実装部品(SMD)として構成され、それぞれ磁芯を有しており、
・前記表面実装部品が、隣接する位置に配置された2つの磁芯のそれぞれが、互いに約90°回転するように、直線状に配置されている、請求項1から10のいずれか1項に記載のパッケージ。 - 前記制御装置(CE)が、前記チューナブル受動部品と共に、前記半導体部品(HLB)に集積化されている、請求項1から11のいずれか1項に記載のパッケージ。
- 前記結合キャパシタ(KC)及びブリッジインダクタ(BI)が、集積化受動素子−IPD−として構成され、前記第1のコンポーネント面(KE1)に配置されている、請求項1から12のいずれか1項に記載のパッケージ。
- 前記結合キャパシタ(KC)及びブリッジインダクタ(BI)が、前記半導体部品(HLB)内に集積化されている、請求項1から12のいずれか1項に記載のパッケージ。
- 前記基板(S)及び/又は前記集積化受動素子が、LTCC若しくはHTCCセラミック又は積層体から選択される、請求項1から14のいずれか1項に記載のパッケージ。
- 前記第1のコンポーネント面(KE1)から離れた前記基板(S)の下面に、全ての外部端子(AK)が配置され、その上に、貫通接続(DK)及びインターコネクトを介して前記チューナブルフィルタが電気的に接続されている、請求項1から15のいずれか1項に記載のパッケージ。
- 前記基板(S)内に、前記チューナブルフィルタの受動素子が集積化されている、請求項1から16のいずれか1項に記載のパッケージ。
- ・前記パッケージ(P)内に他の素子が集積化され、前記第1又は第2のコンポーネント面(KE1、KE2)に配置され、
・前記他の素子は、パワーアンプ、LNA、音響フィルタ、デュプレクサ、ダイプレクサ及び高周波半導体装置から選択される、請求項1から17のいずれか1項に記載のパッケージ。 - 前記可変容量コンデンサ(CT)が、スイッチャブルMEMSコンデンサ又はスイッチャブルMIMコンデンサのアレイとして構成されている、請求項1から18のいずれか1項に記載のパッケージ。
- 前記シリアル信号線において、隣接する2つの前記回路ノード(N)間のそれぞれに、結合キャパシタの代わりに結合インダクタが配置されている、請求項5から19のいずれか1項に記載のパッケージ。
- 前記シリアル信号線(SL)の両端に配置された回路ノード(N)に、該シリアル信号線に並列にブリッジキャパシタが結合されている、請求項5から20のいずれか1項に記載のパッケージ。
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