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Description
本発明は、例えば、無線通信装置に用いることができるチューナブルフィルタ用パッケージに関する。
携帯通信装置、無線LANルータ等、又は高周波信号を用いる送受信装置全般において、望ましくない不要な信号を分離するための高周波フィルタが必要である。このようなフィルタは、例えば、デュプレクサ等のフロントエンド回路に設けることができる。
フィルタは、チップセット及び必要に応じてさらに設けられたフィルタ間の信号の分配の機能を果たす必要がある。回路の複雑さは最小限にすべきである。フィルタは、他の多くのフィルタ技術において他のフィルタと互換性を有し、関連する装置のサイズを小型化し、特に高い選択性を可能にする必要がある。
更に多くの周波数帯域で動作可能であるという最近の通信装置において、異なる周波数帯域用の複数のフィルタを複雑に相互接続する必要が生じる。したがって、単一のフィルタを異なる周波数帯域で使用することができるチューナブルフィルタが必要となる。
このような要求に対する従来の解決策は、既知のフィルタ回路を可変インピーダンス素子に拡張し、又はフィルタ要素をフィルタトポロジーにスイッチャブルにするスイッチを用いることである。
非特許文献1により、高周波フィルタに音響共振器を追加した可変容量コンデンサが公知になっている。
非特許文献2により、可変容量コンデンサ及び可変インダクタを有する高周波フィルタが公知になっている。
非特許文献3により、容量素子の容量値が調整可能な、L及びC要素の相互接続が公知になっている。
非特許文献4又は特許文献1により、高周波フィルタにおけるアイソレータの使用が公知になっている。一般に、チューナブルフィルタは、多くの素子を必要とするため、周波数帯域が可変である点において、従来のフィルタよりも大きくなる。それにより配線が複雑になり、導通路の交差及びそれに伴う結合性カップリングを実用上回避できないという他の問題を生じる。
「Tunable Filters Using Wideband Elastic (?) Resonators」、Kadota他著、IEEE Transactions on Ultrasonics, Ferroelectrics and Frequency Control、第60巻、第10号、2013年10月、p.2129−2136
「A Novel Tunable Filter Enabling Both Center Frequency and Bandwidth Tunability」、Inoue他著、Proceedings Of The 42nd European Microwave Conference、2012年10月29日〜11月1日、Amsterdam, The Netherlands, p.269−272
「RFMEMS-Based Tunable Filters」、Brank他著、2001, John Wiley & Sons, Inc. Int J RF and Microwave CAE11: p.276−284、2001年
「Tunable Isolator Using Variable Capacitor for Multi-band System」、Wada他著、978-1-4673-2141-9/13/$31.00, 2013 IEEE MTT-S Symposium
チューナブルフィルタのために必要な多くの追加される素子により、さらに多くの空間が必要となる。
本発明の課題は、コンパクトな設計を実現可能で、不要なカップリングを回避することができるチューナブルフィルタ用パッケージを提供することである。
この課題は、請求項1のパッケージによって達成される。パッケージの有利な実施形態は、他の請求項に記載されている。
本発明の基本的な考え方は、SD集積化したパッケージを提供し、それにより高品質及び低品質の特定の成分を互いに分離する点にある。
本発明に係るパッケージは、チューナブルフィルタの担体として機能する基板を有し、少なくとも第1の配線面を更に有する。基板上の第1のコンポーネント面には半導体部品が実装され、第1の配線面と電気的に接続されている。半導体部品は、フィルタを周波数可変にする高品質可変チューナブル受動部品を有する。
第1のコンポーネント面には、更に制御装置が配置されている。制御装置は、チューナブル部品を制御し、所望のカットオフ周波数又は所望の周波数帯域において特徴的なスイッチング状態を作り出すよう設計されている。
第1のコンポーネント面の上には、誘電体層が配置されている。誘電体層は、好ましくは、少なくともほぼ平坦化された表面を有している。
誘電体層の上には第2のコンポーネント面が配置されており、半導体部品と相互接続されたディスクリート受動部品が配置されている。
チューナブル受動部品、ディスクリート受動部品及び必要に応じて設けられた他の部品により、カットオフ周波数又は周波数帯域が可変なフィルタが実現された。このようなフィルタは、バンドパスフィルタとして設計されていてもよい。しかし、フィルタを、ローパスフィルタ又はハイパスフィルタとして動作させてもよい。チューナブルフィルタとして、バンドストップフィルタを実装してもよい。
半導体部品内のチューナブル受動部品は集積部品として製造されていてもよく、集積化され相互接続されていてもよい。半導体部品において、これらの部品は、半導体部品の表面にわたって配置されていてもよい。
第2のコンポーネント面、すなわち半導体部品上に高品質ディスクリート受動部品を配置すると、回路ノード又は直接半導体部品の接触面上に最短距離で配置することができ、半導体部品の回路ノードとディスクリート受動部品の電気配線を可能な限り短くすることが可能になる。電気配線を短くすると、寄生表面容量(parasitaren Belag)をより小さくでき、配線とディスクリート受動部品及び半導体部品のそれぞれ又はこれらの部品の接点間のカップリングをわずかにすることができる。カップリングを低減することにより、フィルタが高い周波数精度、高いエッジの急峻性を有し、電気的損失を低減できるという利点が生じる。
他の利点としては、フィルタの部品又はパッケージ自体を3次元に集積化することにより、設置面積を減少できる点がある。長い配線が低減できるという事実により、本発明に係るパッケージは、従来のチューナブルフィルタよりもパッケージの体積が小さい。
高品質部品、すなわちディスクリート部品及び高品質チューナブル部品として、品質(Gute)が100以上のものを選択した場合、チューニングファクター(Abstimmfaktor)4:1までのフィルタが得られる。これは、周波数換算で、上限と下限に設定されるカットオフ周波数又は周波数帯域の比率が2であることに相当する。
ある実施形態によると、チューナブル受動部品は可変容量高品質コンデンサとして設計されている。このような高品質可変容量コンデンサは、バラクタ又はスイッチャブルコンデンサであってもよく、半導体部品内に集積化されていてもよい。それに対し、本実施形態において、ディスクリート受動部品は、高品質インダクタとして設計されている。
バラクタは静電容量が電圧依存性を有する半導体部品である。すなわち、その静電容量を制御電圧により調節することができる。したがって、バラクタは、100%半導体素子として構築できる。バラクタは種々の技術を用いて実装できる。シリコンを用いたバラクタ及び、具体的にはヒ化ガリウム等の化合物半導体を用いたバラクタが存在する。高品質バラクタは、例えば、L. K. Nanver他著、「Improved RF Devices for Future Adaptive Wireless Systems Using Two Sided Contacting and A1N Cooling」、IEEE JOURNAL OF SOLID-STATE CIRCUITS、第44巻、第9号、2009年9月、p.2322−2338に記載されている。しかし、スイッチャブルコンデンサを薄膜コンデンサ(MIMコンデンサ=金属/絶縁体/金属)として形成し、例えば、トランジスタ又はダイオード等の半導体スイッチを介して、回路に接続又は回路から切断させることもできる。所望の静電容量は、複数のスイッチャブル薄膜コンデンサを並列接続することにより設定できる。更に、可変容量キャパシタ内のスイッチャブルコンデンサの数及びサイズ分布により、高精度で周波数を設定することができる。
高品質ディスクリートインダクタは、通常コイルとして形成される。これらはプリントコイルであってもよい。3次元の折り線又は巻き線コイルを用いることもできる。更に,複数の高品質インダクタを集積化して1つの部品にしてもよい。
チューナブルフィルタとして得られるディスクリートフィルタ回路は、少なくとも4つの回路ノードを有するシリアル信号線を有している。各回路ノードにはアースへの並列分岐が接続され、それぞれに、高品質可変リアクタンス素子が配置されている。可変リアクタンス素子は、その種類に応じて、第1又は第2のコンポーネント面に配置することができる。
チューナブルフィルタ回路のシリアル信号線において、隣接する2つの回路ノード間のそれぞれに、結合キャパシタ又は結合インダクタが配置されている。これは、フィルタの挙動に殆ど影響を与えないため、高品質である必要はない。結合キャパシタ又は結合インダクタは、集積化部品として実装されていてもよい。半導体部品は、集積化に好適である。しかし、結合キャパシタ又は結合インダクタは基板内に集積化してもよく、この場合、結合キャパシタ又は結合インダクタは、他のローパス受動部品と共に多層基板内に実装される。寄生カップリングを介して、すなわちキャパシタを回路内で結合させることなく、リアクタンス素子を受動的に接続させることもでき、これは、具体的には、素子を空間的に近接して配置させることにより実現できる。
シリアル信号線の両端には、末端インピーダンス及び入力インピーダンスを調節するためのコンデンサが配置されている。入力及び出力インピーダンスは、通常一定であるが、可変容量コンデンサを用いて可変にしてもよい。実施形態の一例において、入力インピーダンスは、例えば、入力側の静電容量を可変にすることにより、50Ωから5Ωの範囲で変化させることができる。
シリアル信号線の末端を外部回路に結合するために、他のキャパシタが用いられ、高周波電気信号は、これらの末端カップリングキャパシタを介して、両方の末端からシリアル信号線に供給することができる。これらの入力側及び出力側のカップリングコンデンサも、可変容量であってもよい。
信号線の両端に配置された回路ノードは、シリアル信号線に並列にブリッジインダクタ又はブリッジキャパシタに接続されている。このブリッジインダクタ又はブリッジキャパシタは、低インピーダンス部品として設計されていてもよく、例えば、半導体部品内、基板内又は他の配線面に実装されていてもよい。
各並列分岐に配置されたリアクタンス素子は、並列共振回路であってもよく、それぞれ、高品質可変容量コンデンサと高品質インダクタの並列回路を有している。本実施形態において、フィルタ回路はバンドパスフィルタとして作用する。
更に、並列分岐内のリアクタンス素子は直列インダクタであってもよい。これも同様に高品質部品で実装され、ディスクリート受動部品として第2のコンポーネント面に配置されている。対応するフィルタ回路は、ハイパスフィルタとして作用する。
他の実施形態において、リアクタンス素子は、高品質可変容量キャパシタである。このようなフィルタは、ローパスフィルタとして作用する。
他の実施形態において、リアクタンス素子は、可変高品質キャパシタ及び可変高品質インダクタからなる直列回路として設計されている。このようなフィルタ回路は、バンドストップフィルタとして作用する。バンドストップフィルタは、狭帯域ノッチ周波数から、例えば、50%相対半値幅等の広いブロック帯域にわたるブロック帯域により特徴付けられる。
インダクタ部品は、空間を超えて作用するため比較的到達距離が長い誘導カップリングを有する場合がある。第2のコンポーネント面に配置された高品質ディスクリート受動インダクタにおけるカップリングを最小限にするために、インダクタは、一実施形態によって表面実装部品(SMD)として実装され、隣接する位置に配置された2つの磁芯のそれぞれが、互いに約90°捻れるよう、直線状に配置されている。最大の誘導カップリングは、磁芯が平行に配置されている場合にのみ起こるため、平行配置から外れた配置を取ると、いかなる場合においてもカップリングは減少し、角度が90°の場合にはゼロになる。同様の高品質ディスクリートインダクタを、直線状の部品の配置内で隣り合う部品が、その前のものに対し、互いに同一の回転方向に90°回転した配置をとることが有用である。このようにして、カップリングを大幅に低減できる4つの異なる部品毎の配置が可能である。
本発明に係るパッケージにおいて、制御装置及びフィルタ回路に必要な全ての部品は、技術、所望の品質及び特に組み合わせの可能性に応じて組み合わせることができる。例えば、制御装置を、チューナブル受動部品と共に半導体装置内に集積化することができる。また、制御装置を、チューナブル受動部品と別個の半導体装置内に配置することもできる。
更に、高品質部品以外に、フィルタ回路の低品質受動部品を半導体部品内に実装してもよい。
他の実施形態において、全ての低品質受動部品、すなわち低品質コンデンサ及びインダクタを、同様に、第1のコンポーネント面に配置され、直接基板に取り付けられ電気的に接続された他の半導体部品内に実装することができる。
第2のコンポーネント面の部品は、誘電体層を貫通する貫通接続を介して、第1のコンポーネント面の半導体装置と直接接続されていてもよい。しかし、第1のコンポーネント面と第2のコンポーネント面とを接続する他の配線面を設けてもよく、それは、2つの誘電体の部分層の間に設けられてもよい。このような配線面により、特に、第2のコンポーネント面の個々のディスクリート受動部品を、電気的接続の対象となる回路ノードの真上に配置できない場合に、より複雑な接続が可能になる。
本発明の他の実施形態において、チューナブル高品質部品、制御装置及び低品質受動部品は、全て単一の半導体部品内に実装されている。
低品質受動部品は、集積化受動素子、いわゆるIPD(集積化受動素子)として実装されていてもよく、第1又は第2のコンポーネント面に配置されていてもよい。
受動部品の基板への集積化は、後者が、例えば、LTCC(低温同時焼成セラミックス)若しくはHTCC(高温同時焼成セラミックス)又は多層積層構造等の多層構造を有する場合に達成できる。
本発明に係るパッケージは、下面、すなわちコンポーネント面の反対側に面している基板の面上に外部端子を有し、チューナブルフィルタ又はチューナブルフィルタ回路は、それを介して、外部回路に電気的に接続され、又は接続することができる。外部端子は、第1のコンポーネント面の部品と、基板の内部又は基板上に形成された配線面を介して、又は貫通接続により直接接続されている。基板内に配線面が形成されている場合、これも、貫通接続により第1のコンポーネント面の部品と接続されている。配線面が、第1のコンポーネント面より下側の基板の上面に配置されている場合、第1のコンポーネント面の部品は、例えば、ハンダ付け又はバンプを介して直接配線面に接続することができる。
本発明に係るパッケージの他の実施形態において、より大規模で複雑な回路を実現するために、チューナブルフィルタに接続されていてもよい他の部品がパッケージ内に集積化されている。そのような他の部品は、パワーアンプ、LNA、音響フィルタ、デュプレクサ、ダイプレクサ及び一般的な高周波半導体から選択することができる。パッケージにおいて、2以上のチューナブルフィルタを実装し、それらを相互接続させ、ダイプレクサ、デュプレクサ又はマルチプレクサ全般を形成させてもよい。マルチプレクサに必要な、多重化出力を分離するための他の受動部品をパッケージ内に集積化させてもよい。複数のチューナブルフィルタが存在する場合に、それらを互いに独立して動作させるフィルタバンクがパッケージに実装されていてもよい。
パッケージにおいて、チューナブルフィルタは固定周波数の音響フィルタに接続されていてもよく、これにより、デュプレクスギャップの異なるデュプレクサが実現できる。高周波半導体部品は、フィルタによってフィルタリングされた高周波シグナルを更に処理するためのトランシーバ回路を含んでいてもよい。
他の実施形態において、チューナブルコンデンサは、スイッチャブルMEMS(微小電気機械システム)コンデンサ又はスイッチャブルMIM(=層順金属/絶縁体/金属層)コンデンサのアレイとして設計されている。MEMSコンデンサは、半導体基板内に微細加工によって形成されていてもよく、半導体回路と同基板に配置されてもよい。MIMコンデンサは、例えば、半導体基板の表面に金属層及び絶縁体層を交互に堆積し、所定の形状に加工することにより半導体部品内に集積化されていてもよい。更に、半導体メモリと同様に、例えば、基板内に、金属が充填され、或いは金属で被覆された穴又は孔としてコンデンサを形成してもよい。
ある実施形態において、所望の静電容量値を得るために、所定の選択及び数のコンデンサが並列に接続されたスイッチャブルコンデンサのアレイは、制御装置に接続されている。共振回路、具体的には直列又は並列共振回路の共振周波数は、静電容量の設定値により設定され、フィルタは所望の所定の周波数又は所望の周波数帯域にチューニングされる。
以下の例示的な実施形態及び対応する図面を参照して、本発明をより詳細に説明する。
図面は、専ら本発明の理解を助けるためのものであるため、単なる概略図であり、必ずしも縮尺は正確でない。図面から相対値及び絶対値のいずれも読み取ることはできない。同一の又は等価な部位には同一の符号が付されている。
図1は、本発明に係るパッケージの実施形態の簡単な一例を示す。パッケージは、単層基板又は多層基板であり、少なくとも配線面SE1を有する基板Sの上に構築されている。配線面SE1は、基板Sの表面に形成されていてもよく、又は、図1に示すように、多層基板の2つの絶縁体層の間に設けられていてもよい。少なくとも1つの半導体部品HLBが基板の上にマウントされており、第1の配線面SE1に電気的に接続されている。基板上の第1のコンポーネント面KE1には、半導体部品HLB以外に、他のディスクリート部品、集積化部品又は他の部品(図示しない)が接続されていてもよい。半導体部品HLBは、少なくとも1つの高品質チューナブル受動部品を有している。
制御装置は、半導体部品HLB内に集積化されている。制御装置は、別個の半導体部品として実装され、第1のコンポーネント面KE1に配置されていてもよい。
第1のコンポーネント面の部品は、誘電体層DSで覆われ、又は誘電体層DSの内部に埋め込まれ、それにより上側がほぼ平坦な表面で封止されている。誘電体層DS及びその下に配置され又はその中に埋め込まれた第1のコンポーネント面KE1の上方に、第2のコンポーネント面KE2が設けられている。そこに、ディスクリート高品質受動部品DPが配置されている。ディスクリート高品質受動部品DPは、第1のコンポーネント面KE1の部品と電気的に接続されている。これは、貫通接続を介して第2のコンポーネント面の部品を、第1のコンポーネント面KE1の半導体部品HLBに直接接続することによって達成される。しかし、図示したように、第2の配線面SE2を、第1及び第2のコンポーネント面KE1、KE2の間に設けてもよい。第2の配線面SE2の配線部分は、基板の貫通接続を介して、ディスクリート受動部品DPの対応する端子及び半導体部品の端子と電気的に接続されている。第2の配線面SE2は、2つの誘電体層の間に埋め込まれていてもよい。
基板Sの下側には、外部端子AKが設けられており、貫通接続DKを介して、又は第1のコンポーネント面KE1の部品と直接、図示したように第1の配線面SE1に接続されている。
図1に図示していないが、パッケージPの部品を外界の影響から隔離するためのパッシベーション又は保護カバーが更に設けられている。このようなパッシベーションは、例えば、具体的には、ディスクリート受動部品DPの表面に直接堆積された少なくとも1層の薄膜であってもよい。パッシベーションは、堆積された積層配列又は堆積層を含んでいてもよい。例えば、誘電体層DSの表面で終端する第1の密封カバーをディスクリート受動部品DPの表面に設けることもできる。これは、例えば、熱可塑性フィルムであってもよい。この薄膜には、その後金属皮膜を設けてもよく、必要に応じ、電解メッキ又は無電解メッキにより強化してもよい。
基板Sの部品が配置された表面と反対側の面の表面積を増大させ、基板の突出した表面を完全にパッシベーションで封止してもよい。更に、強固で機械的な形状安定性を有するキャップを誘電体層DSの表面又は基板Sの突出した表面に設け、密封してもよい。形状安定性を有するキャップ及び強固なキャップのいずれの場合についても、その後、パッケージPの全体に注入を行ってもよい。頂部への化合物の塗布又は外部被覆等による全体への樹脂の注入のいずれかが有利である。
図2は、チューナブルフィルタの種々の実施形態を示す。トポロジーの単なる一例を示すものであり、他の実施形態も可能である。図2Aは、シリアル信号線SLで第1の端子T1を第2の端子T2と接続したバンドパスフィルタを示す。シリアル信号線SLにおいて、少なくとも4つの回路ノードNが設けられており、リアクタンス素子が接続されている。2つの回路ノードNの間のそれぞれには、結合コンデンサKCが接続されており、それを介してリアクタンス素子が互いに結合されている。ブリッジインダクタBIが、シリアル信号線SLの回路ノードNのうち最も外側の2つに、シリアル信号線に並列に接続されている。
図2Aに示したバンドパスフィルタにおいて、リアクタンス素子は、例えば、並列共振回路として設計されており、高品質可変容量キャパシタCTが、高品質並列コイルPLを介してアースに接続するよう設計されている。4つの並列共振回路は、ブリッジインダクタBIと共に、2つの極を有し、それらの間でバンドパスフィルタの通過帯域が規定された通過挙動を示すフィルタを形成する。上述の方法において、並列発振回路を集積化し、それにより他の極を形成し、又は既存の極を強化してもよい。
入力及び出力インピーダンスを設定するために、端子コンデンサACが用いられる。例えば、実施形態の一例において、静電容量5pFの端子コンデンサACを接続することにより、入力インピーダンスが5Ωに設定される。例えば、この静電容量を18pFに増大させることにより、フィルタ回路の通過挙動に殆ど影響を与えることなく、入力インピーダンスを50Ωに設定することができる。しかし、他の回路定数の微調整が必要な場合がある。
図2Bは、図2Aのバンドパスフィルタと同様、シリアル信号線SL及びそれらの間に結合コンデンサが配置された4つの回路ノード及び2つの端子コンデンサACを有するローパスフィルタを示す。回路ノードにおいて、リアクタンス素子として、高品質可変容量コンデンサがアースに接続されている。
図2Cは、ハイパスフィルタとして設計されたチューナブルフィルタのブロックダイアグラムを示す。図2Bのローパスフィルタと異なり、図2Cのハイパスフィルタは、リアクタンス素子として高品質インダクタを有している。ハイパスフィルタは、可変高品質インダクタを有するチューナブルフィルタとして設計することもできる。
図2Dは、バンドストップフィルタとして構成されたチューナブルフィルタのブロックサーキットダイアグラムを示す。この場合において、リアクタンス素子として、高品質可変容量キャパシタCT及び高品質インダクタIを含み、これらが直列接続されている直列回路がシリアル信号線SLの回路ノードNに接続されている。バンドストップフィルタは、所定の周波数の信号を減衰させるが、その他の領域については殆ど減衰させず良好に通過させるノッチフィルタとして設計されていてもよい。しかし、結合コンデンサKCを介して直列発振回路SKをカップリングさせ、これらによりストップバンドを設定することも可能である。ストップバンドに隣接するその他の周波数において、バンドストップフィルタは良好な通過特性を示す。
図2Eは、アドミッタンスインバータAIを用いて実装された、図2Cにブロックダイアグラムで示したチューナブルハイパスフィルタを示す。図2Bのローパスフィルタと異なり、図2Eのハイパスフィルタは、可変リアクタンス素子として、アドミッタンスインバータAI及び可変容量キャパシタの直列回路を含んでいる。
図2Aから2Eに示したフィルタの実施形態において、リアクタンス素子の部品は高品質部品として設計されている。例えば、可変容量高品質コンデンサCTは半導体部品HLB内に集積化され、バラクタ又はスイッチャブルコンデンサとして設計されている。図2A、2C及び2Dにおけるインダクタも、高品質部品であり、特に、ディスクリート受動部品DPとして設計されている(図1参照)。シリアル信号線SLの他の受動部品は、ブリッジインダクタBIと共にローパス部品であってもよい。図2Eの回路中のアドミッタンスインバータAIも、好ましくは、配線高品質受動部品として構築されている。
既に図1に示したように、本発明の有利な実施形態において、低品質及び高品質受動部品は互いに分離している。例えば、図3A、3Bは、図2Aに示したバンドパスフィルタの部品の可能な分離方法を示している。この場合において、可変容量キャパシタCTはひとまとめにされ、部品上に集積化され,又は半導体部品の個別の領域内に実装されている。低品質受動部品は、図1に示したように、集積化受動部品(IPD)として実装されていてもよく、パッケージPの第1又は第2のコンポーネント面KE1、KE2に、ディスクリート部品と同様に配置されていてもよい。
本発明の他の実施形態において、受動部品は更に分割されている。受動部品の第1のグループは、図4Aに示すように、結合コンデンサ及びブリッジインダクタを含む。図2A、2C、2D及び2Eのリアクタンス素子の高品質インダクタは、受動部品の他のグループを形成し、例えば、受動ディスクリート部品DPとして別個に実装される。図2A、2B、2D及び2Eの実施形態の一例に係る可変容量キャパシタCTは、半導体部品HLB内に集積化され、他と区別される受動部品の新たなグループを形成する。全く別個の、好ましくは個別のディスクリート部品として設計されるものは、図4Bの高品質インダクタPL、Iのみである。
図4Cの低品質受動部品及び可変容量コンデンサは、例えば、可変容量コンデンサは半導体部品として、低品質部品は集積化受動部品として、個別に実装されてもよい。しかし、一方、図4A及び4Cの部品は、共通の半導体部品内に実装することもできる。更に、低品質受動部品を、多層基板S内に集積化させることも可能である。
図5は、第1のコンポーネント面に少なくとも2つの半導体装置HLB1、HLB2を有するパッケージの概略断面図を示す。図3A、3B、4C及び4Aに示した個々の部品は、これらの2つの半導体部品内に配置されていてよい。制御装置は、MIPI−RFFE(mobile industry processor interface - radio frequency front-end)コントローラとして設計されていてもよく、更に1又は2の半導体装置内に集積化されていてもよい。制御装置であるMIPIコントローラは、第1のコンポーネント面KE1に配置された別個の半導体部品として設計されていてもよい。他の実施形態において、高品質インダクタ以外の全ての受動部品は、MIPI−RFFEコントローラ等の制御装置と共に単一の半導体装置HLB内に集積化されている。MIPIコントローラは、携帯通信装置のために重要な全てのデータを制御できると共に部品を制御できる。
MIPIコントローラは、携帯電話のベースバンドプロセッサ又は高周波チップセット内に実装することができる。
制御装置は、デジタルMIPI−RFFE信号を、アナログ又はデジタル形式の具体的な制御信号に変換することができる。
図6は、共通の制御装置CEによって制御される4つの可変高品質インピーダンス素子のアレイを示す。装置構成は、多数の可変インピーダンス素子IETを含んでいてもよい。可変インピーダンス素子IETのインピーダンスは可変である。例えば、それらは、静電容量値が可変の可変容量キャパシタとして設計されている。チューニングのための情報は、MIPI−RFFE信号を介して制御装置CEに送られてもよく、次いで、個々の可変容量コンデンサCT、又はより一般的には可変インピーダンス素子IETの適切なチューニングが行われる。可変インピーダンス素子は、種々の技術を用いて実装することができる。装置構成全体を半導体部品内に実装してもよい。制御装置CEは、MIPI信号より、可変容量コンデンサの制御信号を生成する。
各可変インピーダンス素子は、可変リアクタンス素子の一部であってもよく、1又は複数の他の受動部品を有する可変インピーダンス素子と接続されていてもよい。
図7は、高品質可変容量キャパシタをスイッチャブルコンデンサのアレイとして設計する際の可能性の1つを示す。静電容量値を設定するために、任意の数のコンデンサをアレイ内に並列に接続する。静電容量の可変値及び固定値は、アレイに含まれる種々のキャパシタの総和(部分和)によって決定される。コンデンサC0が図示されている。それと並列に、スイッチSW1によりスイッチャブルな第1の補助コンデンサC1が接続されている。更に1又は複数のコンデンサCnが、スイッチSWnを介してコンデンサC0及びC1と並列にスイッチャブルに接続されていてもよい。静電容量値を適切に選択することにより、静電容量の合計値を高精度に微調整することが可能になる。このようなスイッチャブルコンデンサのアレイの等価回路のダイアグラムを左側に示しているが、右側に示した記号は、任意の可変容量コンデンサを表しており、これは、他の技術を用い、例えばバラクタとして実装することもできる。
スイッチャブルコンデンサは、デジタル信号によりスイッチできるのに対し、バラクタ等の可変容量コンデンサは、例えば、バラクタに電圧信号として印加され得られる静電容量に比例するアナログ信号により制御され、その点において、スイッチャブルコンデンサとバラクタ等の直接可変コンデンサとは、本質的に相違している。
図8は、高品質インダクタとして設計され、第2のコンポーネント面KE2のディスクリート部品について、隣接する部品間のカップリングを最小にする本発明の他の実施形態を示す。これは、例えばSMD部品として実装され、直接隣接するインダクタを、第2のコンポーネント面内で、互いに90°回転させることにより達成される。図において、図から回転の態様を読み取れるように、部品の仮想的な位置をアスタリスクで示している。90°回転を3回行うことにより、合計で4つの異なる位置を設定できる。毎回同様に回転させることにより、インダクタ間のカップリングを最低にできる。
(図示しない)他のパッケージにおいて、チューナブルフィルタの受動部品は、全て第1のコンポーネント面KE1に配置され、例えば、フリップチップ実装により部品を基板SU内に配置することにより実装される。受動部品及び制御装置を互いに分離することにより、種々の部品を実装できる。低品質受動部品は、基板内に集積化してもよいが、第1のコンポーネント面の部品において、他の部品と共に実装してもよい。少なくとも、低品質受動部品を、集積化受動部品IPDとして実装してもよい。
フリップチップ実装で実装される部品は、基本的に上述の実施形態に記載のように実施可能なパッシベーション、カバー又はハウジングを有していてもよい。
本発明は、実施例においてより詳細に説明した実施形態に限定されるものではなく、唯一の主請求項の用語によって定義される。また、本発明によると、個々の新規な特徴と共にそれらのサブコンビネーションも、特許請求の範囲に含まれる。
(付記1)
・内部に第1の配線面(SE)が実装された基板(S)と、
・前記基板上で第1のコンポーネント面(KE1)にマウントされた半導体部品(HLB)であって、第1の配線面と電気的に接続されると共に、高品質(hochgutig)チューナブル受動部品を含む半導体部品(HLB)と、
・前記第1のコンポーネント面に配置された制御装置(CE)と、
・前記第1のコンポーネント面に配置された誘電体層(DS)と、
・前記誘電体層上に配置された第2のコンポーネント面(KE2)と、
・前記第2のコンポーネント面に配置され、前記半導体部品と接続されたディスクリート受動部品(DP)と、
を有し、
・前記制御装置(CE)上の前記チューナブル受動部品は、チューナブルであり、
・前記チューナブル受動部品、前記制御装置及び前記ディスクリート受動部品が、通過帯域に関しチューナブルであるフィルタを構成している、
チューナブルフィルタ用パッケージ。
・内部に第1の配線面(SE)が実装された基板(S)と、
・前記基板上で第1のコンポーネント面(KE1)にマウントされた半導体部品(HLB)であって、第1の配線面と電気的に接続されると共に、高品質(hochgutig)チューナブル受動部品を含む半導体部品(HLB)と、
・前記第1のコンポーネント面に配置された制御装置(CE)と、
・前記第1のコンポーネント面に配置された誘電体層(DS)と、
・前記誘電体層上に配置された第2のコンポーネント面(KE2)と、
・前記第2のコンポーネント面に配置され、前記半導体部品と接続されたディスクリート受動部品(DP)と、
を有し、
・前記制御装置(CE)上の前記チューナブル受動部品は、チューナブルであり、
・前記チューナブル受動部品、前記制御装置及び前記ディスクリート受動部品が、通過帯域に関しチューナブルであるフィルタを構成している、
チューナブルフィルタ用パッケージ。
(付記2)
・前記チューナブル受動部品が、バラクタ及びスイッチャブルキャパシタから選択される可変容量高品質コンデンサ(CT)であり、
・前記ディスクリート受動部品(DP)が高品質インダクタである、
付記1に記載のパッケージ。
・前記チューナブル受動部品が、バラクタ及びスイッチャブルキャパシタから選択される可変容量高品質コンデンサ(CT)であり、
・前記ディスクリート受動部品(DP)が高品質インダクタである、
付記1に記載のパッケージ。
(付記3)
それぞれに、アースへの並列分岐が接続され、該並列分岐内には高品質可変リアクタンス素子が配置されている少なくとも4つの回路ノードを有するシリアル信号線(SL)を有する、付記1又は2に記載のパッケージ。
それぞれに、アースへの並列分岐が接続され、該並列分岐内には高品質可変リアクタンス素子が配置されている少なくとも4つの回路ノードを有するシリアル信号線(SL)を有する、付記1又は2に記載のパッケージ。
(付記4)
前記シリアル信号線において、隣接する2つの前記回路ノード(N)間のそれぞれに、結合キャパシタ(KC)が配置されている、付記3に記載のパッケージ。
前記シリアル信号線において、隣接する2つの前記回路ノード(N)間のそれぞれに、結合キャパシタ(KC)が配置されている、付記3に記載のパッケージ。
(付記5)
前記シリアル信号線(SL)の両端に配置された回路ノード(N)に、該シリアル信号線に並列にブリッジインダクタ(BI)が結合されている、付記3又は4に記載のパッケージ。
前記シリアル信号線(SL)の両端に配置された回路ノード(N)に、該シリアル信号線に並列にブリッジインダクタ(BI)が結合されている、付記3又は4に記載のパッケージ。
(付記6)
前記リアクタンス素子が、並列共振回路であり、該並列共振回路のそれぞれが、前記高品質可変容量コンデンサ(CT)及び高品質インダクタ(PL)を含む並列回路である、付記3から5のいずれか1つに記載のパッケージ。
前記リアクタンス素子が、並列共振回路であり、該並列共振回路のそれぞれが、前記高品質可変容量コンデンサ(CT)及び高品質インダクタ(PL)を含む並列回路である、付記3から5のいずれか1つに記載のパッケージ。
(付記7)
前記リアクタンス素子が、直列インダクタである、付記1から5のいずれか1つに記載のパッケージ。
前記リアクタンス素子が、直列インダクタである、付記1から5のいずれか1つに記載のパッケージ。
(付記8)
前記リアクタンス素子が、可変容量キャパシタである、付記1から5のいずれか1つに記載のパッケージ。
前記リアクタンス素子が、可変容量キャパシタである、付記1から5のいずれか1つに記載のパッケージ。
(付記9)
前記リアクタンス素子が、可変容量キャパシタ(CT)及びインダクタの直列回路である、付記1から5のいずれか1つに記載のパッケージ。
前記リアクタンス素子が、可変容量キャパシタ(CT)及びインダクタの直列回路である、付記1から5のいずれか1つに記載のパッケージ。
(付記10)
前記リアクタンス素子が、可変容量キャパシタ(CT)のアドミタンスインバータの直列回路である、付記1から5のいずれか1つに記載のパッケージ。
前記リアクタンス素子が、可変容量キャパシタ(CT)のアドミタンスインバータの直列回路である、付記1から5のいずれか1つに記載のパッケージ。
(付記11)
・前記高品質インダクタが、表面実装部品(SMD)として構成され、それぞれ磁芯を有しており、
・前記表面実装部品が、隣接する位置に配置された2つの磁芯のそれぞれが、互いに約90°回転するように、直線状に配置されている、付記1から10のいずれか1つに記載のパッケージ。
・前記高品質インダクタが、表面実装部品(SMD)として構成され、それぞれ磁芯を有しており、
・前記表面実装部品が、隣接する位置に配置された2つの磁芯のそれぞれが、互いに約90°回転するように、直線状に配置されている、付記1から10のいずれか1つに記載のパッケージ。
(付記12)
前記制御装置(CE)が、前記チューナブル受動部品と共に、前記半導体部品(HLB)に集積化されている、付記1から11のいずれか1つに記載のパッケージ。
前記制御装置(CE)が、前記チューナブル受動部品と共に、前記半導体部品(HLB)に集積化されている、付記1から11のいずれか1つに記載のパッケージ。
(付記13)
前記結合キャパシタ(KC)及びブリッジインダクタ(BI)が、集積化受動素子−IPD−として構成され、前記第1のコンポーネント面(KE1)に配置されている、付記1から12のいずれか1つに記載のパッケージ。
前記結合キャパシタ(KC)及びブリッジインダクタ(BI)が、集積化受動素子−IPD−として構成され、前記第1のコンポーネント面(KE1)に配置されている、付記1から12のいずれか1つに記載のパッケージ。
(付記14)
前記結合キャパシタ(KC)及びブリッジインダクタ(BI)が、前記半導体部品(HLB)内に集積化されている、付記1から12のいずれか1つに記載のパッケージ。
前記結合キャパシタ(KC)及びブリッジインダクタ(BI)が、前記半導体部品(HLB)内に集積化されている、付記1から12のいずれか1つに記載のパッケージ。
(付記15)
前記基板(S)及び/又は前記集積化受動素子が、LTCC若しくはHTCCセラミック又は積層体から選択される、付記1から14のいずれか1つに記載のパッケージ。
前記基板(S)及び/又は前記集積化受動素子が、LTCC若しくはHTCCセラミック又は積層体から選択される、付記1から14のいずれか1つに記載のパッケージ。
(付記16)
前記第1のコンポーネント面(KE1)から離れた前記基板(S)の下面に、全ての外部端子(AK)が配置され、その上に、貫通接続(DK)及びインターコネクトを介して前記チューナブルフィルタが電気的に接続されている、付記1から15のいずれか1つに記載のパッケージ。
前記第1のコンポーネント面(KE1)から離れた前記基板(S)の下面に、全ての外部端子(AK)が配置され、その上に、貫通接続(DK)及びインターコネクトを介して前記チューナブルフィルタが電気的に接続されている、付記1から15のいずれか1つに記載のパッケージ。
(付記17)
前記基板(S)内に、前記チューナブルフィルタの受動素子が集積化されている、付記1から16のいずれか1つに記載のパッケージ。
前記基板(S)内に、前記チューナブルフィルタの受動素子が集積化されている、付記1から16のいずれか1つに記載のパッケージ。
(付記18)
・前記パッケージ(P)内に他の素子が集積化され、前記第1又は第2のコンポーネント面(KE1、KE2)に配置され、
・前記他の素子は、パワーアンプ、LNA、音響フィルタ、デュプレクサ、ダイプレクサ及び高周波半導体装置から選択される、付記1から17のいずれか1つに記載のパッケージ。
・前記パッケージ(P)内に他の素子が集積化され、前記第1又は第2のコンポーネント面(KE1、KE2)に配置され、
・前記他の素子は、パワーアンプ、LNA、音響フィルタ、デュプレクサ、ダイプレクサ及び高周波半導体装置から選択される、付記1から17のいずれか1つに記載のパッケージ。
(付記19)
前記可変容量コンデンサ(CT)が、スイッチャブルMEMSコンデンサ又はスイッチャブルMIMコンデンサのアレイとして構成されている、付記1から18のいずれか1つに記載のパッケージ。
前記可変容量コンデンサ(CT)が、スイッチャブルMEMSコンデンサ又はスイッチャブルMIMコンデンサのアレイとして構成されている、付記1から18のいずれか1つに記載のパッケージ。
(付記20)
前記シリアル信号線において、隣接する2つの前記回路ノード(N)間のそれぞれに、結合キャパシタの代わりに結合インダクタが配置されている、付記5から19のいずれか1つに記載のパッケージ。
前記シリアル信号線において、隣接する2つの前記回路ノード(N)間のそれぞれに、結合キャパシタの代わりに結合インダクタが配置されている、付記5から19のいずれか1つに記載のパッケージ。
(付記21)
前記シリアル信号線(SL)の両端に配置された回路ノード(N)に、該シリアル信号線に並列にブリッジキャパシタが結合されている、付記5から20のいずれか1つに記載のパッケージ。
前記シリアル信号線(SL)の両端に配置された回路ノード(N)に、該シリアル信号線に並列にブリッジキャパシタが結合されている、付記5から20のいずれか1つに記載のパッケージ。
AC 端子コンデンサ
AI アドミタンスインバータ
AK 基板の下面に配置された外部接点
BI ブリッジインダクタンス
CE 制御装置
CT バラクタ及びスイッチャブルキャパシタ
DK 貫通接続
DP ディスクリート受動部品
DS 誘電体層
HLB 半導体部品
KC 結合キャパシタ
KE1、KE2 第1及び第2のコンポーネント面
N 回路ノード
P パッケージ
PL 高品質インダクタ
S 基板
SE1 第1の配線面
SL シリアル信号線
AI アドミタンスインバータ
AK 基板の下面に配置された外部接点
BI ブリッジインダクタンス
CE 制御装置
CT バラクタ及びスイッチャブルキャパシタ
DK 貫通接続
DP ディスクリート受動部品
DS 誘電体層
HLB 半導体部品
KC 結合キャパシタ
KE1、KE2 第1及び第2のコンポーネント面
N 回路ノード
P パッケージ
PL 高品質インダクタ
S 基板
SE1 第1の配線面
SL シリアル信号線
Claims (21)
- ・内部に第1の配線面(SE)が実装された基板(S)と、
・前記基板上で第1のコンポーネント面(KE1)にマウントされた半導体部品(HLB)であって、第1の配線面と電気的に接続されると共に、高品質(hochgutig)チューナブル受動部品を含む半導体部品(HLB)と、
・前記第1のコンポーネント面に配置された制御装置(CE)と、
・前記第1のコンポーネント面に配置された誘電体層(DS)と、
・前記誘電体層上に配置された第2のコンポーネント面(KE2)と、
・前記第2のコンポーネント面に配置され、前記半導体部品と接続されたディスクリート受動部品(DP)と、
を有し、
・前記制御装置(CE)上の前記チューナブル受動部品は、チューナブルであり、
・前記チューナブル受動部品、前記制御装置及び前記ディスクリート受動部品が、通過帯域に関しチューナブルであるフィルタを構成している、
チューナブルフィルタ用パッケージ。 - ・前記チューナブル受動部品が、バラクタ及びスイッチャブルキャパシタから選択される可変容量高品質コンデンサ(CT)であり、
・前記ディスクリート受動部品(DP)が高品質インダクタである、
請求項1に記載のパッケージ。 - それぞれに、アースへの並列分岐が接続され、該並列分岐内には高品質可変リアクタンス素子が配置されている少なくとも4つの回路ノードを有するシリアル信号線(SL)を有する、請求項1又は2に記載のパッケージ。
- 前記シリアル信号線において、隣接する2つの前記回路ノード(N)間のそれぞれに、結合キャパシタ(KC)が配置されている、請求項3に記載のパッケージ。
- 前記シリアル信号線(SL)の両端に配置された回路ノード(N)に、該シリアル信号線に並列にブリッジインダクタ(BI)が結合されている、請求項3又は4に記載のパッケージ。
- 前記リアクタンス素子が、並列共振回路であり、該並列共振回路のそれぞれが、前記高品質可変容量コンデンサ(CT)及び高品質インダクタ(PL)を含む並列回路である、請求項3から5のいずれか1項に記載のパッケージ。
- 前記リアクタンス素子が、直列インダクタである、請求項1から5のいずれか1項に記載のパッケージ。
- 前記リアクタンス素子が、可変容量キャパシタである、請求項1から5のいずれか1項に記載のパッケージ。
- 前記リアクタンス素子が、可変容量キャパシタ(CT)及びインダクタの直列回路である、請求項1から5のいずれか1項に記載のパッケージ。
- 前記リアクタンス素子が、可変容量キャパシタ(CT)のアドミタンスインバータの直列回路である、請求項1から5のいずれか1項に記載のパッケージ。
- ・前記高品質インダクタが、表面実装部品(SMD)として構成され、それぞれ磁芯を有しており、
・前記表面実装部品が、隣接する位置に配置された2つの磁芯のそれぞれが、互いに約90°回転するように、直線状に配置されている、請求項1から10のいずれか1項に記載のパッケージ。 - 前記制御装置(CE)が、前記チューナブル受動部品と共に、前記半導体部品(HLB)に集積化されている、請求項1から11のいずれか1項に記載のパッケージ。
- 前記結合キャパシタ(KC)及びブリッジインダクタ(BI)が、集積化受動素子−IPD−として構成され、前記第1のコンポーネント面(KE1)に配置されている、請求項1から12のいずれか1項に記載のパッケージ。
- 前記結合キャパシタ(KC)及びブリッジインダクタ(BI)が、前記半導体部品(HLB)内に集積化されている、請求項1から12のいずれか1項に記載のパッケージ。
- 前記基板(S)及び/又は前記集積化受動素子が、LTCC若しくはHTCCセラミック又は積層体から選択される、請求項1から14のいずれか1項に記載のパッケージ。
- 前記第1のコンポーネント面(KE1)から離れた前記基板(S)の下面に、全ての外部端子(AK)が配置され、その上に、貫通接続(DK)及びインターコネクトを介して前記チューナブルフィルタが電気的に接続されている、請求項1から15のいずれか1項に記載のパッケージ。
- 前記基板(S)内に、前記チューナブルフィルタの受動素子が集積化されている、請求項1から16のいずれか1項に記載のパッケージ。
- ・前記パッケージ(P)内に他の素子が集積化され、前記第1又は第2のコンポーネント面(KE1、KE2)に配置され、
・前記他の素子は、パワーアンプ、LNA、音響フィルタ、デュプレクサ、ダイプレクサ及び高周波半導体装置から選択される、請求項1から17のいずれか1項に記載のパッケージ。 - 前記可変容量コンデンサ(CT)が、スイッチャブルMEMSコンデンサ又はスイッチャブルMIMコンデンサのアレイとして構成されている、請求項1から18のいずれか1項に記載のパッケージ。
- 前記シリアル信号線において、隣接する2つの前記回路ノード(N)間のそれぞれに、結合キャパシタの代わりに結合インダクタが配置されている、請求項5から19のいずれか1項に記載のパッケージ。
- 前記シリアル信号線(SL)の両端に配置された回路ノード(N)に、該シリアル信号線に並列にブリッジキャパシタが結合されている、請求項5から20のいずれか1項に記載のパッケージ。
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