JP2017512424A - チューナブルフィルタ用パッケージ - Google Patents

Abstract

本発明は、種々の品位を有するフィルタの部品が、基板（Ｓ）の上及び内部に実装され、少なくとも２つの重なり合うように配置された異なるコンポーネント面（ＫＥ１、ＫＥ２）に分離されたチューナブルフィルタ用パッケージ（Ｐ）に関する。更に、少なくとも１つの配線面（ＳＥ１）が、第１のコンポーネント面（ＫＥ１）を覆う誘電体層（ＤＳ）と共に基板（Ｓ）の内部又は上に配置されている。【選択図】図１

Description

本発明は、例えば、無線通信装置に用いることができるチューナブルフィルタ用パッケージに関する。

携帯通信装置、無線ＬＡＮルータ等、又は高周波信号を用いる送受信装置全般において、望ましくない不要な信号を分離するための高周波フィルタが必要である。このようなフィルタは、例えば、デュプレクサ等のフロントエンド回路に設けることができる。

フィルタは、チップセット及び必要に応じてさらに設けられたフィルタ間の信号の分配の機能を果たす必要がある。回路の複雑さは最小限にすべきである。フィルタは、他の多くのフィルタ技術において他のフィルタと互換性を有し、関連する装置のサイズを小型化し、特に高い選択性を可能にする必要がある。

更に多くの周波数帯域で動作可能であるという最近の通信装置において、異なる周波数帯域用の複数のフィルタを複雑に相互接続する必要が生じる。したがって、単一のフィルタを異なる周波数帯域で使用することができるチューナブルフィルタが必要となる。

このような要求に対する従来の解決策は、既知のフィルタ回路を可変インピーダンス素子に拡張し、又はフィルタ構造をスイッチャブルにするスイッチを用いることである

非特許文献１により、高周波フィルタに音響共振器を追加した可変容量コンデンサが公知になっている。

非特許文献２により、可変容量コンデンサ及び可変インダクタを有する高周波フィルタが公知になっている。

非特許文献３により、容量素子の容量値が調整可能な、Ｌ及びＣ要素の相互接続が公知になっている。

非特許文献４又は特許文献１により、高周波フィルタにおけるアイソレータの使用が公知になっている。一般に、チューナブルフィルタは、多くの素子を必要とするため、周波数帯域が可変である点において、従来のフィルタよりも大きくなる。それにより配線が複雑になり、導通路の交差及びそれに伴う結合性カップリングを実用上回避できないという他の問題を生じる。

国際公開第２０１２／０２０６１３号

「Tunable Filters Using Wideband Elastic (?) Resonators」、Kadota他著、IEEE Transactions on Ultrasonics, Ferroelectrics and Frequency Control、第６０巻、第１０号、２０１３年１０月、ｐ．２１２９−２１３６ 「A Novel Tunable Filter Enabling Both Center Frequency and Bandwidth Tunability」、Inoue他著、Proceedings Of The 42nd European Microwave Conference、２０１２年１０月２９日〜１１月１日、Amsterdam, The Netherlands, ｐ．２６９−２７２ 「RFMEMS-Based Tunable Filters」、Brank他著、2001, John Wiley & Sons, Inc. Int J RF and Microwave CAE11: ｐ．２７６−２８４、２００１年 「Tunable Isolator Using Variable Capacitor for Multi-band System」、Wada他著、978-1-4673-2141-9/13/$31.00, 2013 IEEE MTT-S Symposium

チューナブルフィルタのために必要な多くの追加される素子により、さらに多くの空間が必要となる。

本発明の課題は、コンパクトな設計を実現可能で、不要なカップリングを回避することができるチューナブルフィルタ用パッケージを提供することである。

この課題は、請求項１のパッケージによって達成される。パッケージの有利な実施形態は、他の請求項に記載されている。

本発明の基本的な考え方は、ＳＤ集積化したパッケージを提供し、それにより高品位及び低品位の特定の成分を互いに分離する点にある。

本発明に係るパッケージは、チューナブルフィルタの担体として機能する基板を有し、少なくとも第１の配線面を更に有する。基板上の第１のコンポーネント面には半導体部品が実装され、第１の配線面と電気的に接続されている。半導体部品は、フィルタを周波数可変にする高品位チューナブル受動部品を有する。

第１のコンポーネント面には、更に制御装置が配置されている。制御装置は、チューナブル部品を制御し、所望のカットオフ周波数又は所望の周波数帯域において特徴的なスイッチング挙動を示すよう設計されている。

第1のコンポーネント面の上には、誘電体層が配置されている。誘電体層は、好ましくは、少なくともほぼ平坦化された表面を有している。

誘電体層の上には第２のコンポーネント面が配置されており、半導体部品と相互接続されたディスクリート受動部品が配置されている。

チューナブル受動部品、ディスクリート受動部品及び必要に応じて設けられた他の部品により、チューナブルフィルタのカットオフ周波数又は周波数帯域が決定される。このようなフィルタは、バンドパスフィルタとして設計されていてもよい。しかし、フィルタを、ローパスフィルタ又はハイパスフィルタとして動作させてもよい。チューナブルフィルタとして、バンドストップフィルタを実装してもよい。

半導体部品内のチューナブル受動部品は集積部品として製造されていてもよく、集積化され相互接続されていてもよい。半導体部品において、これらの部品は、半導体部品の表面にわたって配置されていてもよい。

第２のコンポーネント面、すなわち半導体部品上に高品位ディスクリート受動部品を配置すると、回路ノード又は直接半導体部品の接触面上に最短距離で配置することができ、半導体部品の回路ノードとディスクリート受動部品の電気配線を可能な限り短くすることが可能になる。電気配線を短くすると、寄生表面容量（parasitaren Belag）をより小さくでき、配線とディスクリート受動部品及び半導体部品のそれぞれ又はこれらの部品の接点間のカップリングをわずかにすることができる。カップリングを低減することにより、フィルタが高い周波数精度、高いエッジの急峻性を有し、電気的損失を低減できるという利点が生じる。

他の利点としては、フィルタの部品又はパッケージ自体を３次元に集積化することにより、設置面積を減少できる点がある。長い配線が低減できるという事実により、本発明に係るパッケージは、従来のチューナブルフィルタよりもパッケージの体積が小さい。

高品位部品、すなわちディスクリート部品及び高品位チューナブル部品として、品位（Gute）が１００以上のものを選択した場合、チューニングファクター（Abstimmfaktor）４：１のフィルタが得られる。これは、周波数換算で、周波数の下限及び上限または周波数帯域の比率が２であることに相当する。

ある実施形態によると、チューナブル受動部品は可変容量高品位コンデンサとして設計されていてもよい。このような高品位可変容量コンデンサは、バラクタ又はスイッチャブルコンデンサであってもよく、半導体部品内に集積化されていてもよい。それに対し、本実施形態において、ディスクリート受動部品は、高品位インダクタとして設計されていてもよい。

バラクタは静電容量が電圧依存性を有する半導体部品である。すなわち、その静電容量を制御電圧により調節することができる。したがって、バラクタは、１００％半導体素子として構築できる。バラクタは種々の技術を用いて実装できる。シリコンを用いたバラクタ及び、具体的にはヒ化ガリウム等の化合物半導体を用いたバラクタが存在する。高品位バラクタは、例えば、L. K. Nanver他著、「Improved RF Devices for Future Adaptive Wireless Systems Using Two Sided Contacting and A1N Cooling」、IEEE JOURNAL OF SOLID-STATE CIRCUITS、第４４巻、第９号、２００９年９月、ｐ．２３２２−２３３８に記載されている。しかし、スイッチャブルコンデンサを薄膜コンデンサ（ＭＩＭコンデンサ＝金属／絶縁体／金属）として形成し、例えば、トランジスタ又はダイオード等の半導体スイッチを介して、回路に接続又は回路から切断させることもできる。所望の静電容量は、複数のスイッチャブル薄膜コンデンサを並列接続することにより設定できる。更に、可変容量キャパシタ内のスイッチャブルコンデンサの数及びサイズ分布により、高精度で周波数を設定することができる。

高品位ディスクリートインダクタは、通常コイルとして形成される。これらはプリントコイルであってもよい。３次元の折り線又は巻き線コイルを用いることもできる。更に，複数の高品位インダクタを集積化して１つの部品にしてもよい。

チューナブルフィルタとして得られるディスクリートフィルタ回路は、少なくとも４つの回路ノードを有するシリアル信号線を有している。各回路ノードにはアースへの並列分岐が接続され、それぞれに、高品位可変リアクタンス素子が配置されている。可変リアクタンス素子は、その種類に応じて、第１又は第２のコンポーネント面に配置することができる。

チューナブルフィルタ回路のシリアル信号線において、隣接する２つの回路ノード間のそれぞれに、結合キャパシタ又は結合インダクタが配置されている。これは、フィルタの挙動に殆ど影響を与えないため、高品位である必要はない。結合キャパシタ又は結合インダクタは、集積化部品として実装されていてもよい。半導体部品は、集積化に好適である。しかし、結合キャパシタ又は結合インダクタは基板内に集積化してもよく、この場合、結合キャパシタ又は結合インダクタは、他のローパス受動部品と共に多層基板内に実装される。寄生カップリングを介して、すなわちキャパシタを回路内で結合させることなく、リアクタンス素子を受動的に接続させることもでき、これは、具体的には、素子を空間的に近接して配置させることにより実現できる。

シリアル信号線の両端には、末端インピーダンス及び入力インピーダンスを調節するためのコンデンサが配置されている。入力及び出力インピーダンスは、通常一定であるが、可変容量コンデンサを用いて可変にしてもよい。実施形態の一例において、入力インピーダンスは、例えば、入力側の静電容量を可変にすることにより、５０Ωから５Ωの範囲で変化させることができる。

シリアル信号線の末端を外部回路に結合するために、他のキャパシタが用いられ、高周波電気信号は、これらの末端カップリングキャパシタを介して、両方の末端からシリアル信号線に供給することができる。これらの入力側及び出力側のカップリングコンデンサも、可変容量であってもよい。

信号線の両端に配置された回路ノードは、シリアル信号線に並列にブリッジインダクタ又はブリッジキャパシタに接続されている。このブリッジインダクタ又はブリッジキャパシタは、低インピーダンス部品として設計されていてもよく、例えば、半導体部品内、基板内又は他の配線面に実装されていてもよい。

各並列分岐に配置されたリアクタンス素子は、並列共振回路であってもよく、それぞれ、高品位可変容量コンデンサと高品位インダクタの並列回路を有している。本実施形態において、フィルタ回路はバンドパスフィルタとして作用する。

更に、並列分岐内のリアクタンス素子は直列インダクタであってもよい。これも同様に高品位部品で実装され、ディスクリート受動部品として第２のコンポーネント面に配置されている。対応するフィルタ回路は、ハイパスフィルタとして作用する。

他の実施形態において、リアクタンス素子は、高品位可変容量キャパシタであってよい。このようなフィルタは、ローパスフィルタとして作用する。

他の実施形態において、リアクタンス素子は、可変高品位キャパシタ及び可変高品位インダクタからなる直列回路として設計されている。このようなフィルタ回路は、バンドストップフィルタとして作用する。バンドストップフィルタは、狭帯域ノッチ周波数から、相対半値幅等の広いブロック帯域にわたるブロック帯域により特徴付けられる。

インダクタ部品は、空間を超えて作用するため比較的到達距離が長い誘導カップリングを有する場合がある。第２のコンポーネント面に配置された高品位ディスクリート受動インダクタにおけるカップリングを最小限にするために、インダクタは、表面実装部品（ＳＭＤ）として実装され、隣接する位置に配置された２つの磁芯のそれぞれが、互いに約９０°捻れるよう、直線状に配置されている。最大の誘導カップリングは、磁芯が平行に配置されている場合にのみ起こるため、平行配置から外れた配置を取ると、いかなる場合においてもカップリングは減少し、角度が９０°の場合にはゼロになる。同様の高品位ディスクリートインダクタを、直線状の部品の配置内で隣り合う部品が、その前のものに対し、互いに同一の回転方向に９０°回転した配置をとることが有用である。このようにして、カップリングを大幅に低減できる４つの異なる部品毎の配置が可能である。

本発明に係るパッケージにおいて、制御装置及びフィルタ回路に必要な全ての部品は、技術、所望の品質及び特に組み合わせの可能性に応じて組み合わせることができる。例えば、制御装置を、チューナブル受動部品と共に半導体装置内に集積化することができる。また、制御装置を、チューナブル受動部品と別個の半導体装置内に配置することもできる。

更に、高品位部品以外に、フィルタ回路の低品位受動部品を半導体部品内に実装してもよい。

他の実施形態において、全ての低品位受動部品、すなわち低品位コンデンサ及びインダクタを、同様に、第１のコンポーネント面に配置され、直接基板に取り付けられ電気的に接続された他の半導体部品内に実装することができる。

第２のコンポーネント面の部品は、誘電体層を貫通する貫通接続を介して、第１のコンポーネント面の半導体装置と直接接続されていてもよい。しかし、第１のコンポーネント面と第２のコンポーネント面とを接続する他の配線面を設けてもよく、それは、２つの誘電体の部分層の間に設けられてもよい。このような配線面により、特に、第２のコンポーネント面の個々のディスクリート受動部品を、電気的接続の対象となる回路ノードの真上に配置できない場合に、より複雑な接続が可能になる。

本発明の他の実施形態において、チューナブル高品位部品、制御装置及び低品位受動部品は、全て単一の半導体部品内に実装されている。

低品位受動部品は、集積化受動素子、いわゆるＩＰＤ（集積化受動素子）として実装されていてもよく、第１又は第２のコンポーネント面に配置されていてもよい。

受動部品の基板への集積化は、特に、後者が、例えば、ＬＴＣＣ（低温同時焼成セラミックス）若しくはＨＴＣＣ（高温同時焼成セラミックス）又は多層積層構造等の多層構造を有する場合に達成できる。

本発明に係るパッケージは、下面、すなわちコンポーネント面の反対側に面している基板の面上に外部端子を有し、チューナブルフィルタ又はチューナブルフィルタ回路は、それを介して、外部回路に電気的に接続され、又は接続することができる。外部端子は、第１のコンポーネント面の部品と、基板の内部又は基板上に形成された配線面を介して、又は貫通接続により直接接続されている。基板内に配線面が形成されている場合、これも、貫通接続により第１のコンポーネント面の部品と接続されている。配線面が、第１のコンポーネント面より下側の基板の上面に配置されている場合、第１のコンポーネント面の部品は、例えば、ハンダ付け又はバンプを介して直接配線面に接続することができる。

本発明に係るパッケージの他の実施形態において、より大規模で複雑な回路を実現するために、チューナブルフィルタに接続されていてもよい他の部品がパッケージ内に集積化されている。そのような他の部品は、パワーアンプ、ＬＮＡ、音響フィルタ、デュプレクサ、ダイプレクサ及び一般的な高周波半導体から選択することができる。パッケージにおいて、２以上のチューナブルフィルタを実装し、それらを相互接続させ、ダイプレクサ、デュプレクサ又はマルチプレクサ全般を形成させてもよい。マルチプレクサに必要な、多重化出力を分離するための他の受動部品をパッケージ内に集積化させてもよい。複数のチューナブルフィルタが存在する場合に、それらを互いに独立して動作させるフィルタバンクがパッケージに実装されていてもよい。

パッケージにおいて、チューナブルフィルタは固定周波数の音響フィルタに接続されていてもよく、これにより、デュプレクスギャップの異なるデュプレクサが実現できる。高周波半導体部品は、フィルタによって分離された高周波シグナルを更に処理するためのトランシーバ回路を含んでいてもよい。

他の実施形態において、チューナブルコンデンサは、スイッチャブルＭＥＭＳ（微小電気機械システム）コンデンサ又はスイッチャブルＭＩＭ（金属／絶縁体／金属層）コンデンサのアレイとして設計されている。ＭＥＭＳコンデンサは、半導体基板内に微細加工によって形成されていてもよく、基板上で半導体回路と分離されていてもよい。ＭＩＭコンデンサは、例えば、半導体基板の表面に金属層及び絶縁体層を交互に堆積し、所定の形状に加工することにより半導体部品内に集積化されていてもよい。更に、半導体メモリと同様に、例えば、基板内に、金属が充填され、或いは金属で被覆された穴又は孔としてコンデンサを形成してもよい。

ある実施形態において、所望の静電容量値を得るために、所定の選択及び数のコンデンサが並列に接続されたスイッチャブルコンデンサのアレイは、制御装置に接続されている。共振回路、具体的には直列又は並列共振回路の共振周波数は、静電容量の設定値により設定され、フィルタは所望の所定の周波数又は所望の周波数帯域にチューニングされる。

以下の例示的な実施形態及び対応する図面を参照して、本発明をより詳細に説明する。

図面は、専ら本発明の理解を助けるためのものであるため、単なる概略図であり、必ずしも縮尺は正確でない。図面から相対値及び絶対値のいずれも読み取ることはできない。同一の又は等価な部位には同一の符号が付されている。

チューナブルフィルタ用パッケージの概略断面図である。 チューナブルフィルタの一実施形態を示すブロックダイアグラムである。 チューナブルフィルタの一実施形態を示すブロックダイアグラムである。 チューナブルフィルタの一実施形態を示すブロックダイアグラムである。 チューナブルフィルタの一実施形態を示すブロックダイアグラムである。 チューナブルフィルタの一実施形態を示すブロックダイアグラムである。 チューナブルフィルタの素子の可能な一例の断面図である。 チューナブルフィルタの素子の可能な一例の断面図である。 チューナブルフィルタの素子の他の可能な一例の断面図である。 チューナブルフィルタの素子の他の可能な一例の断面図である。 チューナブルフィルタの素子の他の可能な一例の断面図である。 概略断面図で示したチューナブルフィルタを含むパッケージを示す図である。 可変インピーダンス素子のアレイ及び制御装置を示す図である。 スイッチャブルキャパシタ又はコンデンサのアレイを示す図である。 不要なカップリングを回避するためのインダクタ素子の配置を示す図である。

図１は、本発明に係るパッケージの実施形態の簡単な一例を示す。パッケージは、単層基板又は多層基板であり、少なくとも配線面ＳＥ１を有する基板Ｓの上に構築されている。配線面ＳＥ１は、基板Ｓの表面に形成されていてもよく、又は、図１に示すように、多層基板の２つの絶縁体層の間に設けられていてもよい。少なくとも１つの半導体部品ＨＬＢが基板の上にマウントされており、第１の配線面ＳＥ１に電気的に接続されている。基板上の第１のコンポーネント面ＫＥ１には、半導体部品ＨＬＢ以外に、他のディスクリート部品、集積化部品又は他の部品（図示しない）が接続されていてもよい。半導体部品ＨＬＢは、少なくとも１つの高品位チューナブル受動部品を有している。

制御装置は、半導体部品ＨＬＢ内に集積化されている。制御装置は、別個の半導体部品として実装され、第１のコンポーネント面ＫＥ１に配置されていてもよい。

第１のコンポーネント面の部品は、誘電体層ＤＳで覆われ、又は誘電体層ＤＳの内部に埋め込まれ、それにより上側がほぼ平坦な表面で封止されている。誘電体層ＤＳ及びその下に配置され又はその中に埋め込まれた第１のコンポーネント面ＫＥ１の上方に、第２のコンポーネント面ＫＥ２が設けられている。そこに、ディスクリート高品位受動部品ＤＰが配置されている。ディスクリート高品位受動部品ＤＰは、第１のコンポーネント面ＫＥ１の部品と電気的に接続されている。これは、貫通接続を介して第２のコンポーネント面の部品を、第１のコンポーネント面ＫＥ１の半導体部品ＨＬＢに直接接続することによって達成される。しかし、図示したように、第２の配線面ＳＥ２を、第１及び第２のコンポーネント面ＫＥ１、ＫＥ２の間に設けてもよい。第２の配線面ＳＥ２の配線部分は、基板の貫通接続を介して、ディスクリート受動部品ＤＰの対応する端子及び半導体部品の端子と電気的に接続されている。第２の配線面ＳＥ２は、２つの誘電体層の間に埋め込まれていてもよい。

基板Ｓの下側には、外部端子ＡＫが設けられており、貫通接続ＤＫを介して、又は第１のコンポーネント面ＫＥ１の部品と直接、図示したように第１の配線面ＳＥ１に接続されている。

図１に図示していないが、パッケージＰの部品を外界の影響から隔離するためのパッシベーション又は保護カバーが更に設けられている。このようなパッシベーションは、例えば、具体的には、ディスクリート受動部品ＤＰの表面に直接堆積された少なくとも１層の薄膜であってもよい。パッシベーションは、堆積された積層配列又は堆積層を含んでいてもよい。例えば、誘電体層ＤＳの表面で終端する第１の密封カバーをディスクリート受動部品ＤＰの表面に設けることもできる。これは、例えば、熱可塑性フィルムであってもよい。この薄膜には、その後金属皮膜を設けてもよく、必要に応じ、電解メッキ又は無電解メッキにより強化してもよい。

基板Ｓの部品が配置された表面と反対側の面の表面積を増大させ、基板の突出した表面を完全にパッシベーションで封止してもよい。更に、強固で機械的な形状安定性を有するキャップを誘電体層ＤＳの表面又は基板Ｓの突出した表面に設け、密封してもよい。形状安定性を有するキャップ及び強固なキャップのいずれの場合についても、その後、パッケージＰの全体に注入を行ってもよい。頂部への化合物の塗布又は外部被覆等による全体への樹脂の注入のいずれかが有利である。

図２は、チューナブルフィルタの種々の実施形態を示す。構造の単なる一例を示すものであり、他の実施形態も可能である。図２Ａは、シリアル信号線ＳＬで第１の端子Ｔ１を第２の端子Ｔ２と接続したバンドパスフィルタを示す。シリアル信号線ＳＬにおいて、少なくとも４つの回路ノードＮが設けられており、リアクタンス素子が接続されている。２つの回路ノードＮの間のそれぞれには、結合コンデンサＫＣが接続されており、それを介してリアクタンス素子が互いに結合されている。ブリッジインダクタＢＩが、シリアル信号線ＳＬの回路ノードＮのうち最も外側の２つに、シリアル信号線に並列に接続されている。

図２Ａに示したバンドパスフィルタにおいて、リアクタンス素子は、例えば、並列共振回路として設計されており、高品位可変容量キャパシタＣＴが、高品位並列コイルＰＬを介してアースに接続するよう設計されている。４つの並列共振回路は、ブリッジインダクタＢＩと共に、２つの極を有し、それらの間でバンドパスフィルタの通過帯域が規定された通過挙動を示すフィルタを形成する。上述の方法において、並列発振回路を集積化し、それにより他の極を形成し、又は既存の極を強化してもよい。

入力及び出力インピーダンスを設定するために、端子コンデンサＡＣが用いられる。例えば、実施形態の一例において、静電容量５ｐＦの端子コンデンサＡＣを接続することにより、入力インピーダンスが５Ωに設定される。例えば、この静電容量を１８ｐＦに増大させることにより、フィルタ回路の通過挙動に殆ど影響を与えることなく、入力インピーダンスを５０Ωに設定することができる。しかし、他の回路定数の微調整が必要な場合がある。

図２Ｂは、図２Ａと同様、シリアル信号線ＳＬ及びそれらの間に結合コンデンサが配置された４つの回路ノードＮ及び２つの端子コンデンサＡＣを有するローパスフィルタを示す。回路ノードにおいて、リアクタンス素子として、高品位可変容量コンデンサがアースに接続されている。

図２Ｃは、ハイパスフィルタとして設計されたチューナブルフィルタのブロックダイアグラムを示す。図２Ｂのローパスフィルタと異なり、図２Ｃのハイパスフィルタは、リアクタンス素子として高品位可変インダクタを有している。ハイパスフィルタは、可変高品位インダクタを有するチューナブルフィルタとして設計することもできる。

図２Ｄは、バンドストップフィルタとして構成されたチューナブルフィルタのブロックサーキットダイアグラムを示す。この場合において、リアクタンス素子として、高品位可変容量キャパシタＣＴ及び高品位インダクタＩを含み、これらが直列接続されている直列回路がシリアル信号線ＳＬの回路ノードＮに接続されている。バンドストップフィルタは、所定の周波数の信号を減衰させるが、その他の領域については殆ど減衰させず良好に通過させるノッチフィルタとして設計されていてもよい。しかし、結合コンデンサＫＣを介して直列発振回路ＳＫをカップリングさせ、これらによりストップバンドを設定することも可能である。ストップバンドに隣接するその他の周波数において、バンドストップフィルタは良好な通過特性を示す。

図２Ｅは、アドミッタンスインバータＡＩを用いて実装された、図２Ｃにブロックダイアグラムで示したチューナブルハイパスフィルタを示す。図２Ｂのローパスフィルタと異なり、図２Ｅのハイパスフィルタは、可変リアクタンス素子として、アドミッタンスインバータＡＩ及び可変容量キャパシタの直列回路を含んでいる。

図２Ａから２Ｅに示したフィルタの実施形態において、リアクタンス素子の部品は高品位部品として設計されている。例えば、可変容量高品位コンデンサＣＴは半導体部品ＨＬＢ内に集積化され、バラクタ又はスイッチャブルコンデンサとして設計されている。図２Ａ、２Ｃ及び２Ｄにおけるインダクタも、高品位部品であり、特に、ディスクリート受動部品ＤＰとして設計されている（図１参照）。シリアル信号線ＳＬの他の受動部品は、ブリッジインダクタＢＩと共にローパス部品であってもよい。図２Ｅの回路中のアドミッタンスインバータＡＩも、好ましくは、配線高品位受動部品として構築されている。

既に図１に示したように、本発明の有利な実施形態において、低品位及び高品位受動部品は互いに分離している。例えば、図３Ａ、３Ｂは、図２Ａに示したバンドパスフィルタの部品の可能な分離方法を示している。この場合において、可変容量キャパシタＣＴはひとまとめにされ、部品上に集積化され，又は半導体部品の個別の領域内に実装されている。低品位受動部品は、図１に示したように、集積化受動部品（ＩＰＤ）として実装されていてもよく、パッケージＰの第１又は第２のコンポーネント面に、ディスクリート部品と同様に配置されていてもよい。

本発明の他の実施形態において、受動部品は更に分割されている。受動部品の第１のグループは、図４Ａに示すように、結合コンデンサ及びブリッジインダクタを含む。図２Ａ、２Ｃ、２Ｄ及び２Ｅのリアクタンス素子の高品位インダクタは、受動部品の他のグループを形成し、例えば、受動ディスクリート部品ＤＰとして別個に実装される。図２Ａ、２Ｂ、２Ｄ及び２Ｅの実施形態の一例に係る可変容量キャパシタＣＴは、半導体部品ＨＬＢ内に集積化され、他と区別される受動部品の新たなグループを形成する。全く別個の、好ましくは個別のディスクリート部品として設計されるものは、図４Ｂの高品位インダクタＰＬ、Ｉのみである。

図４Ｃの低品位受動部品及び可変容量コンデンサは、例えば、可変容量コンデンサは半導体部品として、低品位部品は集積化受動部品として、個別に実装されてもよい。しかし、一方、図４Ａ及び４Ｃの部品は、共通の半導体部品内に実装することもできる。更に、低品位受動部品を、多層基板Ｓ内に集積化させることも可能である。

図５は、第１のコンポーネント面に少なくとも２つの半導体装置ＨＬＢ１、ＨＬＢ２を有するパッケージの概略断面図を示す。図３Ａ、３Ｂ、４Ｃ及び４Ａに示した個々の部品は、これらの２つの半導体部品内に配置されていてよい。制御装置は、ＭＩＰＩ−ＲＦＦＥ（mobile industry processor interface - radio frequency front-end）コントローラとして設計されていてもよく、更に１又は２の半導体装置内に集積化されていてもよい。制御装置であるＭＩＰＩコントローラは、第１のコンポーネント面ＫＥ１に配置された別個の半導体部品として設計されていてもよい。他の実施形態において、高品位インダクタ以外の全ての受動部品は、ＭＩＰＩ−ＲＦＦＥコントローラ等の制御装置と共に単一の半導体装置ＨＬＢ内に集積化されている。ＭＩＰＩコントローラは、携帯通信装置のために重要な全てのデータを制御できると共に部品を制御できる。

ＭＩＰＩコントローラは、携帯電話のベースバンドプロセッサ又は高周波チップセット内に実装することができる。

制御装置は、デジタルＭＩＰＩ−ＲＦＦＥ信号を、アナログ又はデジタル形式の具体的な制御信号に変換することができる。

図６は、共通の制御装置ＣＥによって制御される４つの可変高品位インピーダンス素子のアレイを示す。装置構成は、多数の可変インピーダンス素子ＩＥＴを含んでいてもよい。可変インピーダンス素子ＩＥＴのインピーダンスは可変である。例えば、それらは、静電容量値が可変の可変容量キャパシタとして設計されている。チューニングのための情報は、ＭＩＰＩ−ＲＦＦＥ信号を介して制御装置ＣＥに送られてもよく、次いで、個々の可変容量コンデンサＣＴ、又はより一般的には可変インピーダンス素子ＩＥＴの適切なチューニングが行われる。可変インピーダンス素子は、種々の技術を用いて実装することができる。装置構成全体を半導体部品内に実装してもよい。制御装置ＣＥは、ＭＩＰＩ信号より、可変容量コンデンサの制御信号を生成する。

各可変インピーダンス素子は、可変リアクタンス素子の一部であってもよく、１又は複数の他の受動部品を有する可変インピーダンス素子と接続されていてもよい。

図７は、高品位可変容量キャパシタをスイッチャブルコンデンサのアレイとして設計する際の可能性の１つを示す。静電容量値を設定するために、任意の数のコンデンサをアレイ内に並列に接続する。静電容量の可変値及び固定値は、アレイに含まれる種々のキャパシタの総和（部分和）によって決定される。コンデンサＣ０が図示されている。それと並列に、スイッチＳＷ１によりスイッチャブルな第１の補助コンデンサＣ１が接続されている。更に１又は複数のコンデンサＣ_ｎが、スイッチＳＷ_ｎを介してコンデンサＣ０及びＣ１と並列にスイッチャブルに接続されていてもよい。静電容量値を適切に選択することにより、静電容量の合計値を高精度に微調整することが可能になる。このようなスイッチャブルコンデンサのアレイの等価回路のダイアグラムを左側に示しているが、右側に示した記号は、任意の可変容量コンデンサを表しており、これは、他の技術を用い、例えばバラクタとして実装することもできる。

スイッチャブルコンデンサは、デジタル信号によりスイッチできるのに対し、バラクタ等の可変容量コンデンサは、例えば、バラクタに電圧信号として印加され得られる静電容量に比例するアナログ信号により制御され、その点において、スイッチャブルコンデンサとバラクタ等の直接可変コンデンサとは、本質的に相違している。

図８は、高品位インダクタとして設計され、第２のコンポーネント面ＫＥ２のディスクリート部品について、隣接する部品間のカップリングを最小にする本発明の他の実施形態を示す。これは、例えばＳＭＤ部品として実装され、直接隣接するインダクタを、第２のコンポーネント面内で、互いに９０°回転させることにより達成される。図において、図から回転の態様を読み取れるように、部品の仮想的な位置をアスタリスクで示している。９０°回転を３回行うことにより、合計で４つの異なる位置を設定できる。毎回同様に回転させることにより、インダクタ間のカップリングを最低にできる。

（図示しない）他のパッケージにおいて、チューナブルフィルタの受動部品は、全て第１のコンポーネント面ＫＥ１に配置され、例えば、フリップチップ実装により部品を基板ＳＵ内に配置することにより実装される。受動部品及び制御装置を互いに分離することにより、種々の部品を実装できる。低品位受動部品は、基板内に集積化してもよいが、第１のコンポーネント面の部品において、他の部品と共に実装してもよい。少なくとも、低品位受動部品を、集積化受動部品ＩＰＤとして実装してもよい。

フリップチップ実装で実装される部品は、基本的に上述の実施形態に記載のように実施可能なパッシベーション、カバー又はハウジングを有していてもよい。

本発明は、実施例においてより詳細に説明した実施形態に限定されるものではなく、唯一の主請求項の用語によって定義される。また、本発明によると、個々の新規な特徴と共にそれらのサブコンビネーションも、特許請求の範囲に含まれる。

（付記１）
・内部に第１の配線面（ＳＥ）が実装された基板（Ｓ）と、
・前記基板上で第１のコンポーネント面（ＫＥ１）にマウントされた半導体部品（ＨＬＢ）であって、第１の配線面と電気的に接続されると共に、高品位（hochgutig）チューナブル受動部品を含む半導体部品（ＨＬＢ）と、
・前記第１のコンポーネント面に配置された制御装置（ＣＥ）と、
・前記第１のコンポーネント面に配置された誘電体層（ＤＳ）と、
・前記誘電体層上に配置された第２のコンポーネント面（ＫＥ２）と、
・前記第２のコンポーネント面に配置され、前記半導体部品と接続されたディスクリート受動部品（ＤＰ）と、
を有し、
・前記制御装置（ＣＥ）上の前記チューナブル受動部品は、チューナブルであり、
・前記チューナブル受動部品、前記制御装置及び前記ディスクリート受動部品が、通過帯域に関しチューナブルであるフィルタを構成している、
チューナブルフィルタ用パッケージ。

（付記２）
・前記チューナブル受動部品が、バラクタ及びスイッチャブルキャパシタから選択される可変容量高品位コンデンサ（ＣＴ）であり、
・前記ディスクリート受動部品（ＤＰ）が高品位インダクタである、
付記１に記載のパッケージ。

（付記３）
それぞれに、アースへの並列分岐が接続され、該並列分岐内には高品位可変リアクタンス素子が配置されている少なくとも４つの回路ノードを有するシリアル信号線（ＳＬ）を有する、付記１又は２に記載のパッケージ。

（付記４）
前記シリアル信号線において、隣接する２つの前記回路ノード（Ｎ）間のそれぞれに、結合キャパシタ（ＫＣ）が配置されている、付記３に記載のパッケージ。

（付記５）
前記シリアル信号線（ＳＬ）の両端に配置された回路ノード（Ｎ）に、該シリアル信号線に並列にブリッジインダクタ（ＢＩ）が結合されている、付記３又は４に記載のパッケージ。

（付記６）
前記リアクタンス素子が、並列共振回路であり、該並列共振回路のそれぞれが、前記高品位可変容量コンデンサ（ＣＴ）及び高品位インダクタ（ＰＬ）を含む並列回路である、付記３から５のいずれか１つに記載のパッケージ。

（付記７）
前記リアクタンス素子が、直列インダクタである、付記１から５のいずれか１つに記載のパッケージ。

（付記８）
前記リアクタンス素子が、可変容量キャパシタである、付記１から５のいずれか１つに記載のパッケージ。

（付記９）
前記リアクタンス素子が、可変容量キャパシタ（ＣＴ）及びインダクタの直列回路である、付記１から５のいずれか１つに記載のパッケージ。

（付記１０）
前記リアクタンス素子が、可変容量キャパシタ（ＣＴ）のアドミタンスインバータの直列回路である、付記１から５のいずれか１つに記載のパッケージ。

（付記１１）
・前記高品位インダクタが、表面実装部品（ＳＭＤ）として構成され、それぞれ磁芯を有しており、
・前記表面実装部品が、隣接する位置に配置された２つの磁芯のそれぞれが、互いに約９０°回転するように、直線状に配置されている、付記１から１０のいずれか１つに記載のパッケージ。

（付記１２）
前記制御装置（ＣＥ）が、前記チューナブル受動部品と共に、前記半導体部品（ＨＬＢ）に集積化されている、付記１から１１のいずれか１つに記載のパッケージ。

（付記１３）
前記結合キャパシタ（ＫＣ）及びブリッジインダクタ（ＢＩ）が、集積化受動素子−ＩＰＤ−として構成され、前記第１のコンポーネント面（ＫＥ１）に配置されている、付記１から１２のいずれか１つに記載のパッケージ。

（付記１４）
前記結合キャパシタ（ＫＣ）及びブリッジインダクタ（ＢＩ）が、前記半導体部品（ＨＬＢ）内に集積化されている、付記１から１２のいずれか１つに記載のパッケージ。

（付記１５）
前記基板（Ｓ）及び／又は前記集積化受動素子が、ＬＴＣＣ若しくはＨＴＣＣセラミック又は積層体から選択される、付記１から１４のいずれか１つに記載のパッケージ。

（付記１６）
前記第１のコンポーネント面（ＫＥ１）から離れた前記基板（Ｓ）の下面に、全ての外部端子（ＡＫ）が配置され、その上に、貫通接続（ＤＫ）及びインターコネクトを介して前記チューナブルフィルタが電気的に接続されている、付記１から１５のいずれか１つに記載のパッケージ。

（付記１７）
前記基板（Ｓ）内に、前記チューナブルフィルタの受動素子が集積化されている、付記１から１６のいずれか１つに記載のパッケージ。

（付記１８）
・前記パッケージ（Ｐ）内に他の素子が集積化され、前記第１又は第２のコンポーネント面（ＫＥ１、ＫＥ２）に配置され、
・前記他の素子は、パワーアンプ、ＬＮＡ、音響フィルタ、デュプレクサ、ダイプレクサ及び高周波半導体装置から選択される、付記１から１７のいずれか１つに記載のパッケージ。

（付記１９）
前記可変容量コンデンサ（ＣＴ）が、スイッチャブルＭＥＭＳコンデンサ又はスイッチャブルＭＩＭコンデンサのアレイとして構成されている、付記１から１８のいずれか１つに記載のパッケージ。

（付記２０）
前記シリアル信号線において、隣接する２つの前記回路ノード（Ｎ）間のそれぞれに、結合キャパシタの代わりに結合インダクタが配置されている、付記５から１９のいずれか１つに記載のパッケージ。

（付記２１）
前記シリアル信号線（ＳＬ）の両端に配置された回路ノード（Ｎ）に、該シリアル信号線に並列にブリッジキャパシタが結合されている、付記５から２０のいずれか１つに記載のパッケージ。

ＡＣ 端子コンデンサ
ＡＩ アドミタンスインバータ
ＡＫ 基板の下面に配置された外部接点
ＢＩ ブリッジインダクタンス
ＣＥ 制御装置
ＣＴ バラクタ及びスイッチャブルキャパシタ
ＤＫ 貫通接続
ＤＰ ディスクリート受動部品
ＤＳ 誘電体層
ＨＬＢ 半導体部品
ＫＣ 結合キャパシタ
ＫＥ１、ＫＥ２ 第１及び第２のコンポーネント面
Ｎ 回路ノード
Ｐ パッケージ
ＰＬ 高品位インダクタ
Ｓ 基板
ＳＥ１ 第１の配線面
ＳＬ シリアル信号線

Claims (21)

1. ・内部に第１の配線面（ＳＥ）が実装された基板（Ｓ）と、
   ・前記基板上で第１のコンポーネント面（ＫＥ１）にマウントされた半導体部品（ＨＬＢ）であって、第１の配線面と電気的に接続されると共に、高品位（hochgutig）チューナブル受動部品を含む半導体部品（ＨＬＢ）と、
   ・前記第１のコンポーネント面に配置された制御装置（ＣＥ）と、
   ・前記第１のコンポーネント面に配置された誘電体層（ＤＳ）と、
   ・前記誘電体層上に配置された第２のコンポーネント面（ＫＥ２）と、
   ・前記第２のコンポーネント面に配置され、前記半導体部品と接続されたディスクリート受動部品（ＤＰ）と、
   を有し、
   ・前記制御装置（ＣＥ）上の前記チューナブル受動部品は、チューナブルであり、
   ・前記チューナブル受動部品、前記制御装置及び前記ディスクリート受動部品が、通過帯域に関しチューナブルであるフィルタを構成している、
   チューナブルフィルタ用パッケージ。
2. ・前記チューナブル受動部品が、バラクタ及びスイッチャブルキャパシタから選択される可変容量高品位コンデンサ（ＣＴ）であり、
   ・前記ディスクリート受動部品（ＤＰ）が高品位インダクタである、
   請求項１に記載のパッケージ。
3. それぞれに、アースへの並列分岐が接続され、該並列分岐内には高品位可変リアクタンス素子が配置されている少なくとも４つの回路ノードを有するシリアル信号線（ＳＬ）を有する、請求項１又は２に記載のパッケージ。
4. 前記シリアル信号線において、隣接する２つの前記回路ノード（Ｎ）間のそれぞれに、結合キャパシタ（ＫＣ）が配置されている、請求項３に記載のパッケージ。
5. 前記シリアル信号線（ＳＬ）の両端に配置された回路ノード（Ｎ）に、該シリアル信号線に並列にブリッジインダクタ（ＢＩ）が結合されている、請求項３又は４に記載のパッケージ。
6. 前記リアクタンス素子が、並列共振回路であり、該並列共振回路のそれぞれが、前記高品位可変容量コンデンサ（ＣＴ）及び高品位インダクタ（ＰＬ）を含む並列回路である、請求項３から５のいずれか１項に記載のパッケージ。
7. 前記リアクタンス素子が、直列インダクタである、請求項１から５のいずれか１項に記載のパッケージ。
8. 前記リアクタンス素子が、可変容量キャパシタである、請求項１から５のいずれか１項に記載のパッケージ。
9. 前記リアクタンス素子が、可変容量キャパシタ（ＣＴ）及びインダクタの直列回路である、請求項１から５のいずれか１項に記載のパッケージ。
10. 前記リアクタンス素子が、可変容量キャパシタ（ＣＴ）のアドミタンスインバータの直列回路である、請求項１から５のいずれか１項に記載のパッケージ。
11. ・前記高品位インダクタが、表面実装部品（ＳＭＤ）として構成され、それぞれ磁芯を有しており、
    ・前記表面実装部品が、隣接する位置に配置された２つの磁芯のそれぞれが、互いに約９０°回転するように、直線状に配置されている、請求項１から１０のいずれか１項に記載のパッケージ。
12. 前記制御装置（ＣＥ）が、前記チューナブル受動部品と共に、前記半導体部品（ＨＬＢ）に集積化されている、請求項１から１１のいずれか１項に記載のパッケージ。
13. 前記結合キャパシタ（ＫＣ）及びブリッジインダクタ（ＢＩ）が、集積化受動素子−ＩＰＤ−として構成され、前記第１のコンポーネント面（ＫＥ１）に配置されている、請求項１から１２のいずれか１項に記載のパッケージ。
14. 前記結合キャパシタ（ＫＣ）及びブリッジインダクタ（ＢＩ）が、前記半導体部品（ＨＬＢ）内に集積化されている、請求項１から１２のいずれか１項に記載のパッケージ。
15. 前記基板（Ｓ）及び／又は前記集積化受動素子が、ＬＴＣＣ若しくはＨＴＣＣセラミック又は積層体から選択される、請求項１から１４のいずれか１項に記載のパッケージ。
16. 前記第１のコンポーネント面（ＫＥ１）から離れた前記基板（Ｓ）の下面に、全ての外部端子（ＡＫ）が配置され、その上に、貫通接続（ＤＫ）及びインターコネクトを介して前記チューナブルフィルタが電気的に接続されている、請求項１から１５のいずれか１項に記載のパッケージ。
17. 前記基板（Ｓ）内に、前記チューナブルフィルタの受動素子が集積化されている、請求項１から１６のいずれか１項に記載のパッケージ。
18. ・前記パッケージ（Ｐ）内に他の素子が集積化され、前記第１又は第２のコンポーネント面（ＫＥ１、ＫＥ２）に配置され、
    ・前記他の素子は、パワーアンプ、ＬＮＡ、音響フィルタ、デュプレクサ、ダイプレクサ及び高周波半導体装置から選択される、請求項１から１７のいずれか１項に記載のパッケージ。
19. 前記可変容量コンデンサ（ＣＴ）が、スイッチャブルＭＥＭＳコンデンサ又はスイッチャブルＭＩＭコンデンサのアレイとして構成されている、請求項１から１８のいずれか１項に記載のパッケージ。
20. 前記シリアル信号線において、隣接する２つの前記回路ノード（Ｎ）間のそれぞれに、結合キャパシタの代わりに結合インダクタが配置されている、請求項５から１９のいずれか１項に記載のパッケージ。
21. 前記シリアル信号線（ＳＬ）の両端に配置された回路ノード（Ｎ）に、該シリアル信号線に並列にブリッジキャパシタが結合されている、請求項５から２０のいずれか１項に記載のパッケージ。

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