JP6381054B2 - メモリデバイスに関連するコマンドの無効化 - Google Patents

メモリデバイスに関連するコマンドの無効化 Download PDF

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Description

ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスのコマンドトレーニングは、デバイスに関連するコマンドバスをトレーニングするために実行され得る。トレーニングは、タイミングまたは電圧を変動（ｍａｒｇｉｎｉｎｇ）させながら、機能的な書き込み／読み込みトラフィックを使用して、コマンドバスをテストすることを含み得る。トレーニング中に不具合が検出された場合、通常、ＤＲＡＭデバイスが不良状態であり、完全リセットを実施する必要があると想定される。特定のメモリデバイスに関する問題は、不良コマンドがポストパッケージリペア（ＰＰＲ）コマンドとして、間違って受信され得るという点である。ＰＰＲコマンドは、行（ｒｏｗ）置換ヒューズをメモリデバイス内に焼き込むことを可能にし得る。間違ってヒューズを焼き込むと、貴重なＰＰＲリソースの永久的な消費（実際の修復にリソースが残されなくなる原因）と、下流の不具合をもたらす不完全な行のヒューズと、リセットしても復旧しない未定義の状態へとメモリデバイスを置くこととを含む、深刻な潜在的問題が発生し得る。
本明細書に取り込まれ、その一部を構成する添付図面は、本明細書で説明されている１または複数の実施形態を図示し、解説と併せて、これらの実施形態を説明する。
コンピューティングデバイスの例示的な実施形態のブロック図を図示する。 コンピューティングデバイスに含まれ得る、処理論理回路および一次記憶装置の例示的な実施形態を図示する。 メモリデバイスの例示的な実施形態を図示する。 メモリデバイスと関連し得る、モードレジスタの例示的な実施形態を図示する。 メモリデバイスに関連するコマンドを無効化するべく実行され得る例示的な動作のフロー図を図示する。 無効化されたコマンドのインスタンスを処理するべく、メモリデバイスによって実行され得る例示的な動作のフロー図を図示する。
以下の詳細な説明は、添付図面を参照するものである。複数の異なる図面における複数の同一の参照番号は、複数の同一または同様の構成要素を識別し得る。また、以下の詳細な説明は、本発明を限定するものではない。
コンピューティングデバイスは、例えば、処理論理回路、およびストレージを含み得る。処理論理回路は、ストレージに保存され得る情報を実行および／または操作し得る論理回路（例えばハードウェア）を含み得る。情報は、例えば、データおよび／またはコンピュータ実行可能命令を含み得る。
ストレージは、情報を保存するのに使用され得る１または複数のメモリデバイスを含み得る。ストレージは揮発性および／または不揮発性であり得る。揮発性であるストレージは、ストレージから電源を除去した場合に、ストレージ内に保存された情報を失い得る。不揮発性であるストレージは、ストレージから電源を除去した場合でも、ストレージ内の情報を保持し得る。揮発性であるストレージは、揮発性ストレージと称され、不揮発性であるストレージは、不揮発性ストレージと称される。
例えば、コンピューティングデバイスは、プロセッサまたはストレージを含み得る。ストレージは、情報を保存するのに使用され得る１または複数のメモリデバイスを含み得る。情報は、例えば、プロセッサによって操作され得るデータ、および／または、プロセッサによって実行され得る複数のコンピュータ実行可能命令を含み得る。
メモリデバイスは、コンピューティングデバイスのための揮発性および／または不揮発性ストレージを提供する。コンピューティングデバイスから電源を除去した後も存続する情報は、コンピューティングデバイスのための不揮発性ストレージを提供し得る複数のメモリデバイス内に保存され得る。
コンピューティングデバイスに揮発性ストレージを提供するメモリデバイス内に保存された情報は、コンピューティングデバイスから電源を除去した後に失われ得る。
コンピューティングデバイスは、コンピューティングデバイス内に含まれる処理論理回路を、コンピューティングデバイスに含まれる１または複数のメモリデバイスとインターフェース接続するべく使用され得るメモリコントローラを含み得る。メモリコントローラは、様々な操作を実行するべく、メモリデバイスに対し、コマンドの１または複数のインスタンスを生成および発行（例えば送信）する。
例えば、プロセッサは、ストレージ内の場所にデータを書き込み得る。その場所にデータを保存するためのストレージ領域は、ストレージに含まれる複数のメモリデバイスによって提供され得る。プロセッサは、データをメモリデバイスに書き込むべく、メモリデバイスに対し、コマンドの１または複数のインスタンスを生成および発行し得るメモリコントローラを含み得る。
メモリデバイスは、様々な種類のコマンドをサポートし得る。コマンドは、例えば、標準コマンドおよび／またはベンダ固有コマンドを含み得る。標準コマンドは、業界標準によって指定され得るコマンドを含み得る。例えば、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ （ＪＥＤＥＣ） Ｓｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙ Ａｓｓｏｃｉａｔｉｏｎは、メモリデバイスに関する、様々な業界標準を策定した。ＪＥＤＥＣが策定した業界標準の例には、第４世代ダブルデータレート（ＤＤＲ４）メモリデバイスに関する要件の最小セットを定義する、ＪＥＳＤ７９−４が含まれる。
ベンダ固有コマンドは、例えば、メモリデバイスの特定のベンダによって定義され得る非標準コマンドであり得る。コマンドはベンダによって定義され得るので、コマンドに関連する機能は、文書化されている場合も、文書化されていない場合もあり得る。従って、ベンダ固有コマンドのインスタンスをメモリデバイスに発行すると、メモリデバイスが未知の状態に置かれ得る。
例えば、特定のベンダからのメモリデバイスは、ベンダ定義の動作モードにコマンドを置く、そのベンダのみに知られている、ベンダ固有コマンドへのサポートを含み得る。ベンダ固有コマンドのインスタンスをメモリデバイスに対して発行すると、メモリデバイスは、そのメモリデバイスをベンダ定義の動作モードに置き得るコマンドのインスタンスを実行し得る。この動作モードは非標準なので、メモリデバイスがどのモードになるか明確でなく、したがって、デバイスは未知の状態にあると見なされ得る。
メモリデバイスによってサポートされているコマンドには、例えば、ポストパッケージリペア（ＰＰＲ）コマンドが含まれ得る。ＰＰＲコマンドは、例えば、メモリデバイスのパッケージ後に、メモリデバイスを修復するのに使用され得る。修復には、デバイスを修復するべく、メモリデバイス内の論理回路を不可逆的に変更することが含まれ得る。
例えば、メモリデバイスは、情報をメモリデバイス内に保存するのに使用され得る、メモリセルの１または複数のスペア行を含んでいると仮定する。さらに、メモリデバイスは、現在使用中の行を、スペア行の１つに対して不可逆的に再マッピングすることを可能にするＰＰＲコマンドをサポートしていると仮定する。
ここで、メモリデバイスは、現在使用中の行に、不良メモリセルを含んでいると仮定する。ＰＰＲコマンドのインスタンスは、メモリデバイスに発行され、現在使用中の行をスペア行の１つに再マッピングし得る。メモリデバイスは、ＰＰＲコマンドのインスタンスを取得（例えば、読み込み、受信）して、処理する。処理は、メモリデバイスを修復し、かつ、不良メモリセルを含む行をメモリデバイスがそれ以降使用しないようにするべく、不良メモリセルを含む現在使用中の行を、スペア行の１つに不可逆的に再マッピングすることを含み得る。
コマンドの様々なインスタンスが、様々なタイミングで、様々な理由により、メモリデバイスに発行され得る。例えば、コンピューティングデバイスの電源が入れられた後で、コンピューティングデバイスに関連するメモリコントローラは、例えば、メモリコントローラからメモリデバイスへとコマンドのインスタンスを配送するのに使用され得るコマンドバスをトレーニング、および／または、テストするべく、コマンドの様々なインスタンスを、１または複数のメモリデバイスへ発行し得る。
メモリデバイスに発行されたコマンドのインスタンスが、メモリデバイスによって、例えば、ベンダ固有コマンドまたはＰＰＲコマンドとして間違って解釈された場合、問題が発生し得る。例えば、メモリコントローラとメモリデバイスとの間のトレーニングシーケンスに、メモリコントローラとメモリデバイスとの間でコマンドの様々なインスタンスを送信することが含まれていると仮定する。さらに、トレーニングシーケンス中に、メモリデバイスが、コマンドのインスタンスの１つをＰＰＲコマンドとして間違って解釈すると仮定する。
間違って解釈されたコマンドのインスタンスの処理中、メモリデバイスは意図せずして、メモリセルの行を、メモリセルの利用可能なスペア行で再マッピングし得る。この不必要な再マッピングは、結果として、メモリデバイスに関連する貴重なリソースの不必要な消費、つまり、スペアメモリセルの限られた利用可能な行の不必要な消費につながり得る。本明細書で説明されている１または複数の技術は、例えば、コマンドのインスタンスがメモリデバイスによって間違って解釈された場合に発生し得る問題を回避し得る。本明細書で説明されている１または複数の技術は、コンピューティングデバイス内で実装され得る。
本明細書で説明されている１または複数の技術を実装し得るコンピューティングデバイスの例には、スマートフォン、タブレット、デスクトップ型コンピュータ、または、ウルトラブックが含まれるが、これらに限定されない。図１は、本明細書で説明されている１または複数の技術を実装し得るコンピューティングデバイス１００の例示的な実施形態のブロック図を図示する。
図１において、コンピューティングデバイス１００は、例えば、処理論理回路２２０、一次記憶装置２３０、基本入力／出力システム（ＢＩＯＳ）１４０、二次記憶装置１５０、１または複数の入力デバイス１６０、１または複数の出力デバイス１７０、１または複数の通信インターフェース１８０など、様々なコンポーネントを含み得る。
図１は、本明細書で説明されている１または複数の技術を実装し得るコンピューティングデバイスの例示的な実施形態を図示していることに留意すべきである。本明細書で説明されている１または複数の技術を実装し得るコンピューティングデバイスの他の実施形態は、図１で図示されているコンポーネントより多いコンポーネント、または、より少ないコンポーネントを含み得る。さらに、コンポーネントは、図１で図示されているものと異なる方法で配置され得る。
例えば、本明細書で説明されている１または複数の技術を実装し得るコンピューティングデバイスの一実施形態において、二次記憶装置１５０の一部は、「クラウド」ストレージを提供するリモートサイトに含まれ得る。 リモートサイトには、例えばインターネットなどの通信ネットワークを介して、コンピューティングデバイスからアクセスできる。通信インターフェース１８０は、コンピューティングデバイスを通信ネットワークとインターフェース接続するのに使用され得る。
また、本明細書で説明される１または複数の技術を実装し得るコンピューティングデバイスの他の実施形態に含まれる様々なコンポーネントによって実行される機能は、本明細書で説明されている方法と異なる方法でコンポーネントの間で割り当てられ得ることに留意すべきである。
コンピューティングデバイス１００は、例えば、処理論理回路２２０、二次記憶装置１５０、１または複数の入力デバイス１６０、１または複数の出力デバイス１７０、および／または、１または複数の通信インターフェース１８０など、コンピューティングデバイス１００内のコンポーネントの間における通信を可能にし得る入力／出力（Ｉ／Ｏ）バス１１０を含み得る。通信は特に、例えばコンポーネント間でのデータおよび／または制御信号の転送を含み得る。Ｉ／Ｏバス１１０を実装するのに使用され得るＩ／Ｏバスの例には、シリアルＡＴＡ（ＳＡＴＡ）バス、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）バス、ＰＣＩエクスプレス（ＰＣＩ−ｅ）バス、ユニバーサルシリアルバス（ＵＳＢ）、スモールコンピュータシステムインターフェース（ＳＣＳＩ）バス、シリアルアタッチドＳＣＳＩ（ＳＡＳ）バスなどが含まれるが、これらに限定されない。
コンピューティングデバイス１００は、一次記憶装置２３０内に保存され得る情報が、処理論理回路２２０と一次記憶装置２３０との間で転送されることを可能にし得るバス１９０を含み得る。情報には、例えば、処理論理回路２２０によって実行、操作、および／または、他の態様で処理され得る、コンピュータ実行可能命令および／またはデータが含まれ得る。
また、バス１９０は、処理論理回路２２０に含まれ得るメモリコントローラと、一次記憶装置２３０に含まれ得る１または複数のメモリデバイスとの間で、１または複数のコマンドのインスタンスを転送するための対応機能を含み得る。処理論理回路２２０に含まれ得るメモリコントローラ、および、一次記憶装置２３０に含まれ得るメモリデバイスの例は、以下でさらに詳細に説明される。
処理論理回路２２０は、情報を解釈、実行、および／または、他の態様で処理するための論理回路を含み得る。情報には、例えば一次記憶装置２３０および／または二次記憶装置１５０に保存され得る情報が含まれ得る。加えて、情報には、１または複数の入力デバイス１６０および／または通信インターフェース１８０によって取得され得る情報が含まれ得る。
処理論理回路２２０は、様々な異種のハードウェアを含み得る。ハードウェアには、例えば、情報を解釈、実行、操作、および／または、他の態様処理し得る、例えば、１または複数のプロセッサ、マイクロプロセッサ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け命令セットプロセッサ（ＡＳＩＰ）、特定用途向け集積回路（ＡＳＩＣ）、コンプレックスプログラマブルロジックデバイス（ＣＰＬＤ）、グラフィックスプロセッシングユニット（ＧＰＵ）、および／または、他の態様での処理論理回路の、いくつかの組み合わせが含まれ得る。処理論理回路２２０は、シングルコアまたはマルチコアを有し得る。処理論理回路２２０を実装するのに使用され得るプロセッサの例には、カリフォルニア州サンタクララのＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎから入手可能な、Ｉｎｔｅｌ（登録商標） Ｘｅｏｎ（登録商標）プロセッサ、および、Ｉｎｔｅｌ（登録商標） Ａｔｏｍ（商標）ブランドプロセッサが含まれるが、これらに限定されない。
入力デバイス１６０は、情報をコンピューティングデバイス１００へ入力するのに使用され得る１または複数のデバイスを含み得る。これらのデバイスには、例えば、キーボード、コンピュータマウス、マイク、カメラ、トラックボール、ジャイロデバイス（例えば、ジャイロスコープ）、ミニマウス、タッチパッド、スタイラス、グラフィックスタブレット、タッチスクリーン、ジョイスティック（アイソトニックまたはアイソメトリック）、ポインティングスティック、加速度計、手の平マウス、足用マウス、パック、眼球制御デバイス、指マウス、ライトペン、ライトガン、神経デバイス、アイトラッキングデバイス、ステアリングホイール、ヨーク、ジョグダイヤル、スペースボール、方向パッド、ダンスパッド、ソープマウス、力覚デバイス、触覚デバイス、多点入力デバイス、ディスクリートポインティングデバイス、および／または、他のいくつかの入力デバイスが含まれ得る。
本発明は、上で開示されている特定の実施形態に限定されるものではなく、本発明には、以下の添付されている特許請求の範囲に入る特定の実施形態および均等物のいずれか、および、すべてが含まれることを意図している。
［項目１］
メモリデバイスであって、
コマンドが上記メモリデバイスに対して無効化されているかどうかを示す値を含むモードレジスタと、
デバイス処理論理回路と
を備え、
上記デバイス処理論理回路が、
上記コマンドのインスタンスを取得し、
上記モードレジスタに含まれる上記値に基づいて、上記コマンドの上記インスタンスが、上記デバイス処理論理回路によって実行されるべきかどうか判定するためのものである、
メモリデバイス。
［項目２］
上記デバイス処理論理回路がさらに、
上記コマンドが無効化されていることを示す上記値に基づいて、上記コマンドの上記インスタンスを実行しない、
項目１に記載のメモリデバイス。
［項目３］
上記デバイス処理論理回路がさらに、上記コマンドが無効化されていないことを示す上記値に基づいて上記コマンドの上記インスタンスを実行する、項目１または２に記載のメモリデバイス。
［項目４］
上記モードレジスタがフィールドを含み、上記コマンドが無効化されているかどうかを示す上記値が上記フィールドに含まれる、項目１から３のいずれか一項に記載のメモリデバイス。
［項目５］
上記コマンドの上記インスタンスが、バスを介して取得される、項目１から４のいずれか一項に記載のメモリデバイス。
［項目６］
上記コマンドの上記インスタンスが、メモリコントローラによって生成され、上記コマンドの上記インスタンスが、上記メモリコントローラによって、上記バスを介して、上記メモリデバイスへと転送される、項目５に記載のメモリデバイス。
［項目７］
上記メモリコントローラが、コンピューティングデバイス内に含まれる処理論理回路と関連する、項目６に記載のメモリデバイス。
［項目８］
上記デバイス処理論理回路がさらに、
第２のコマンドのインスタンスおよび値を取得し、
上記第２のコマンドの上記インスタンスを実行し、上記第２のコマンドの上記インスタンスの上記実行が、上記モードレジスタ内の上記値の設定を含む、項目１から７のいずれか一項に記載のメモリデバイス。
［項目９］
上記コマンドはベンダ固有コマンドである、項目１から８のいずれか一項に記載のメモリデバイス。
［項目１０］
上記コマンドは、ポストパッケージリペア（ＰＰＲ）コマンドである、項目１から９のいずれか一項に記載のメモリデバイス。
［項目１１］
上記コマンドをそれ以降無効化しないようにするイベントが発生し、上記イベント発生後、上記モードレジスタが、上記コマンドが無効化されていないことを示す値に設定される、項目１から１０のいずれか一項に記載のメモリデバイス。
［項目１２］
上記イベントは、上記メモリデバイスの電源サイクル、または、上記メモリデバイスのリセットである、項目１１に記載のメモリデバイス。
［項目１３］
メモリデバイスと、
上記メモリデバイスに対して、コマンドが無効化されているかどうかを示す値を保持するモードレジスタと、
上記コマンドのインスタンスを取得し、
上記モードレジスタが保持する上記値に基づいて、上記デバイス処理論理回路によって、上記コマンドの上記インスタンスが実行されるべきかどうか判定するための
デバイス処理論理回路と
を備える、コンピューティングデバイス。
［項目１４］
上記モードレジスタおよび上記デバイス処理論理回路が上記メモリデバイスに含まれる、項目１３に記載のコンピューティングデバイス。
［項目１５］
上記コマンドのインスタンスを生成するためのメモリコントローラと、
上記メモリコントローラから上記メモリデバイスへと上記コマンドの上記インスタンスを転送するためのバスと、
を備える、項目１３または１４に記載のコンピューティングデバイス。
［項目１６］
上記コマンドが無効化されていないと判定された場合に、上記デバイス処理論理回路が上記コマンドの上記インスタンスをさらに実行する、項目１３から１５のいずれか一項に記載のコンピューティングデバイス。
［項目１７］
上記コマンドがポストパッケージリペア（ＰＰＲ）コマンドである、項目１３から１６のいずれか一項に記載のコンピューティングデバイス。
［項目１８］
上記デバイス処理論理回路がさらに、
第２のコマンドのインスタンスおよび値を取得し、
上記第２のコマンドの上記インスタンスを実行し、
上記第２のコマンドの上記インスタンスの上記実行が、上記モードレジスタ内での上記値の設定を含む、
項目１３から１７のいずれか一項に記載のコンピューティングデバイス。
［項目１９］
１または複数のコンピュータ実行可能命令を実行するための処理論理回路と、
上記処理論理回路を上記メモリデバイスとインターフェースで接続するためのメモリコントローラと、
を含み、
上記処理論理回路によるコンピュータ実行可能命令の実行の結果、上記メモリコントローラが上記コマンドの上記インスタンスを生成する、
項目１３から１８のいずれか一項に記載のコンピューティングデバイス。
［項目２０］
上記メモリデバイスの電源サイクルまたはリセットの結果、上記モードレジスタが、上記コマンドが無効化されていないことを示す値を含むようになる、項目１３から１９のいずれか一項に記載のコンピューティングデバイス。
［項目２１］
メモリデバイスでコマンドのインスタンスを取得する段階と、
上記メモリデバイス内に含まれるモードレジスタのフィールドに保持される値に基づいて、上記コマンドの上記インスタンスが、上記メモリデバイスによって実行されるべきかどうか判定する段階と
を含み、
上記モードレジスタが、上記メモリデバイスの動作モードを指定するためのレジスタであり、上記メモリデバイスの電源サイクルまたはリセットが実行されるまで、上記値が上記フィールドに保持される方法。
［項目２２］
メモリデバイスでコマンドのインスタンスを取得する手段と、
上記メモリデバイス内に含まれるモードレジスタのフィールドに保持される値に基づいて、上記コマンドの上記インスタンスが上記メモリデバイスによって実行されるべきかどうか判定するための手段と
を含み、
上記モードレジスタが、上記メモリデバイスの動作モードを指定するためのレジスタであり、
上記メモリデバイスの電源サイクルまたはリセットが実行されるまで、上記値は上記フィールドに保持される装置。
［項目２３］
コマンドがメモリデバイスに対して無効化されているかどうかを示す値を保持するための手段と、
上記コマンドのインスタンスを取得するための手段と、
上記メモリデバイスに対し上記コマンドが無効化されているかどうかを示す上記値に基づいて、上記コマンドの上記インスタンスが実行されるべきかどうかを判定する手段と
を含む装置。
［項目２４］
上記コマンドが無効化されていないと判定された場合に上記コマンドの上記インスタンスを実行するための手段をさらに含む、項目２３に記載の装置。
［項目２５］
上記コマンドが無効化されていると判定された場合に上記コマンドの上記インスタンスを実行しないための手段をさらに含む、項目２３または２４に記載の装置。
［項目２６］
上記コマンドが、ベンダ固有コマンドであるか、または、ポストパッケージリペア（ＰＰＲ）コマンドである、項目２３から２５のいずれか一項に記載の装置。
出力デバイス１７０には、コンピューティングデバイス１００からの情報を出力し得る１または複数のデバイスが含まれ得る。これらのデバイスには、例えば、陰極線管（ＣＲＴ）、プラズマディスプレイデバイス、発光ダイオード（ＬＥＤ）ディスプレイデバイス、液晶ディスプレイ（ＬＣＤ）デバイス、真空蛍光ディスプレイ（ＶＦＤ）デバイス、表面伝導型電子放出素子ディスプレイ（ＳＥＤ）デバイス、電界放出ディスプレイ（ＦＥＤ）デバイス、力覚デバイス、触覚デバイス、プリンタ、スピーカ、ビデオプロジェクタ、立体ディスプレイデバイス、プロッタ、タッチスクリーン、および／または、他のいくつかの出力デバイスが含まれ得る。
出力デバイス１７０は、例えば、処理論理回路２２０から命令を受けて、コンピューティングデバイス１００からの情報を出力する。情報の出力には、出力デバイス１７０上に情報を提示（例えば、表示、印刷）することが含まれ得る。情報には、例えば、テキスト、グラフィカルユーザインターフェース（ＧＵＩ）要素（例えば、ウィンドウ、ウィジェット、および／または、他のＧＵＩ要素）、音声（例えば、音楽、サウンド）、および／または、出力デバイス１７０によって出力され得る他の情報が含まれ得る。
通信インターフェース１８０は、コンピューティングデバイス１００を、例えば、１または複数の通信ネットワークとインターフェース接続するための論理回路を含み、コンピューティングデバイス１００が、通信ネットワークに結合された１または複数のエンティティ（例えばノード）と通信することを可能にする。通信ネットワークには、例えば、インターネット、広域ネットワーク（ＷＡＮ）、ローカルエリアネットワーク（ＬＡＮ）、３Ｇおよび／または４Ｇネットワークが含まれ得る。
通信インターフェース１８０は、コンピューティングデバイス１００が、通信ネットワークに結合されているエンティティと通信することを可能にし得る、１または複数のトランシーバのような機構を含み得る。通信インターフェース１８０の例には、内蔵型ネットワークアダプタ、ネットワークインターフェースカード（ＮＩＣ）、パーソナルコンピュータメモリカード国際協会（ＰＣＭＣＩＡ）ネットワークカード、カードバスネットワークアダプタ、ワイヤレスネットワークアダプタ、ユニバーサルシリアルバス（ＵＳＢ）ネットワークアダプタ、モデム、および／または、コンピューティングデバイス１００を通信ネットワークとインターフェース接続するのに適した他のデバイスが含まれ得る。
一次記憶装置２３０および二次記憶装置１５０は、コンピューティングデバイス１００のための情報を保存するべく使用され得る、１または複数のメモリデバイスを含み得る。メモリデバイスは、例えば、メモリデバイス内に保存されている情報へのシリアルアクセス、またはランダムアクセスをサポートし得る。メモリデバイスに保存されている情報へのシリアルアクセスをサポートするメモリデバイスは、シリアルメモリデバイスと称され得る。メモリデバイス内に保存されている情報へのランダムアクセスをサポートするメモリデバイスは、ランダムアクセスメモリ（ＲＡＭ）デバイスと称され得る。
メモリデバイスは、例えば、揮発性メモリデバイス、または、不揮発性メモリデバイスであり得る。揮発性メモリデバイスは、電源をメモリデバイスから除去した後で、デバイス内に保存されている情報を失い得るメモリデバイスであり得る。不揮発性メモリデバイスは、電源をメモリデバイスから除去した後でも、メモリデバイス内に保存されている情報を保持し得るメモリデバイスであり得る。
コンピューティングデバイス１００で使用され得るメモリデバイスの例には、ダイナミックＲＡＭ（ＤＲＡＭ）デバイス、フラッシュメモリデバイス、スタティックＲＡＭ（ＳＲＡＭ）デバイス、ゼロキャパシタＲＡＭ（ＺＲＡＭ）デバイス、ツイントランジスタＲＡＭ（ＴＴＲＡＭ）デバイス、リードオンリーメモリ（ＲＯＭ）デバイス、強誘電体トランジスタＲＡＭ（ＦｅＴＲＡＭ）デバイス、磁気抵抗性ＲＡＭ（ＭＲＡＭ）デバイス、相変化メモリ（ＰＣＭ）デバイス、ＰＣＭ・スイッチ（ＰＣＭＳ）デバイス、ナノワイヤベースのデバイス、抵抗変化型ＲＡＭメモリ（ＲＲＡＭ（登録商標））デバイス、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）デバイスが含まれ得るが、これらに限定されない。
一次記憶装置２３０は、メモリバス１９０を介して、処理論理回路２２０からアクセス可能であり得る。一次記憶装置２３０は、オペレーティングシステム（ＯＳ）および／またはソフトウェアアプリケーションに関連（例えば実装）し得る、コンピュータ実行可能命令および／またはデータを保存し得る。コンピュータ実行可能命令は、処理論理回路２２０によって実行、解釈、および／または、他の態様で処理され得る。
一次記憶装置２３０は、処理論理回路２２０のための情報を保存する１または複数のメモリデバイスを使用して実装され得る。情報には、処理論理回路２２０によって実行され得る実行可能命令が含まれ得る。また、情報には、処理論理回路２２０によって操作され得るデータが含まれ得る。メモリデバイスには、揮発性デバイス、および／または、不揮発性メモリデバイスが含まれ得る。
上記の通り、一次記憶装置２３０は、ＯＳと関連するコンピュータ実行可能命令を保存し得る。ＯＳは、様々な従来のオペレーティングシステム機能を実装し得る従来のオペレーティングシステムであり得る。これらの機能には、例えば、（１）処理論理回路２２０によって実行されるソフトウェアアプリケーションの１または複数の部分のスケジューリング、（２）一次記憶装置２３０の管理、（３）コンピューティングデバイス１００内の様々なコンポーネント（例えば、入力デバイス１６０、出力デバイス１７０、通信インターフェース１８０、二次記憶装置１５０）、および、これらのコンポーネントによって受信および／または送信される情報へのアクセスの制御が含まれ得る。
使用され得るオペレーティングシステムの例には、Ｌｉｎｕｘ（登録商標）オペレーティングシステム、Ｍｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ（登録商標）オペレーティングシステム、Ｓｙｍｂｉａｎ（登録商標）オペレーティングシステム、Ｍａｃ ＯＳ（登録商標）オペレーティングシステム、ｉＯＳ（登録商標）オペレーティングシステム、Ｃｈｒｏｍｅ ＯＳ（登録商標）、およびＡｎｄｒｏｉｄ（登録商標）オペレーティングシステムが含まれ得るが、これらに限定されない。使用され得るＬｉｎｕｘ（登録商標）オペレーティングシステムのディストリビューションは、ノースカロライナ州ローリーのＲｅｄ Ｈａｔ Ｃｏｒｐｏｒａｔｉｏｎから入手可能なＲｅｄ Ｈａｔ Ｌｉｎｕｘ（登録商標）である。使用され得るＭｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ（登録商標）オペレーティングシステムのバージョンには、ワシントン州レドモンドのＭｉｃｒｏｓｏｆｔ Ｉｎｃ．から入手可能な、Ｍｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ Ｍｏｂｉｌｅ（登録商標）、Ｍｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ ８．１（登録商標）、Ｍｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ ８（登録商標）、Ｍｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ ７（登録商標）、Ｍｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ Ｖｉｓｔａ（登録商標）、およびＭｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ ＸＰ（登録商標）オペレーティングシステムが含まれる。Ｓｙｍｂｉａｎ（登録商標）オペレーティングシステムは、アイルランドのダブリンにあるＡｃｃｅｎｔｕｒｅ ＰＬＣから入手可能である。Ｍａｃ ＯＳ（登録商標）およびｉＯＳ（登録商標）オペレーティングシステムは、カリフォルニア州クパチーノにあるＡｐｐｌｅ， Ｉｎｃ．から入手可能である。Ｃｈｒｏｍｅ ＯＳ（登録商標）およびＡｎｄｒｏｉｄ（登録商標）オペレーティングシステムは、カリフォルニア州メンローパークにあるＧｏｏｇｌｅ， Ｉｎｃ．から入手可能である。
また、上記の通り、一次記憶装置２３０は、ソフトウェアアプリケーションに関連するコンピュータ実行可能命令を保存し得る。アプリケーションは、コンピューティングデバイス１００上で実行され得るＯＳの制御下で実行され得る。アプリケーションおよび／またはＯＳは、例えば、情報を（例えば、二次記憶装置１５０から）取得する、および、情報を出力デバイス１７０上で出力（例えば、表示）する、などの様々な操作を実行するための複数の対応機能を含み得る。これらの対応機能は、アプリケーションおよび／またはＯＳに含まれるデータおよび／またはコンピュータ実行可能命令を使用することで実装され得る。
二次記憶装置１５０は、コンピューティングデバイス１００によって使用され得る情報のための二次記憶装置を提供し得る。情報には、処理論理回路２２０によって操作され得るデータが含まれ得る。また、情報には、処理論理回路２２０によって実行される前に一次記憶装置２３０へ転送され得るコンピュータ実行可能命令が含まれ得る。
二次記憶装置１５０は、情報を保存するのに使用され得るストレージデバイス１５５を含み得る。ストレージデバイス１５５は、Ｉ／Ｏバス１１０を介して、処理論理回路２２０からアクセス可能であり得る。ストレージデバイス１５５は、情報のいくつか、またはすべてを保存し得る。
ストレージデバイス１５５は、情報を保存するための揮発性ストレージおよび／または不揮発性ストレージを含み得る。ストレージデバイス１５５を実装するのに使用され得るデバイスの例には、磁気ディスクドライブ、光学ディスクドライブ、ランダムアクセスメモリ（ＲＡＭ）ディスクドライブ、フラッシュドライブ、サムドライブ、ソリッドステートディスクドライブＳＳＤ、ハイブリッドドライブが含まれるが、これらに限定されない。ストレージデバイス１５５によって保存される情報は、ストレージデバイス１５５に含まれる、１または複数の、非一過性で有形のコンピュータ可読媒体に保存され得る。ストレージデバイス１５５に含まれ得る非一過性で有形のコンピュータ可読媒体の例には、磁気ディスク、光学ディスク、揮発性メモリデバイス、および／または、不揮発性メモリデバイスが含まれ得る。
ＢＩＯＳ１４０は、例えば、コンピューティングデバイス１００の１または複数の部分を初期化するのに使用され得るファームウェアを含み得る。ファームウェアは、実行された場合に、例えば、バス１９０の１または複数の部分をトレーニングおよび／またはテストし得るコンピュータ実行可能命令を含み得る。
例えば上記の通り、バス１９０は、処理論理回路２２０に含まれ得るメモリコントローラと、一次記憶装置２３０に含まれ得る１または複数のメモリデバイスとの間で、コマンドのインスタンスを転送するのに使用され得る。ＢＩＯＳ１４０に含まれるファームウェアは、処理論理回路２２０によって実行された場合に、例えば、コマンドの１または複数のインスタンスが、メモリコントローラによって、バス１９０を介してメモリデバイスに対して生成および／または発行されるようにする、コンピュータ実行可能命令を含み得る。コマンドのインスタンスは、メモリコントローラおよび／またはメモリデバイスをトレーニングするのに使用され得る。トレーニングの結果、将来のコマンドのインスタンスは、メモリコントローラとメモリデバイスとの間で誤り無く無事に転送され得る。
また、ＢＩＯＳ１４０は、一次記憶装置２３０に含まれ得る、１または複数のメモリデバイスにおけるコマンドの特定のインスタンスの実行を無効化するのに使用され得る１または複数の技術をファームウェアに組み入れ得る。これらの技術の詳細は、以下でさらに論じられる。
図２は、処理論理回路２２０および一次記憶装置２３０の例示的な実施形態を図示する。図２において、処理論理回路２２０は、１または複数のコア２２２ａ−ｎ、および、メモリコントローラ２２４を含み得る。一次記憶装置は、１または複数のメモリデバイス３００ａ−ｎを含み得る。
コア２２２ａ−ｎは、例えば、汎用プロセッサコアおよび／またはグラフィックプロセッサコアを実装し得る論理回路を含み得る。論理回路は、例えば、一次記憶装置２３０、二次記憶装置１５０、および／または、ＢＩＯＳ１４０に含まれる情報を、解釈、実行、操作、および／または、他の態様で処理し得る。
メモリコントローラ２２４は、例えば、コア２２２ａ−ｎを一次記憶装置２３０とインターフェース接続し、情報および／またはコマンドのインスタンスがコア２２２ａ−ｎとメモリデバイス３００ａ−ｎとの間で転送されることを可能にし得る論理回路を含み得る。この情報は、例えば、コア２２２ａ−ｎによって処理（例えば、実行、操作）され得るデータ、および／または、コンピュータ実行可能命令を含み得る。コマンドのインスタンスには、例えば、メモリデバイス３００ａ−ｎのうちの１または複数に対し、様々な操作を実行するように命令し得るコマンドのインスタンスが含まれ得る。例えば、コマンドのインスタンスには、メモリデバイス３００に対し、上述のように、メモリデバイス３００に含まれるメモリセルの行を再マッピングするよう命令するのに使用され得るＰＰＲコマンドのインスタンスが含まれ得る。
メモリデバイス３００は、コンピューティングデバイス１００のための情報を保存するのに使用され得る論理回路を含み得る。情報には、例えば上述のように、データおよび／またはコンピュータ実行可能命令が含まれ得る。
メモリデバイス３００は、一次記憶装置２３０の一部であり得るメモリモジュール上に含まれ得る。例えば、メモリデバイス３００ａ−ｎのうちの１または複数は、一次記憶装置２３０内に含まれ得る、デュアルインラインメモリモジュール（ＤＩＭＭ）、および／または、シングルインラインメモリモジュール（ＳＩＭＭ）上に含まれ得る。メモリモジュールは、メモリデバイス３００とバス１９０との間に電気接続を提供し得るソケットに差し込まれ得る。
メモリデバイス３００は、メモリデバイス３００に保存されている情報のための揮発性ストレージおよび／または不揮発性ストレージを提供し得る。メモリデバイス３００を実装するのに使用され得るメモリデバイスの例には、ＤＲＡＭデバイス、フラッシュメモリデバイス、ＳＲＡＭデバイス、ＺＲＡＭデバイス、ＴＴＲＡＭデバイス、ＦｅＴＲＡＭデバイス、ＭＲＡＭデバイス、ＰＣＭデバイス、ＰＣＭＳデバイス、ナノワイヤベースのデバイス、ＲＲＡＭ（登録商標）デバイス、ＥＥＰＲＯＭデバイスが含まれるが、これらに限定されない。例えば、メモリデバイス３００は、低消費電力第４世代ダブルデータレート（ＬＰＤＤＲ４）ＤＲＡＭデバイスであり得る。
図３は、メモリデバイス３００の例示的な実施形態を図示する。図３において、メモリデバイス３００は、例えば、デバイス処理論理回路３１０およびデバイスストレージ３２０を含み得る。
デバイスストレージ３２０は、メモリデバイス３００に情報を保存し得る論理回路を含み得る。論理回路は、例えば、情報を保存し得る１または複数のメモリセルを含み得る。デバイスストレージ３２０は、情報のための不揮発性ストレージおよび／または揮発性ストレージを提供し得る。
デバイス処理論理回路３１０は、メモリコントローラ２２４からメモリデバイスによって取得され得る、コマンドのインスタンス、情報、および／または、信号（例えば、制御信号）を処理し得る論理回路を含み得る。処理には、例えば、メモリコントローラ２２４からメモリデバイス３００へとバス１９０を介して転送され得るコマンドの様々なインスタンスの実行が含まれ得る。
デバイス処理論理回路３１０は、モードレジスタ４００を含み得る。モードレジスタ４００は、メモリデバイス３００の１または複数の部分の動作モードを指定するのに使用され得るレジスタであり得る。図４は、モードレジスタ４００の例示的な実施形態を図示する。
図４において、モードレジスタ４００は、１または複数のフィールド４１０ａ−ｎを含み得る。フィールド４１０は、メモリデバイス３００の動作モードを指定するのに使用され得る。例えば、以下でさらに説明するにように、フィールド４１０は、コマンドがメモリデバイス３００内で無効化されているかどうかを指定するのに使用され得る。フィールド４１０は、メモリデバイス３００に関連し得る、他の目的に使用され得ることに留意すべきである。例えば、フィールド４１０は、メモリデバイス３００に関連するカラムアドレスストローブ（ＣＡＳ）レイテンシ、または、メモリデバイス３００に関連するバースト長を指定するのに使用され得る。
モードレジスタ４００は、メモリデバイス３００に関連する１または複数のコマンドを無効化するのに使用され得るフィールド４１０を含み得る。フィールド４１０は、メモリデバイス３００に関連する特定のイベント（例えば、メモリデバイス３００がリセットされる、または、メモリデバイス３００に電源サイクルが実行される）が発生するまで、フィールドに保有されている値が存続し得るという点で固着的であり得る。
例えば、メモリデバイス３００が、ＰＰＲコマンドの実行をサポートしていると仮定する。モードレジスタ４００内のフィールド４１０は、メモリデバイス３００に対してＰＰＲコマンドの実行が無効化されていることを、アサートされた（例えば、１に設定された）場合に示し得るビットを含み得る。このビットがアサートされた後、メモリデバイス３００によって受信されたＰＰＲコマンドのインスタンスは、メモリデバイス３００に関連するデバイス処理論理回路３１０がＰＰＲコマンドのインスタンスを実行しないようにする。メモリデバイス３００が、例えば、リセットされるか、または、電源サイクルを実行されるまで、このビットはアサートされた状態を保ち得て、メモリデバイス３００に関するＰＰＲコマンドの実行は無効化された状態を保ち得る。例えば、メモリデバイス３００は、アサートされた場合にメモリデバイス３００をリセットし得るＲｅｓｅｔ＿Ｎ信号をサポートし得る。Ｒｅｓｅｔ＿Ｎ信号がアサートされるまで、ビットはアサートされた状態を保ってもよく、ＰＰＲコマンドは、メモリデバイス３００に関して、無効化された状態を保ってもよい。
メモリデバイス３００に関連する他のコマンドは、同様の方法で無効化され得ることに留意すべきである。例えば、メモリデバイス３００は、様々なベンダ固有コマンドをサポートし得る。１または複数のフィールド４１０は、上述した通り、例えばメモリデバイス３００によって取得され得る、サポート対象のベンダ固有コマンドの１または複数のインスタンスの実行を無効化するのに使用され得る。メモリデバイス３００に関連する特定のイベントが発生するまで、コマンドは無効化された状態を保つという点で、メモリデバイス３００に関連するコマンドを無効化するのに使用され得るフィールド４１０は、固着的と見なされ得る。
例えば、メモリデバイス３００などのメモリデバイスは、メモリデバイス３００によってサポートされ得るコマンドを無効化するための指示を取得し得る。指示を取得後、メモリデバイスはコマンドを無効化し得る。コマンドの無効化には、例えば、メモリデバイスによって後に取得され得るコマンドのインスタンスをメモリデバイスが実行しないことが含まれ得る。
図５は、例えば、メモリデバイス３００などのメモリデバイスにおいて、コマンドを無効化するべく実行され得る例示的な動作のフロー図を図示する。図５のブロック５１０では、メモリデバイス内でコマンドを無効化する指示が取得され得る。指示には、例えば、メモリデバイスに関連するモードレジスタのフィールドに設定された場合にそのメモリデバイスに対してコマンドを無効化させ得る値が含まれ得る。
ブロック５１２では、メモリデバイスはコマンドを無効化するように構成される。コマンドを無効化するようにメモリデバイスを構成することには、例えば、コマンドが無効化されていることを指示するべく、メモリデバイスに関連するモードレジスタ内のフィールドに値を設定することが含まれ得る。
ブロック５１４では、それ以降コマンドを無効化させないようにするイベントが発生したかどうか判定するためのチェックが実行される。イベントが発生しなかった場合、ブロック５１６で、コマンドは無効化された状態を保つ。イベントが発生した場合、ブロック５１８で、それ以降、そのメモリデバイスに対してコマンドは無効化されなくなる。
例えば、図１‐５において、コンピューティングデバイス１００内のメモリデバイス３００は、ＰＰＲコマンドをサポートすると仮定する。さらに、メモリデバイス３００は、特定の値に設定された場合にメモリデバイス３００内でＰＰＲコマンドを無効化させ得るフィールド４１０を含むモードレジスタ４００を含むと仮定する。
処理論理回路２２０は、フィールド４１０に設定された場合にメモリデバイス３００内でＰＰＲコマンドを無効化させ得る値をメモリコントローラ２２４に生成させ得る、ＢＩＯＳ１４０に含まれる１または複数のコンピュータ実行可能命令を実行し得る。加えて、メモリコントローラ２２４は、値をフィールド４１０に設定するようメモリデバイス３００に命令するのに使用され得るコマンド（例えば、モードレジスタ書き込み（ＭＲＷ）コマンド）のインスタンスを生成し得る。コマンドのインスタンスおよび値は、メモリコントローラ２２４からメモリデバイス３００へとバス１９０を介して転送され得る。メモリデバイス３００は、コマンドのインスタンスおよび値をバス１９０から取得し得る。メモリデバイス３００に関連する、デバイス処理論理回路３１０は、コマンドのインスタンスおよび値を処理し得る。処理には、ＰＰＲコマンドがそのメモリデバイス３００に対して無効化されていることを指示するべく、例えば、値をフィールド４１０に設定することにより、ＰＰＲコマンドを無効化するようにメモリデバイス３００を構成することが含まれ得る。
ここで、それ以降コマンドを無効化させないようにするイベントが発生したと仮定する。イベントには、例えば、メモリデバイス３００の電源サイクル、または、メモリデバイス３００のリセットが含まれ得る。イベントが発生すると、メモリデバイスはそれ以降、コマンドが無効化されている状態ではなくなり得る。従って、上の例では、メモリデバイスの電源サイクル、または、メモリデバイス３００のリセット後、ＰＰＲコマンドが無効化されていないことを指示するように、モードレジスタ４００内のフィールド４１０の値が設定され得る。
メモリデバイスが、特定のコマンドの実行を無効化するように構成された後、特定のコマンドのインスタンスがメモリデバイスによって取得された場合、メモリデバイスは、例えば、コマンドのインスタンスを実行し得ない。図６は、無効化されたコマンドのインスタンスを処理するべく、メモリデバイスによって実行され得る例示的な動作のフロー図を図示する。
図６のブロック６１０で、コマンドのインスタンスが取得される。コマンドのインスタンスは、例えばバス１９０などのバスからのコマンドのインスタンスを例えば読み込むことによって取得され得る。
ブロック６１２では、コマンドが無効化されているかどうか判定するためのチェックが実行される。コマンドが無効化されていると判定された場合、ブロック６１４で、コマンドのインスタンスは実行されない。コマンドが無効化されていないと判定された場合、ブロック６１６で、コマンドのインスタンスは実行される。
例えば、図１‐４および６を参照して、コンピューティングデバイス１００内のメモリデバイス３００は、ＰＰＲコマンドをサポートすると仮定する。さらに、メモリデバイス３００は、モードレジスタ４００を含むと仮定し、モードレジスタ４００は、特定の値に設定された場合にＰＰＲコマンドのインスタンスの実行を無効化するフィールド４１０を含むと仮定する。ここで、フィールド４１０は、ＰＰＲコマンドが無効化されていることを指示するように設定されていると仮定する。
処理論理回路２２０は、コマンドの様々なインスタンスがメモリコントローラ２２４によって生成されるようにし得る、ＢＩＯＳ１４０に含まれる様々な命令を実行し得る。生成されたコマンドのインスタンスは、メモリコントローラ２２４から、バス１９０を介して、メモリデバイス３００へと転送され得る。メモリデバイス３００に関連するデバイス処理論理回路３１０は、コマンドのインスタンスを取得し、それらを処理し得る。
ここで、取得されたコマンドのインスタンスは、デバイス処理論理回路３１０によって、ＰＰＲコマンドとして解釈されると仮定する。デバイス処理論理回路３１０は、モードレジスタ４００内のフィールド４１０を検査して、ＰＰＲコマンドが無効化されていることをフィールド４１０が指示しているかどうか判定し得る。
ＰＰＲコマンドが無効化されていると判定した後、デバイス処理論理回路３１０は、コマンドのインスタンスを実行し得ない。コマンドのインスタンスを実行しないことには、例えば、コマンドのインスタンスの無視、コマンドのインスタンスの破棄、および／または、コマンドのインスタンスを実行しないことに関連する他のいくつかの機能が含まれ得る。
実施形態に関する上述の説明は、網羅的であること、または、開示された厳密な形態に本発明を限定することを意図するものではなく、例示および説明を提供することを意図するものである。
修正または変更は、上述の教示を考慮することで可能であり、または、本発明の実践から習得され得る。例えば、上述の図５および６では、一連の動作が説明されているが、動作の順序は、他の実装で修正され得る。さらに、非依存的な動作が並行して実行され得る。
また、本明細書で使用される「ユーザ」という用語は、別段の記載が無い限り、広く解釈されることが意図され、例えば、コンピューティングデバイス（例えば、固定型コンピューティングデバイス、モバイル型コンピューティングデバイス）、または、コンピューティングデバイスのユーザが含まれる。
本明細書で説明されている１または複数の実施形態は、ソフトウェアおよび／またはハードウェアの多くの異なる形態で実装され得ることが明らかになるであろう。本明細書で説明されている実施形態を実装するのに使用されるソフトウェアコードおよび／または専用のハードウェアは、本発明を限定するものではない。従って、実施形態の操作および挙動は、特定のソフトウェアコードおよび／または専門のハードウェアを参照することなく説明された。当業者であれば、本明細書の説明に基づいて実施形態を実装するべく、ソフトウェアおよび／またはハードウェアを設計可能であることが理解される。
さらに、本発明の特定の機能は、例えばデバイス処理論理回路３１０などの処理論理回路によって実行され得るコンピュータ実行可能命令を使用して実装され得る。コンピュータ実行可能命令は、１または複数の、非一過性で有形のコンピュータ可読記憶媒体に保存され得る。媒体は、揮発性または不揮発性であり得、例えば、ＤＲＡＭストレージ、ＳＲＡＭストレージ、および／または、フラッシュメモリストレージを含み得る。
本明細書で使用される、如何なる要素、動作、命令も、そのように明示的に説明されている場合を除き、本発明にとって重要または不可欠なものとして解釈されるべきでない。また、本明細書で使用される不定冠詞は、１または複数の品目を含むことが意図されている。１つのみの品目が意図される場合、「１」または同様の言葉が使用される。さらに、「基づく」という語句は、明示的に異なって記載されない限り、「少なくとも部分的に基づく」を意図している。
本発明は、上で開示されている特定の実施形態に限定されるものではなく、本発明には、以下の添付されている特許請求の範囲に入る特定の実施形態および均等物のいずれか、および、すべてが含まれることを意図している。

Claims (19)

  1. メモリデバイスであって、
    メモリセルと、
    ポスト・パッケージ・リペア（ＰＰＲ）が前記メモリデバイスに対して無効化されているかどうかを示す値を含むモードレジスタと、
    デバイス処理論理回路と
    を備え、
    前記デバイス処理論理回路が、
    ＰＰＲを引き起こすコマンドを受信し、
    前記モードレジスタに含まれる前記値に部分的に基づいて、前記コマンドの受信に応じて、前記メモリセルの一つ以上について前記ＰＰＲを選択的に引き起こすかまたは引き起こさないことであって、ＰＰＲが無効化されていることを前記モードレジスタに含まれる前記値が示すとの判定に部分的に基づいて、前記ＰＰＲを引き起こさず、ＰＰＲが無効化されていないことを前記モードレジスタに含まれる前記値が示すとの判定に部分的に基づいて、前記ＰＰＲを引き起こすことを行う、
    メモリデバイス。
  2. 前記デバイス処理論理回路が、
    ＰＰＲが無効化されていないことを前記モードレジスタ内の前記値が示すとの判定に部分的に基づいて、前記コマンドの受信に応じて、前記メモリセルの行を再マッピングする、
    請求項１に記載のメモリデバイス。
  3. 前記デバイス処理論理回路が、
    第２のコマンドおよび前記値を受信し、
    前記第２のコマンドの受信に応じて、前記値を前記モードレジスタ内に記憶させる、
    請求項１または請求項２に記載のメモリデバイス。
  4. 前記ＰＰＲを引き起こすコマンドはベンダ固有コマンドである、
    請求項１から請求項３の何れか一項に記載のメモリデバイス。
  5. 前記ＰＰＲを引き起こすコマンドをそれ以降無効化させないイベントの発生に応じる形で、前記モードレジスタを、前記ＰＰＲを引き起こすコマンドが無効化されていないことを示す値に設定する、
    請求項１から請求項４の何れか一項に記載のメモリデバイス。
  6. 前記イベントは、前記メモリデバイスの電源サイクル、または、前記メモリデバイスのリセットである、
    請求項５に記載のメモリデバイス。
  7. 前記デバイス処理論理回路は、前記モードレジスタを含む、
    請求項１から請求項６の何れか一項に記載のメモリデバイス。
  8. 前記メモリデバイスが、ダイナミックＲＡＭ（ＤＲＡＭ）デバイス、フラッシュメモリ・デバイス、スタティックＲＡＭ（ＳＲＡＭ）デバイス、ゼロキャパシタＲＡＭ（ＺＲＡＭ）デバイス、ツイン・トランジスタＲＡＭ（ＴＴＲＡＭ）デバイス、読み出し専用メモリ（ＲＯＭ）デバイス、フェロエレクトリック・トランジスタＲＡＭ（ＦｅＴＲＡＭ）デバイス、磁気抵抗ＲＡＭ（ＭＲＡＭ）デバイス、相転移メモリ（ＰＣＭ）デバイス、ＰＣＭ及びスイッチング（ＰＣＭＳ）デバイス、ナノワイヤベースのデバイス、抵抗ＲＡＭ（ＲＲＡＭ（登録商標））デバイス、または電子的に消去可能なプログラマブルＲＡＭ（ＥＥＰＲＯＭ）デバイスを備える、
    請求項１から請求項７の何れか一項に記載のメモリデバイス。
  9. メモリデバイスであって、
    メモリセルと、
    ポスト・パッケージ・リペア（ＰＰＲ）が前記メモリデバイスに対して無効化されているかどうかを示す値を含むモードレジスタと、
    ＰＰＲを引き起こすコマンドを受信する手段と、
    前記モードレジスタに含まれる前記値に部分的に基づいて、前記コマンドの受信に応じて、前記メモリセルの一つ以上についてＰＰＲを選択的に引き起こすかまたは引き起こさない手段であって、ＰＰＲが無効化されていることを前記モードレジスタに含まれる前記値が示すとの判定に部分的に基づいて、前記ＰＰＲを引き起こさず、ＰＰＲが無効化されていないことを前記モードレジスタに含まれる前記値が示すとの判定に部分的に基づいて、前記ＰＰＲを引き起こす手段と、
    を備えるメモリデバイス。
  10. ＰＰＲが無効化されていないことを前記モードレジスタ内の前記値が示すとの判定に部分的に基づいて、前記コマンドの受信に応じて、前記メモリセルの行を再マッピングする手段、
    をさらに備える請求項９に記載のメモリデバイス。
  11. 第２のコマンドおよび前記値を受信する手段と、
    前記第２のコマンドの受信に応じて、前記値を前記モードレジスタ内に記憶させる手段と、
    をさらに備える請求項９または請求項１０に記載のメモリデバイス。
  12. 前記ＰＰＲを引き起こすコマンドはベンダ固有コマンドである、
    請求項９から請求項１１の何れか一項に記載のメモリデバイス。
  13. 前記ＰＰＲを引き起こすコマンドをそれ以降無効化させないイベントの発生に応じる形で、前記モードレジスタを、前記ＰＰＲを引き起こすコマンドが無効化されていないことを示す値に設定する、
    請求項９から請求項１２の何れか一項に記載のメモリデバイス。
  14. 前記イベントは、前記メモリデバイスの電源サイクル、または、前記メモリデバイスのリセットである、
    請求項１３に記載のメモリデバイス。
  15. 前記メモリデバイスが、ダイナミックＲＡＭ（ＤＲＡＭ）デバイス、フラッシュメモリ・デバイス、スタティックＲＡＭ（ＳＲＡＭ）デバイス、ゼロキャパシタＲＡＭ（ＺＲＡＭ）デバイス、ツイン・トランジスタＲＡＭ（ＴＴＲＡＭ）デバイス、読み出し専用メモリ（ＲＯＭ）デバイス、フェロエレクトリック・トランジスタＲＡＭ（ＦｅＴＲＡＭ）デバイス、磁気抵抗ＲＡＭ（ＭＲＡＭ）デバイス、相転移メモリ（ＰＣＭ）デバイス、ＰＣＭ及びスイッチング（ＰＣＭＳ）デバイス、ナノワイヤベースのデバイス、抵抗ＲＡＭ（ＲＲＡＭ（登録商標））デバイス、または電子的に消去可能なプログラマブルＲＡＭ（ＥＥＰＲＯＭ）デバイスを備える、
    請求項９から請求項１４の何れか一項に記載のメモリデバイス。
  16. メモリコントローラと、
    前記メモリコントローラと通信可能に結合されたメモリデバイスと、
    を備えるシステムであって、
    前記メモリデバイスは、
    ポスト・パッケージ・リペア（ＰＰＲ）が前記メモリデバイスに対して無効化されているかどうかを示す値を含むモードレジスタと、
    デバイス処理論理回路と、
    を有し、
    前記デバイス処理論理回路は、
    ＰＰＲを引き起こすコマンドを前記メモリコントローラから受信し、
    前記モードレジスタに含まれる前記値に部分的に基づいて、前記コマンドの受信に応じて、前記ＰＰＲを選択的に引き起こすかまたは引き起こさないことであって、ＰＰＲが無効化されていることを前記モードレジスタに含まれる前記値が示すとの判定に部分的に基づいて、前記ＰＰＲを引き起こさず、ＰＰＲが無効化されていないことを前記モードレジスタに含まれる前記値が示すとの判定に部分的に基づいて、前記ＰＰＲを引き起こすことを行う、
    システム。
  17. 前記メモリデバイスと通信可能に結合されたプロセッサをさらに備える、
    請求項１６に記載のシステム。
  18. 前記プロセッサは、前記メモリコントローラを含む、
    請求項１７に記載のシステム。
  19. 前記プロセッサと通信可能に結合されたディスプレイ装置をさらに備える、
    請求項１７または請求項１８に記載のシステム。
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