JP6362524B2

JP6362524B2 - 半導体装置及びその製造方法

Info

Publication number: JP6362524B2
Application number: JP2014241928A
Authority: JP
Inventors: 治彦森田; 忍加藤; 苅谷　隆; 隆苅谷
Original assignee: Ibiden Co Ltd
Current assignee: Ibiden Co Ltd
Priority date: 2014-11-28
Filing date: 2014-11-28
Publication date: 2018-07-25
Anticipated expiration: 2034-11-28
Also published as: JP2016103596A

Description

本発明は、基板に半導体素子と半導体メモリとが搭載されている半導体装置及びその製造方法に関する。

近年、ＤＲＡＭ等の揮発性の半導体メモリに代わる不揮発性の半導体メモリとして、ＭＲＡＭ（ＭａｇｎｅｔｏｒｅｓｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）の開発が行われている（例えば、特許文献１参照）。

特開２００４−０２３０６２号公報（段落［０００２］、段落［０００５］、図５）

しかしながら、ＭＲＡＭは、ＤＲＡＭでは問題にならなかった磁気歪みの悪影響を受けることが考えられる。

本発明は、上記事情に鑑みてなされたもので、ＭＲＡＭにおける磁気歪みによる悪影響を抑えることが可能な半導体装置及びその製造方法の提供を目的とする。

上記目的を達成するためになされた請求項１の発明に係る半導体装置は、基板と、基板に搭載される少なくとも１つの半導体素子と、基板に搭載されかつ半導体素子に接続される複数のＭＲＡＭと、を備える半導体装置であって、複数のＭＲＡＭは、半導体素子の周辺領域のうち半導体素子の平面形状における対角線の延長線と重ならない位置に配置されている。

本発明の第１実施形態に係る半導体装置の平面図図１のＡ−Ａ切断面における半導体装置の側断面図インターポーザ基板の側断面図半導体装置の製造工程を示す側断面図半導体装置の製造工程を示す側断面図半導体装置の製造工程を示す側断面図半導体装置の製造工程を示す側断面図半導体装置の製造工程を示す側断面図半導体装置の製造工程を示す側断面図基板の反りの概念図変形例に係る半導体装置の平面図変形例に係る半導体装置の平面図変形例に係る半導体装置の側断面図変形例に係る半導体装置の平面図

［第１実施形態］
以下、本発明の第１実施形態を図１〜１０に基づいて説明する。本実施形態の半導体装置１０は、例えば、サーバー、ノートパソコン、車載器、携帯電話、スマートフォン等用のマザーボードとして使用されるもので、基板３０に、本発明の「半導体素子」に相当するＭＰＵ（Ｍｉｃｒｏ−ｐｒｏｃｅｓｓｉｎｇｕｎｉｔ）５０、ＭＲＡＭ５５、その他の各種電子部品６０を搭載してなる。

図１に示すように、本実施形態の半導体装置１０では、基板３０の表側の面であるＦ面３０Ｆに１つのＭＰＵ５０が配置されている。ＭＲＡＭ５５は、ＭＰＵ５０の周囲に４つ配置されている。これらＭＲＡＭ５５とＭＰＵ５０とは、後述するビア導体２３Ｄ及び第１導体層２２（図２参照）等を介して電気的に接続されている。なお、ＭＲＡＭ５５の平面形状は、ＭＰＵ５０の平面形状よりも小さくなっている。

図２には、ＭＰＵ５０及びＭＲＡＭ５５が配置された部分で切断された半導体装置１０の断面構造が拡大して示されている。同図に示すように、半導体装置１０における基板３０は、コア基板１１の表裏の両面にビルドアップ層２０，２０を有する構造になっている。コア基板１１は、絶縁性部材で構成されている。コア基板１１の表側の面であるＦ面１１Ｆと、コア基板１１の裏側の面であるＳ面１１Ｓとには、導体回路層１２がそれぞれ形成されている。また、コア基板１１には、複数の導電用貫通孔１４が形成されている。各導電用貫通孔１４内にはめっきが充填されて複数のスルーホール導電導体１５がそれぞれ形成され、それらスルーホール導電導体１５によってＦ面１１Ｆの導体回路層１２とＳ面１１Ｓの導体回路層１２との間が接続されている。

コア基板１１のＦ面１１Ｆ側のビルドアップ層２０も、Ｓ面１１Ｓ側のビルドアップ層２０も共に、コア基板１１側から順番に、第１絶縁樹脂層２１、第１導体層２２、第２絶縁樹脂層２３、第２導体層２４を積層してなり、第２導体層２４上には、ソルダーレジスト層２５が積層されている。

第１絶縁樹脂層２１及び第２絶縁樹脂層２３には、それぞれ複数のビアホール２１Ｈ，２３Ｈが形成されている。これらビアホール２１Ｈ，２３Ｈ内にめっきが充填されて複数のビア導体２１Ｄ，２３Ｄが形成されている。そして、第１絶縁樹脂層２１のビア導体２１Ｄによって、導体回路層１２と第１導体層２２との間が接続され、第２絶縁樹脂層２３のビア導体２３Ｄによって、第１導体層２２と第２導体層２４との間が接続されている。

コア基板１１のＦ面１１Ｆ側の第１導体層２２は、Ｓ面１１Ｓ側の第１導体層２２よりも厚くなっている。これにより、基板３０のうちのコア基板１１のＦ面１１Ｆ側の導体層の総体積がＳ面１１Ｓ側の導体層の総体積よりも大きくなっている。

ソルダーレジスト層２５には、複数のパッド用孔が形成され、第２導体層２４の一部がパッド用孔内に位置してパッド２６になっている。同図に示すように、基板３０のＦ面３０Ｆ側の複数のパッド２６上には半田バンプ２７がそれぞれ形成されていて、ＭＰＵ５０及びＭＲＡＭ５５は、これら半田バンプ２７群に半田付けされている。

また、ＭＰＵ５０が基板３０に直接実装されているのに対し、ＭＲＡＭ５５は、基板３０にインターポーザ基板５３を介して実装されている（以降、ＭＲＡＭ５５とインターポーザ基板５３とを合わせたものを、「ＭＲＡＭ複合体５６」という）。図３に示すように、インターポーザ基板５３は、ＭＲＡＭ５５と略同じ平面形状をなし、基板３０と同様に、コア基板５３Ｃの表裏の面にビルドアップ層５３Ｂを備えてなる。また、コア基板５３Ｃはビルドアップ層５３Ｂよりも厚くなっている。

なお、インターポーザ基板５３のコア基板５３Ｃ及びビルドアップ層５３Ｂの絶縁樹脂層は、熱膨張係数が低い程好ましく、例えば、コア基板５３Ｃの熱膨張係数は１〜５ｐｐｍ／℃であり、ビルドアップ層５３Ｂの絶縁樹脂層の熱膨張係数は１〜２５ｐｐｍ／℃である。また、ビルドアップ層５３Ｂの導体層は、薄い程好ましい。

また、インターポーザ基板５３のＦ面５３Ｆ側のパッド５３Ｐには、半田バンプ５４が形成されている。この半田バンプ５４は、基板３０に形成される半田バンプ２７よりも小さく、また、融点が高くなっている。この半田バンプ５４群にＭＲＡＭ５５が半田付けされてＭＲＡＭ複合体５６が構成されている。

そして、図１に示すように、ＭＲＡＭ複合体５６は、基板３０のＦ面３０ＦのうちＭＰＵ５０の４側辺の各中央部付近にそれぞれ１つずつ実装されている。つまり、ＭＲＡＭ複合体５６は、基板３０のＦ面３０ＦのうちＭＰＵ５０の対角線Ｌの延長線と重ならない位置に配置されている。また、ＭＲＡＭ複合体５６の実装位置は、基板３０の対角線とも重ならない位置となっている。なお、ＭＰＵ５０と同心をなしかつＭＰＵ５０の相似形状の領域で、内部に４つのＭＲＡＭ複合体５６を含む領域が本発明の周辺領域Ｓに相当する。

次に、本実施形態の半導体装置１０の製造方法について説明する。まず、基板３０は、以下のようにして製造される。

（１）図４（Ａ）に示すように、コア基板１１としてエポキシ樹脂又はＢＴ（ビスマレイミドトリアジン）樹脂とガラスクロスなどの補強材からなる絶縁性基材１１Ｋの表裏の両面に、銅箔１１Ｃがラミネートされているものが用意される。

（２）図４（Ｂ）に示すように、コア基板１１にＦ面１１Ｆ側から例えばＣＯ２レーザが照射されて導電用貫通孔１４を形成するためのテーパー孔１４Ａが穿孔される。

（３）図４（Ｃ）に示すように、コア基板１１のＳ面１１Ｓのうち前述したＦ面１１Ｆ側のテーパー孔１４Ａの真裏となる位置にＣＯ２レーザが照射されてテーパー孔１４Ａが穿孔され、それらテーパー孔１４Ａ，１４Ａから導電用貫通孔１４が形成される。

（４）無電解めっき処理が行われ、銅箔１１Ｃ上と導電用貫通孔１４の内面に無電解めっき膜（図示せず）が形成される。

（５）図４（Ｄ）に示すように、銅箔１１Ｃ上の無電解めっき膜上に、所定パターンのめっきレジスト３３が形成される。

（６）電解めっき処理が行われ、図５（Ａ）に示すように、電解めっきが導電用貫通孔１４内に充填されてスルーホール導電導体１５が形成されると共に、銅箔１１Ｃ上の無電解めっき膜（図示せず）のうちめっきレジスト３３から露出している部分に電解めっき膜３４が形成される。

（７）めっきレジスト３３が剥離されると共に、めっきレジスト３３の下方の無電解めっき膜（図示せず）及び銅箔１１Ｃが除去され、図５（Ｂ）に示すように、残された電解めっき膜３４、無電解めっき膜及び銅箔１１Ｃにより、コア基板１１のＦ面１１Ｆ上に導体回路層１２が形成されると共に、コア基板１１のＳ面１１Ｓ上に導体回路層１２が形成される。そして、Ｆ面１１Ｆの導体回路層１２とＳ面１１Ｓの導体回路層１２とがスルーホール導電導体１５によって接続された状態になる。

（８）図６（Ａ）に示すように、コア基板１１のＦ面１１Ｆ上の導体回路層１２上に、第１絶縁樹脂層２１としてのプリプレグ（心材を樹脂含浸してなるＢステージの樹脂シート）と銅箔３７が積層されてから、加熱プレスされる。その際、コア基板１１のＦ面１１Ｆの導体回路層１２，１２同士の間がプリプレグにて埋められる。

（９）図６（Ｂ）に示すように、コア基板１１のＳ面１１Ｓ上の導体回路層１２上に第１絶縁樹脂層２１としてのプリプレグと銅箔３７が積層されてから、加熱プレスされる。その際、コア基板１１のＳ面１１Ｓの導体回路層１２，１２同士の間がプリプレグにて埋められる。

なお、第１絶縁樹脂層２１としてプリプレグの代わりに心材を含まない樹脂フィルムを用いてもよい。その場合は、銅箔を積層することなく、樹脂フィルムの表面に、直接、セミアディティブ法で導体回路層を形成することができる。

（１０）図７（Ａ）に示すように、上記したプリプレグによって形成されたコア基板１１の表裏の両側の第１絶縁樹脂層２１，２１にＣＯ２レーザが照射されて、複数のビアホール２１Ｈが形成される。それら複数のビアホール２１Ｈは、導体回路層１２上に配置される。

（１１）無電解めっき処理が行われ、第１絶縁樹脂層２１，２１上と、ビアホール２１Ｈ，２１Ｈ内とに無電解めっき膜（図示せず）が形成される。

（１２）図７（Ｂ）に示すように、銅箔３７上の無電解めっき膜上に、所定パターンのめっきレジスト４０が形成される。

（１３）電解めっき処理が行われ、図７（Ｃ）に示すように、めっきがビアホール２１Ｈ，２１Ｈ内に充填されてビア導体２１Ｄ，２１Ｄが形成され、さらには、第１絶縁樹脂層２１，２１上の無電解めっき膜（図示せず）のうちめっきレジスト４０から露出している部分に電解めっき膜３９，３９が形成される。

このとき、電解銅めっき液に浸漬されるコア基板１１のうちＦ面１１Ｆ側の無電解めっき膜に通電される電流がＳ面１１Ｓ側の無電解めっき膜に通電される電流よりも大きくなっている。これにより、Ｆ面１１Ｆ側の電解めっき膜３９がＳ面１１Ｓ側の電解めっき膜３９よりも厚くなる。

（１４）めっきレジスト４０が剥離されると共に、めっきレジスト４０の下方の無電解めっき膜（図示せず）及び銅箔３７が除去され、図８（Ａ）に示すように、残された電解めっき膜３９、無電解めっき膜及び銅箔３７により、コア基板１１の表裏の各第１絶縁樹脂層２１上に第１導体層２２が形成される。そして、コア基板１１の表裏の各第１導体層２２の一部と導体回路層１２とがビア導体２１Ｄによって接続される。

（１５）上記した（８）〜（１４）と同様の処理により、図８（Ｂ）に示すように、コア基板１１の表裏の各第１導体層２２上に第２絶縁樹脂層２３と第２導体層２４とが形成されて、各第２導体層２４の一部と第１導体層２２とがビア導体２３Ｄによって接続された状態になる。なお、本実施形態では、第２導体層２４を形成する際の電解めっき処理において、Ｆ面１１Ｆ側の無電解めっき膜に通電される電流とＳ面１１Ｓ側の無電解めっき膜に通電される電流とを同じとすることで、Ｆ面１１Ｆ側の第２導体層２４とＳ面１１Ｓ側の第２導体層２４とが同じ厚さになっている。

（１６）図８（Ｃ）に示すように、コア基板１１の表裏の各第２導体層２４上にソルダーレジスト層２５，２５が積層される。

（１７）図９（Ａ）に示すように、コア基板１１の表裏のソルダーレジスト層２５，２５の所定箇所にテーパー状のパッド用孔が形成され、コア基板１１の表裏の各第２導体層２４のうちパッド用孔から露出した部分がパッド２６になる。

（１８）パッド２６上に、ニッケル層、パラジウム層、金層の順に積層されて図９（Ｂ）に示した金属膜４１が形成される。以上で基板３０が完成する。なお、パッド２６上に形成される金属膜は、Ｎｉ／Ａｕ膜、Ｓｎ膜、又はＯＳＰ（ＯｒｇａｎｉｃＳｏｌｄｅｒａｂｉｌｉｔｙＰｒｅｓｅｒｖａｔｉｖｅ）膜でも良い。

次に、以下のようにして、基板３０にＭＰＵ５０及びＭＲＡＭ５５が実装される。
（１）ＭＰＵ５０とＭＲＡＭ複合体５６とが用意される。ＭＲＡＭ複合体５６は、基板３０と同様の方法により製造されるインターポーザ基板５３のＦ面５３ＦにＭＲＡＭ５５が半田付けされることで予め製造される。

（２）基板３０の有するパッド２６上に、半田バンプ２７が形成される。

（３）基板３０の半田バンプ２７群上にＭＰＵ５０とＭＲＡＭ複合体５６とが配置される。

（４）基板３０が炉内で加熱され（以下、適宜「リフロー」という）、その後、冷却される。以上で半導体装置１０が完成する。

ところで、基板３０のリフロー及び冷却を行うと、図１０に示す概念図のように、基板３０のうちのＭＰＵ５０の周辺領域ＳがＭＰＵ５０を中心に隆起する丘陵形状に反ってしまうことが起こり得る。

この基板３０の反りは以下のように生じるものだと考えられる。即ち、基板３０に含まれる導体が、基板３０の加熱により熱膨張し、基板３０の冷却により収縮する。このとき、基板３０のＦ面３０Ｆ側の導体の収縮がＦ面３０Ｆに実装されたＭＰＵ５０により阻害されるため、Ｓ面３０Ｓ側の導体の収縮量がＦ面３０Ｆ側の導体の収縮量よりも大きくなる。この導体の収縮量の差により、基板３０のうちのＭＰＵ５０の周辺領域ＳがＦ面３０Ｆ側に向かって突出した丘陵形状となると考えられる。

また、リフロー及び冷却後の基板３０においては、図１０に示すように、ＭＰＵ５０の各辺の側方の領域が比較的なだらかとなるのに対し、ＭＰＵ５０の対角線Ｌの延長線上が比較的大きく反ると考えられる。

ここで、仮にＭＲＡＭ５５をＭＰＵ５０の対角線Ｌの延長線上に配置すると、基板３０の反りによりＭＲＡＭ５５が変形してＭＲＡＭ５５内で磁気歪みが発生し、ＭＲＡＭ５５が磁気歪みによる悪影響を受けるという不具合が生じることが考えられる。これに対して、本実施形態の半導体装置１０では、ＭＲＡＭ５５が、ＭＰＵ５０の周辺領域ＳのうちＭＰＵ５０の対角線Ｌの延長線と重ならない位置に配置されているので、ＭＲＡＭ５５が基板３０の反りの影響を受けることを抑制することができ、ＭＲＡＭ５５における磁気歪みによる悪影響を抑えることができる。

また、本実施形態では、上述したように、基板３０のＦ面３０Ｆ側の導体層の総体積が、Ｓ面３０Ｓ側の導体層の総体積よりも大きくなっているため、Ｆ面３０Ｆ側の導体の収縮量をＳ面３０Ｓ側の導体の収縮量に近づけることができ、基板３０が丘陵形状に反ることを緩和することができる。これによっても、ＭＲＡＭ５５が基板３０の反りの影響を受けることを抑制することができ、ＭＲＡＭ５５における磁気歪みによる悪影響を抑えることができる。また、Ｆ面３０Ｆ側の導体層の総体積とＳ面３０Ｓ側の導体層の総体積とが第１導体層２２の厚さにより調整されているので、回路パターンの変更を行わなくてもよい。

さらに、ＭＲＡＭ５５が基板３０にインターポーザ基板５３を介して実装されているので、ＭＲＡＭ５５が基板３０の反りの影響を受けることをより抑制することができる。また、インターポーザ基板５３がビルドアップ層５３Ｂよりも厚いコア基板５３Ｃを有しているため、ＭＲＡＭ５５の変形をより抑制することができる。なお、インターポーザ基板５３のコア基板５３Ｃ及びビルドアップ層５３Ｂの絶縁樹脂層の熱膨張係数を低くするほど、インターポーザ基板５３の剛性が高くなり、ＭＲＡＭ５５が基板３０の反りの影響を受けることを抑制することができる。また、インターポーザ基板５３のビルドアップ層５３Ｂの導体層を薄くするほど、インターポーザ基板５３の膨張、収縮を防ぐことができてインターポーザ基板５３の剛性が高くなり、ＭＲＡＭ５５が基板３０の反りの影響を受けることを抑制することができる。

また、ＭＲＡＭ５５が基板３０の反りの影響を受けにくくなる方法の一つとして、ＭＰＵ５０を半田付けした後にＭＲＡＭ複合体５６を半田付けするというようにリフローを別々に行うことも考えられるが、本実施形態の半導体装置１０では、上述したようにＭＲＡＭ５５が基板３０の反りの影響を受けにくい位置に配置されるので、ＭＰＵ５０の半田付けとＭＲＡＭ複合体５６の半田付けとを１度のリフローで行うことができる。これにより、別々にリフローする場合よりも工程数を少なくすることができる。また、別々にリフローする場合、ＭＰＵ５０実装用の半田とＭＲＡＭ複合体５６実装用の半田とに融点の異なるものが使用される必要があるが、本実施形態では半田の種類を一種類にすることができるので、コストを削減することもできる。

［他の実施形態］
本発明は、前記実施形態に限定されるものではなく、例えば、以下に説明するような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。

（１）上記実施形態では、ＭＰＵ５０とＭＲＡＭ複合体５６とが１度のリフローで半田付けされていたが、ＭＰＵ５０を載置してリフローした後にＭＲＡＭ複合体５６を載置してリフローする構成であってもよい。この場合、ＭＰＵ５０を半田付けした後の基板３０の反りに合わせてＭＲＡＭ５５を実装することができるので、ＭＲＡＭ５５が基板３０の反りの影響を受けることをより抑制することができる。なお、この場合、ＭＰＵ５０実装用の半田の融点が、ＭＲＡＭ複合体５６実装用の半田の融点よりも高くなっている。

（２）上記実施形態では、基板３０のＦ面３０Ｆ側の導体層の総体積とＳ面３０Ｓ側の導体層の総体積とを異ならせるために、Ｆ面３０Ｆ側とＳ面３０Ｓ側とで導体層の厚さを異ならせていたが、導体層の厚さを等しくし、残銅率（即ち、回路パターンの面積（本発明の「導体占有面積」に相当する）／総面積）を異ならせる構成であってもよい。また、導体層の厚さと残銅率との両方を異ならせる構成であってもよい。

（３）上記実施形態では、コア基板１１のＦ面１１Ｆ側の導体層の総体積がＳ面１１Ｓ側の導体層の総体積よりも大きくなっている部分が、基板３０の全体であったが、基板３０のうちのＭＰＵ５０の周辺領域Ｓのみであってもよい。この場合、例えば、基板３０のうちのＭＰＵ５０の周辺領域Ｓにおいて、Ｆ面３０Ｆ側の残銅率をＳ面３０Ｓ側の残銅率よりも大きくすること等が考えられる。

（４）上記実施形態では、基板３０のＦ面３０Ｆ側とＳ面３０Ｓ側とにおいて厚さが異なる導体層が第１導体層２２であったが、第２導体層２４であってもよい。また、第１導体層２２と第２導体層２４との両方で厚さを異ならせてもよい。さらに、導体回路層１２の厚さを異ならせてもよい。

（５）上記実施形態では、インターポーザ基板５３がコア基板５３Ｃを有していたが、インターポーザ基板５３はコアレス構造であってもよい。

（６）上記実施形態では、ＭＲＡＭ５５が基板３０にインターポーザ基板５３を介して実装されていたが、インターポーザ基板５３を介さずに直接実装される構成であってもよい。

（７）上記実施形態では、インターポーザ基板５３とＭＲＡＭ５５とは基板３０に実装される前に予め半田付けされていたが、インターポーザ基板５３と基板３０とが半田付けされるのと同時にインターポーザ基板５３とＭＲＡＭ５５とが半田付けされる構成であってもよい。

（８）上記実施形態では、インターポーザ基板５３の平面形状がＭＲＡＭ５５の平面形状と略同一であったが、ＭＲＡＭ５５の平面形状よりも大きくてもよい。

（９）上記実施形態では、ＭＲＡＭ５５が基板３０の対角線と重ならない位置に配置されていたが、図１１に示すように、基板３０の対角線上に配置されてもよい。

（１０）上記実施形態では、ＭＰＵ５０が基板３０の中央からずれた位置に配置されていたが、図１２に示すように、基板３０の中央に配置されてもよい。

（１１）上記実施形態では、ＭＰＵ５０とＭＲＡＭ５５とが基板３０における同一の面に配置されていたが、例えば、ＭＰＵ５０がＦ面３０Ｆに配置され、ＭＲＡＭ５５がＳ面３０Ｓに配置される構成であってもよい。このとき、図１３に示すように、ＭＲＡＭ５５が基板３０を挟んでＭＰＵ５０と対向する位置に配置される構成であってもよい。

（１２）ＭＰＵ５０とＭＲＡＭ５５との平面形状は、正方形であってもよい。

（１３）上記実施形態では、ＭＰＵ５０と接続されるＭＲＡＭ５５の数が４つであったが、これ以外の数（例えば、図１４に示すように、８つ）であってもよい。

（１４）上記実施形態では、本発明の「半導体素子」がＭＰＵ５０であったが、例えば、ＣＰＵやパワー半導体素子等であってもよい。

１０半導体装置
１１コア基板
２１第１絶縁樹脂層
２２第１導体層
２３第２絶縁樹脂層
２４第２導体層
２７半田バンプ
３０基板
５３インターポーザ基板
５３Ｂビルドアップ層
５３Ｃコア基板
５４半田バンプ
５０ＭＰＵ（半導体素子）
５５ＭＲＡＭ

Claims

基板と、
前記基板に搭載される複数のＭＲＡＭと、
前記基板に搭載されかつ前記ＭＲＡＭが接続される少なくとも１つの半導体素子と、を備える半導体装置であって、
前記複数のＭＲＡＭは、前記半導体素子の周辺領域のうち前記半導体素子の平面形状における対角線の延長線と重ならない位置に配置されている。
請求項１に記載の半導体装置であって、
前記半導体素子と前記複数のＭＲＡＭとの全ては、前記基板の一方の面に配置されている。
請求項１又は２に記載の半導体装置であって、
前記基板は、コア基板と、前記コア基板の表裏に積層されるそれぞれのビルドアップ層と、を有してなり、
前記半導体素子が搭載されている一方側の前記ビルドアップ層に形成される導体層の総体積が、他方側の前記ビルドアップ層に形成される導体層の総体積より大きい。
請求項１又は２に記載の半導体装置であって、
前記基板は、コア基板と、前記コア基板の表裏に積層されるそれぞれのビルドアップ層と、を有してなり、
前記半導体素子の前記周辺領域においては、前記半導体素子が搭載されている一方側の前記ビルドアップ層に形成される導体層の総体積が、他方側の前記ビルドアップ層に形成される導体層の総体積より大きい。
請求項３又は４に記載の半導体装置であって、
前記一方側のビルドアップ層に形成される導体層が、前記他方側のビルドアップ層に形成される導体層より厚い。
請求項３乃至５の何れか１の請求項に記載の半導体装置であって、
前記一方側のビルドアップ層に形成される導体層の導体占有面積が、前記他方側のビルドアップ層に形成される導体層の導体占有面積より大きい。
請求項３乃至５の何れか１の請求項に記載の半導体装置であって、
前記半導体素子の前記周辺領域においては、前記一方側のビルドアップ層に形成される導体層の導体占有面積が、前記他方側のビルドアップ層に形成される導体層の導体占有面積より大きい。
請求項１乃至７の何れか１の請求項に記載の半導体装置であって、
前記ＭＲＡＭは、インターポーザ基板を介して前記基板に搭載されている。
請求項８に記載の半導体装置であって、
前記インターポーザ基板は、コア基板と、前記コア基板の表裏にそれぞれ積層されかつ厚さが前記コア基板の厚さより薄いビルドアップ層とを有してなる。
請求項９に記載の半導体装置であって、
前記インターポーザ基板の前記コア基板の熱膨張係数は１〜５ｐｐｍ／℃であり、
前記インターポーザ基板の前記ビルドアップ層に形成される層間絶縁層の熱膨張係数は１〜２５ｐｐｍ／℃である。
請求項１乃至１０の何れか１の請求項に記載の半導体装置であって、
複数の前記ＭＲＡＭは、前記基板の平面形状における対角線と重ならない位置に配置されている。
請求項１乃至１１の何れか１の請求項に記載の半導体装置であって、
前記半導体素子と前記基板とを半田接続する半田の融点は、前記ＭＲＡＭと前記基板とを半田接続する半田の融点よりも高い。
基板と、前記基板に搭載される複数のＭＲＡＭと、前記基板に搭載されかつ前記ＭＲＡＭが接続される少なくとも１つの半導体素子と、を備える半導体装置の製造方法であって、
前記複数のＭＲＡＭは、前記半導体素子の周辺領域のうち前記半導体素子の平面形状における対角線の延長線と重ならない位置に配置する。
請求項１３に記載の半導体装置の製造方法であって、
スルーホール導体を有するコア基板を形成することと、
前記コア基板の表裏にそれぞれビルドアップ層を形成することと、
前記半導体素子が搭載される一方側の前記ビルドアップ層に形成される導体層の総体積を、他方側の前記ビルドアップ層に形成される導体層の総体積より大きくすることと、を行う。
請求項１４に記載の半導体装置の製造方法であって、
前記一方側のビルドアップ層と前記他方側のビルドアップ層とにそれぞれ形成される絶縁層に無電解めっき層をそれぞれ積層することと、
めっき液に前記コア基板を浸漬して、前記一方側のビルドアップ層の前記無電解めっき層に通電する電流を、前記他方側のビルドアップ層の前記無電解めっき層に通電する電流より大きくして、それぞれの無電解めっき層の上に電解めっき層を積層することとを行う。
請求項１４又は１５に記載の半導体装置の製造方法であって、
前記一方側のビルドアップ層に形成される導体層の導体占有面積を、前記他方側のビルドアップ層に形成される導体層の導体占有面積より大きくする。
請求項１３乃至１６の何れか１の請求項に記載の半導体装置の製造方法であって、
前記ＭＲＡＭを、インターポーザ基板を介して前記基板に搭載する。
請求項１７に記載の半導体装置の製造方法であって、
熱膨張係数が１〜５ｐｐｍ／℃であるコア基板の表裏に、熱膨張係数が１〜２５ｐｐｍ／℃である層間絶縁層を含むビルドアップ層を積層して前記インターポーザ基板を製造する。
請求項１３乃至１８の何れか１の請求項に記載の半導体装置の製造方法であって、
前記半導体素子を前記基板に半田実装した後に、前記ＭＲＡＭを前記基板に半田実装する。