JP2016143860A

JP2016143860A - 半導体装置及びその製造方法

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Publication number: JP2016143860A
Application number: JP2015021250A
Authority: JP
Inventors: 治彦森田; Haruhiko Morita; 忍加藤; Shinobu Kato; 苅谷　隆; Takashi Kariya; 隆苅谷
Original assignee: Ibiden Co Ltd
Current assignee: Ibiden Co Ltd
Priority date: 2015-02-05
Filing date: 2015-02-05
Publication date: 2016-08-08

Abstract

【課題】ＭＲＡＭにおける磁気歪みによる悪影響を抑えることが可能な半導体装置及びその製造方法の提供を目的とする。【解決手段】本発明の半導体装置１０では、ＭＲＡＭ５５が、基板３０のコア基板１１に形成されたキャビティ１６に収容されている。ＭＲＡＭ５５は、基板３０の厚さ方向から透視されるとＭＰＵ５０に全体が重なる位置又はその近傍に配置されている。また、基板３０のコア基板１１のＦ面１１Ｆ側の第１導体層２２がＳ面１１Ｓ側の第１導体層２２よりも厚くなっていて、基板３０のうちのコア基板１１のＦ面１１Ｆ側の導体の総体積がＳ面１１Ｓ側の導体の総体積よりも大きくなっている。【選択図】図２

Description

本発明は、基板にＭＰＵ（Ｍｉｃｒｏ−ｐｒｏｃｅｓｓｉｎｇｕｎｉｔ）と半導体メモリとが搭載されている半導体装置及びその製造方法に関する。

近年、ＤＲＡＭ等の揮発性の半導体メモリに代わる不揮発性の半導体メモリとして、ＭＲＡＭ（ＭａｇｎｅｔｏｒｅｓｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）の開発が行われている（例えば、特許文献１参照）。

特開２００５−０２３０６２号公報（段落［０００２］、段落［０００５］、図５）

しかしながら、ＭＲＡＭは、ＤＲＡＭでは問題にならなかった磁気歪みの悪影響を受けることが考えられる。

本発明は、上記事情に鑑みてなされたもので、ＭＲＡＭにおける磁気歪みによる悪影響を抑えることが可能な半導体装置及びその製造方法の提供を目的とする。

上記目的を達成するためになされた請求項１の発明に係る半導体装置は、基板と、基板に搭載される少なくとも１つのＭＰＵと、基板に搭載されかつＭＰＵに接続される複数のＭＲＡＭと、を備える半導体装置であって、ＭＰＵは、基板の表面に実装され、複数のＭＲＡＭの全ては、基板のうち基板の厚さ方向から透視されるとＭＰＵと重なる部分又はその近傍に内蔵されている。

本発明の第１実施形態に係る半導体装置の平面図図１のＡ−Ａ切断面における半導体装置の側断面図半導体装置のキャビティ周辺の平断面図半導体装置の製造工程を示す側断面図半導体装置の製造工程を示す側断面図半導体装置の製造工程を示す側断面図半導体装置の製造工程を示す側断面図半導体装置の製造工程を示す側断面図半導体装置の製造工程を示す側断面図基板の反りの概念図変形例に係る半導体装置のキャビティ周辺の平断面図変形例に係る半導体装置のキャビティ周辺の平断面図変形例に係る半導体装置のキャビティ周辺の平断面図変形例に係る半導体装置のキャビティ周辺の平断面図変形例に係る半導体装置のキャビティ周辺の平断面図変形例に係る半導体装置のキャビティ周辺の平断面図

［第１実施形態］
以下、本発明の第１実施形態を図１〜９に基づいて説明する。本実施形態の半導体装置１０は、例えば、携帯電話、スマートフォン用のマザーボードとして使用されるもので、図１に示すように、基板３０に、ＭＰＵ５０、ＭＲＡＭ５５、その他の各種電子部品６０を搭載してなる。ＭＲＡＭ５５とＭＰＵ５０とは、後述するビア導体２１Ｄ，２３Ｄ及び導体層２２，２４（図２参照）等を介して電気的に接続されている。

図２には、ＭＰＵ５０及びＭＲＡＭ５５が配置された部分で切断された半導体装置１０の断面構造が拡大して示されている。同図に示すように、半導体装置１０における基板３０は、コア基板１１の表裏の両面にビルドアップ層２０，２０を有する構造になっている。コア基板１１は、絶縁性部材で構成されている。コア基板１１の表側の面であるＦ面１１Ｆと、コア基板１１の裏側の面であるＳ面１１Ｓとには、導体回路層１２がそれぞれ形成されている。また、コア基板１１には、複数の導電用貫通孔１４が形成されている。各導電用貫通孔１４内にはめっきが充填されて複数のスルーホール導電導体１５がそれぞれ形成され、それらスルーホール導電導体１５によってＦ面１１Ｆの導体回路層１２とＳ面１１Ｓの導体回路層１２との間が接続されている。

コア基板１１のＦ面１１Ｆ側のビルドアップ層２０も、Ｓ面１１Ｓ側のビルドアップ層２０も共に、コア基板１１側から順番に、第１絶縁樹脂層２１、第１導体層２２、第２絶縁樹脂層２３、第２導体層２４を積層してなり、第２導体層２４上には、ソルダーレジスト層２５が積層されている。

第１絶縁樹脂層２１及び第２絶縁樹脂層２３には、それぞれ複数のビアホール２１Ｈ，２３Ｈが形成されている。これらビアホール２１Ｈ，２３Ｈ内にめっきが充填されて複数のビア導体２１Ｄ，２３Ｄが形成されている。そして、第１絶縁樹脂層２１のビア導体２１Ｄによって、導体回路層１２と第１導体層２２との間が接続され、第２絶縁樹脂層２３のビア導体２３Ｄによって、第１導体層２２と第２導体層２４との間が接続されている。

コア基板１１のＦ面１１Ｆ側の第１導体層２２は、Ｓ面１１Ｓ側の第１導体層２２よりも厚くなっている。これにより、基板３０のうちのコア基板１１のＦ面１１Ｆ側の導体の総体積がＳ面１１Ｓ側の導体の総体積よりも大きくなっている。

ソルダーレジスト層２５には、複数のパッド用孔が形成され、第２導体層２４の一部がパッド用孔内に位置してパッド２６になっている。同図に示すように、基板３０のＦ面３０Ｆ側の複数のパッド２６上には半田バンプ２７がそれぞれ形成されていて、ＭＰＵ５０は、これら半田バンプ２７群に半田付けされている。

ＭＰＵ５０が基板３０に表面実装されているのに対し、ＭＲＡＭ５５は、基板３０に内蔵されている。詳細には、図３に示すように、コア基板１１に４つのキャビティ１６が形成されている。これらキャビティ１６のうち１つは基板３０のうちのＭＰＵ５０の真下の領域に全体が収まるように配置され、２つは、ＭＰＵ５０の真下の領域に一部が重なるように配置され、残りの一つは、ＭＰＵ５０の真下の領域の近傍でかつＭＰＵ５０の真下の領域と重ならない位置に配置されている。そして、これら４つのキャビティ１６にＭＲＡＭ５５が１つずつ収容されている。つまり、４つのＭＲＡＭ５５が内蔵されている位置は、基板３０の厚さ方向から透視されるとＭＰＵ５０に重なる位置又はその近傍位置となっている。

次に、本実施形態の半導体装置１０の製造方法について説明する。まず、基板３０は、以下のようにして製造される。

（１）図４（Ａ）に示すように、コア基板１１としてエポキシ樹脂又はＢＴ（ビスマレイミドトリアジン）樹脂とガラスクロスなどの補強材からなる絶縁性基材１１Ｋの表裏の両面に、銅箔１１Ｃがラミネートされているものが用意される。

（２）図４（Ｂ）に示すように、コア基板１１にＦ面１１Ｆ側から例えばＣＯ２レーザが照射されて導電用貫通孔１４を形成するためのテーパー孔１４Ａが穿孔される。

（３）図４（Ｃ）に示すように、コア基板１１のＳ面１１Ｓのうち前述したＦ面１１Ｆ側のテーパー孔１４Ａの真裏となる位置にＣＯ２レーザが照射されてテーパー孔１４Ａが穿孔され、それらテーパー孔１４Ａ，１４Ａから導電用貫通孔１４が形成される。

（４）無電解めっき処理が行われ、銅箔１１Ｃ上と導電用貫通孔１４の内面に無電解めっき膜（図示せず）が形成される。

（５）図４（Ｄ）に示すように、銅箔１１Ｃ上の無電解めっき膜上に、所定パターンのめっきレジスト３３が形成される。

（６）電解めっき処理が行われ、図５（Ａ）に示すように、電解めっきが導電用貫通孔１４内に充填されてスルーホール導電導体１５が形成されると共に、銅箔１１Ｃ上の無電解めっき膜（図示せず）のうちめっきレジスト３３から露出している部分に電解めっき膜３４が形成される。

（７）めっきレジスト３３が剥離されると共に、めっきレジスト３３の下方の無電解めっき膜（図示せず）及び銅箔１１Ｃが除去され、図５（Ｂ）に示すように、残された電解めっき膜３４、無電解めっき膜及び銅箔１１Ｃにより、コア基板１１のＦ面１１Ｆ上に導体回路層１２が形成されると共に、コア基板１１のＳ面１１Ｓ上に導体回路層１２が形成される。そして、Ｆ面１１Ｆの導体回路層１２とＳ面１１Ｓの導体回路層１２とがスルーホール導電導体１５によって接続された状態になる。

（８）図５（Ｃ）に示すように、コア基板１１に、ルーター又はＣＯ２レーザによってキャビティ１６が形成される。

（９）図５（Ｄ）に示すように、キャビティ１６が塞がれるように、ＰＥＴフィルムからなるテープ９０がコア基板１１のＳ面１１Ｓ上に張り付けられる。

（１０）ＭＲＡＭ５５が用意される。

（１１）図６（Ａ）に示すように、ＭＲＡＭ５５がマウンター（図示せず）によってキャビティ１６に収められる。

（１２）図６（Ｂ）に示すように、コア基板１１のＦ面１１Ｆ上の導体回路層１２上に、第１絶縁樹脂層２１としてのプリプレグ（心材を樹脂含浸してなるＢステージの樹脂シート）と銅箔３７が積層されてから、加熱プレスされる。その際、コア基板１１のＦ面１１Ｆの導体回路層１２，１２同士の間がプリプレグにて埋められ、プリプレグから染み出た熱硬化性樹脂がキャビティ１６の内面とＭＲＡＭ５５との隙間に充填される。

（１３）図６（Ｃ）に示すように、テープ９０が除去される。
（１４）図６（Ｄ）に示すように、コア基板１１のＳ面１１Ｓ上の導体回路層１２上に第１絶縁樹脂層２１としてのプリプレグと銅箔３７が積層されてから、加熱プレスされる。その際、コア基板１１のＳ面１１Ｓの導体回路層１２，１２同士の間がプリプレグにて埋められ、プリプレグから染み出た熱硬化性樹脂がキャビティ１６の内面とＭＲＡＭ５５との隙間に充填される。

なお、第１絶縁樹脂層２１としてプリプレグの代わりに心材を含まない樹脂フィルムを用いてもよい。その場合は、銅箔を積層することなく、樹脂フィルムの表面に、直接、セミアディティブ法で導体回路層を形成することができる。また、第１絶縁樹脂層２１として、層間絶縁用フィルム（味の素（株）製：商品名；ＡＢＦ−４５ＳＨ）を用いてもよい。

（１５）図７（Ａ）に示すように、上記したプリプレグによって形成されたコア基板１１の表裏の両側の第１絶縁樹脂層２１，２１にＣＯ２レーザが照射されて、複数のビアホール２１Ｈが形成される。それら複数のビアホール２１Ｈの一部のビアホール２１Ｈは、導体回路層１２上に配置され、他の一部のビアホール２１ＨはＭＲＡＭ５５上に配置される。

（１６）無電解めっき処理が行われ、第１絶縁樹脂層２１，２１上と、ビアホール２１Ｈ，２１Ｈ内とに無電解めっき膜（図示せず）が形成される。

（１７）図７（Ｂ）に示すように、銅箔３７上の無電解めっき膜上に、所定パターンのめっきレジスト４０が形成される。

（１８）電解めっき処理が行われ、図７（Ｃ）に示すように、めっきがビアホール２１Ｈ，２１Ｈ内に充填されてビア導体２１Ｄ，２１Ｄが形成され、さらには、第１絶縁樹脂層２１，２１上の無電解めっき膜（図示せず）のうちめっきレジスト４０から露出している部分に電解めっき膜３９，３９が形成される。

このとき、電解銅めっき液に浸漬されるコア基板１１のうちＦ面１１Ｆ側の無電解めっき膜に通電される電流がＳ面１１Ｓ側の無電解めっき膜に通電される電流よりも大きくなっている。これにより、Ｆ面１１Ｆ側の電解めっき膜３９がＳ面１１Ｓ側の電解めっき膜３９よりも厚くなる。

（１９）めっきレジスト４０が剥離されると共に、めっきレジスト４０の下方の無電解めっき膜（図示せず）及び銅箔３７が除去され、図８（Ａ）に示すように、残された電解めっき膜３９、無電解めっき膜及び銅箔３７により、コア基板１１の表裏の各第１絶縁樹脂層２１上に第１導体層２２が形成される。そして、コア基板１１の表裏の各第１導体層２２の一部と導体回路層１２とがビア導体２１Ｄによって接続されると共に、各第１導体層２２の他の一部とＭＲＡＭ５５とがビア導体２１Ｄによって接続された状態になる。

（２０）上記した（１２）〜（１９）と同様の処理により、図８（Ｂ）に示すように、コア基板１１の表裏の各第１導体層２２上に第２絶縁樹脂層２３と第２導体層２４とが形成されて、各第２導体層２４の一部と第１導体層２２とがビア導体２３Ｄによって接続された状態になる。なお、本実施形態では、第２導体層２４を形成する際の電解めっき処理において、Ｆ面１１Ｆ側の無電解めっき膜に通電される電流とＳ面１１Ｓ側の無電解めっき膜に通電される電流とを同じとすることで、Ｆ面１１Ｆ側の第２導体層２４とＳ面１１Ｓ側の第２導体層２４とが同じ厚さになっている。

（２１）図８（Ｃ）に示すように、コア基板１１の表裏の各第２導体層２４上にソルダーレジスト層２５，２５が積層される。

（２２）図９（Ａ）に示すように、コア基板１１の表裏のソルダーレジスト層２５，２５の所定箇所にテーパー状のパッド用孔が形成され、コア基板１１の表裏の各第２導体層２４のうちパッド用孔から露出した部分がパッド２６になる。

（２３）パッド２６上に、ニッケル層、パラジウム層、金層の順に積層されて図９（Ｂ）に示した金属膜４１が形成される。以上で基板３０が完成する。

次に、以下のようにして、基板３０にＭＰＵ５０が実装される。
（１）ＭＰＵ５０が用意される。

（２）基板３０の有するパッド２６に、半田バンプ２７が形成される。

（３）基板３０の半田バンプ２７群上にＭＰＵ５０が配置される。

（４）基板３０が炉内で加熱され（以下、適宜「リフロー」という）、その後、冷却される。以上で半導体装置１０が完成する。

ところで、基板３０のリフロー及び冷却を行うと、図１０に示す概念図のように、基板３０のうちのＭＰＵ５０の周辺領域ＳがＭＰＵ５０を中心に隆起する丘陵形状に反ってしまうことが起こり得る。

この基板３０の反りは以下のように生じるものだと考えられる。即ち、基板３０に含まれる導体が、基板３０の加熱により熱膨張し、基板３０の冷却により収縮する。このとき、基板３０のＦ面３０Ｆ側の導体の収縮がＦ面３０Ｆに実装されたＭＰＵ５０により阻害されるため、Ｓ面３０Ｓ側の導体の収縮量がＦ面３０Ｆ側の導体の収縮量よりも大きくなる。この導体の収縮量の差により、基板３０のうちのＭＰＵ５０の周辺領域ＳがＦ面３０Ｆ側に向かって突出した丘陵形状となると考えられる。

また、リフロー及び冷却後の基板３０においては、図１０に示すように、ＭＰＵ５０が配置される部分の反りが比較的小さくなる一方、その外方部分の反りが比較的大きくなると考えられる。

ここで、仮にＭＲＡＭ５５を基板３０のうちの反りが大きい領域に配置すると、基板３０の反りによりＭＲＡＭ５５が変形してＭＲＡＭ５５内で磁気歪みが発生し、ＭＲＡＭ５５が磁気歪みによる悪影響を受けるという不具合が生じることが考えられる。これに対し、本実施形態の半導体装置１０では、ＭＲＡＭ５５が、基板３０のうちの、反りが比較的小さいＭＰＵ５０の下方領域（つまり、基板３０の厚さ方向から透視されたときにＭＰＵ５０に重なる位置）又はその近傍に内蔵されているため、ＭＲＡＭ５５が基板３０の反りの影響を受けることを抑制することができ、ＭＲＡＭ５５における磁気歪みによる悪影響を抑えることができる。

また、本実施形態では、上述したように、基板３０のＦ面３０Ｆ側の導体の総体積が、Ｓ面３０Ｓ側の導体の総体積よりも大きくなっているため、Ｆ面３０Ｆ側の導体の収縮量をＳ面３０Ｓ側の導体の収縮量に近づけることができ、基板３０が丘陵形状に反ることを緩和することができる。これによっても、ＭＲＡＭ５５が基板３０の反りの影響を受けることを抑制することができ、ＭＲＡＭ５５における磁気歪みによる悪影響を抑えることができる。また、Ｆ面３０Ｆ側の導体の総体積とＳ面３０Ｓ側の導体の総体積とが第１導体層２２の厚さにより調整されているので、回路パターンの変更を行わなくてもよい。

［他の実施形態］
本発明は、前記実施形態に限定されるものではなく、例えば、以下に説明するような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。

（１）上記実施形態では、基板３０のＦ面３０Ｆ側の導体の総体積とＳ面３０Ｓ側の導体の総体積とを異ならせるために、Ｆ面３０Ｆ側とＳ面３０Ｓ側とで導体層の厚さを異ならせていたが、導体層の厚さを等しくし、残銅率（即ち、回路パターンの面積／総面積）を異ならせる構成であってもよい。また、導体層の厚さと残銅率との両方を異ならせる構成であってもよい。

（２）上記実施形態では、基板３０のＦ面３０Ｆ側とＳ面３０Ｓ側とにおいて厚さが異なる導体層が第１導体層２２であったが、第２導体層２４であってもよい。また、第１導体層２２と第２導体層２４との両方で厚さを異ならせてもよい。さらに、導体回路層１２の厚さを異ならせてもよい。

（３）上記実施形態では、基板３０の厚さ方向から透視されるとＭＰＵ５０と全体が重なるＭＲＡＭ５５が１つ設けられていたが、図１１及び図１２に示すように、ＭＰＵ５０の全体と重なるＭＲＡＭ５５が設けられていなくてもよい。

（４）上記実施形態では、４つのＭＲＡＭ５５がそれぞれ別個のキャビティ１６に収容されていたが、図１３（Ａ），（Ｂ）に示すように１つのキャビティ１６にまとめて収容されていてもよい。このとき、図１３（Ｂ）に示すように、キャビティ１６内にＭＲＡＭ５５同士の接触を防ぐ突起１６Ｔが形成されていてもよい。

（５）上記実施形態では、キャビティ１６の平面形状がＭＲＡＭ５５の平面形状に対応した四角形をなしていたが、キャビティ１６の平面形状とＭＲＡＭ５５の平面形状とが異なっていてもよい。例えば、キャビティ１６の平面形状が楕円形等であってもよい。

（６）ＭＰＵ５０とＭＲＡＭ５５との平面形状は、正方形であってもよい。

（７）上記実施形態では、ＭＰＵ５０と接続されるＭＲＡＭ５５の数が４つであったが、これ以外の数（例えば、図１４に示すように９つ、図１５に示すように２つ）であってもよい。

（８）上記実施形態では、ＭＲＡＭ５５がＭＰＵ５０よりも小さかったが、ＭＰＵ５０と同じ大きさであってもよいし、ＭＰＵ５０より大きくてもよい。

（９）図１６に示すように、基板３０の厚さ方向から透視されるとＭＰＵ５０と４つのＭＲＡＭ５５の全体が重なる配置になっていてもよい。

（１０）上記実施形態では、半導体装置１０がコア基板１１を有していたが、コア基板を有さないコアレス構造であってもよい。

（１１）上記実施形態では、キャビティ１６が貫通孔であったが、凹部であってもよい。

（１２）ＭＲＡＭ５５を、ＭＰＵ５０の周辺領域ＳのうちＭＰＵ５０の対角線Ｌ（図１０参照）の延長線と重ならない位置に配置すれば、ＭＲＡＭ５５が基板３０の反りの影響を受けることをより抑制することができ、ＭＲＡＭ５５における磁気歪みによる悪影響をより効果的に抑えることができる。

１０半導体装置
１１コア基板
２１第１絶縁樹脂層
２２第１導体層
２３第２絶縁樹脂層
２４第２導体層
２７半田バンプ
３０基板
５０ＭＰＵ
５５ＭＲＡＭ

Claims

基板と、
前記基板に搭載される少なくとも１つのＭＰＵと、
前記基板に搭載されかつ前記ＭＰＵに接続される複数のＭＲＡＭと、を備える半導体装置であって、
前記ＭＰＵは、前記基板の表面に実装され、
前記複数のＭＲＡＭの全ては、前記基板のうち前記基板の厚さ方向から透視されると前記ＭＰＵと重なる部分又はその近傍に内蔵されている。
請求項１に記載の半導体装置であって、
前記基板は、コア基板と、前記コア基板の表裏に積層されるビルドアップ層と、を有してなり、
前記ＭＰＵが搭載されている一方側の前記ビルドアップ層に含まれる導体の総体積が、他方側の前記ビルドアップ層に含まれる導体の総体積より大きい。
請求項２に記載の半導体装置であって、
前記一方側のビルドアップ層に含まれる導体層が、前記他方側のビルドアップ層に含まれる導体層より厚い。
請求項２又は３に記載の半導体装置であって、
前記一方側のビルドアップ層に含まれる導体層の導体占有面積が、前記他方側のビルドアップ層に含まれる導体層の導体占有面積より大きい。
請求項１乃至４の何れか１の請求項に記載の半導体装置であって、
前記基板は、コア基板と、前記コア基板の表裏に積層されるビルドアップ層と、を有してなり、
前記複数のＭＲＡＭの全ては、前記コア基板に形成されているキャビティに収容されている。
基板と、前記基板に搭載される少なくとも１つのＭＰＵと、前記基板に搭載されかつ前記ＭＰＵに接続される複数のＭＲＡＭと、を備える半導体装置の製造方法であって、
前記ＭＰＵを前記基板の表面に実装することと、
前記複数のＭＲＡＭの全てを、前記基板のうち前記基板の厚さ方向から透視されると前記ＭＰＵと重なる部分又はその近傍に内蔵することとを行う。
請求項６に記載の半導体装置の製造方法であって、
コア基板の表裏にそれぞれビルドアップ層を形成することと、
前記ＭＰＵが搭載される一方側の前記ビルドアップ層に含まれる導体の総体積を、他方側の前記ビルドアップ層に含まれる導体の総体積より大きくすることとを行う。
請求項７に記載の半導体装置の製造方法であって、
前記一方側のビルドアップ層と前記他方側のビルドアップ層とにそれぞれ含まれる絶縁層に無電解めっき層をそれぞれ積層することと、
めっき液に前記コア基板を浸漬して、前記一方側のビルドアップ層の前記無電解めっき層に通電する電流を、前記他方側のビルドアップ層の前記無電解めっき層に通電する電流より大きくして、それぞれの無電解めっき層の上に電解めっき層を積層することとを行う。
請求項７又は８に記載の半導体装置の製造方法であって、
前記一方側のビルドアップ層に含まれる導体層の導体占有面積を、前記他方側のビルドアップ層に含まれる導体層の導体占有面積より大きくする。
請求項６乃至９の何れか１の請求項に記載の半導体装置の製造方法であって、
コア基板の表裏にそれぞれビルドアップ層を形成することと、
前記複数のＭＲＡＭの全てを、前記コア基板に形成されているキャビティに内蔵することとを行う。