JP6345984B2

JP6345984B2 - スピーカ装置

Info

Publication number: JP6345984B2
Application number: JP2014105113A
Authority: JP
Inventors: 高橋　英樹; 英樹高橋; 滋男小畑; 洋隆大橋; 正樹宮城
Original assignee: Yazaki Energy System Corp
Current assignee: Yazaki Energy System Corp
Priority date: 2014-05-21
Filing date: 2014-05-21
Publication date: 2018-06-20
Anticipated expiration: 2034-05-21
Also published as: JP2015220711A

Description

本発明は、スピーカ装置に係り、特に、ＰＷＭ方式のスピーカ装置に関するものである。

従来より、警報器には、警報音を発生するためにスピーカ装置が内蔵されている（特許文献１、２）。このようなスピーカ装置として、例えば図７に示されたものが知られている。同図に示すように、スピーカ装置１００は、スピーカ１０１と、スピーカ１０１の両端各々と５Ｖ電源のプラス及びマイナス（＝両極）各々との間に設けられた４つのＦＥＴＱ１０１〜Ｑ１０４と、ＦＥＴＱ１０１〜Ｑ１０４のオンオフを制御して、スピーカ１０１から音を出力させるＣＰＵ１０２と、を備えている。

上記ＦＥＴＱ１０１及びＦＥＴＱ１０２は、互いに極性が異なるＦＥＴである。即ち、ＦＥＴＱ１０１はＰチャンネルのＦＥＴであり、ＦＥＴＱ１０２はＮチャンネルのＦＥＴである。これらＦＥＴＱ１０１及びＱ１０２のゲート（制御端子）は共通接続されて、ＣＰＵ１０２の出力ポートＰ１に接続されている。

また、ＦＥＴＱ１０３及びＦＥＴＱ１０４も、互いに極性が異なるＦＥＴである。即ち、ＦＥＴＱ１０３はＰチャンネルのＦＥＴであり、ＦＥＴＱ１０４はＮチャンネルのＦＥＴである。これらＦＥＴＱ１０３及びＱ１０４のゲートも共通接続されて、ＣＰＵ１０２の出力ポートＰ３に接続されている。

ＣＰＵ１０２は、出力ポートＰ１からＨｉレベルの信号を出力することにより、ＦＥＴＱ１０１をオフ、ＦＥＴＱ１０２をオンし、出力ポートＰ３からＬｏレベルの信号を出力することにより、ＦＥＴＱ１０３をオンし、ＦＥＴＱ１０４をオフする。これにより実線の矢印に示すようにスピーカ１０１に電流が流れる。

また、ＣＰＵ１０２は、出力ポートＰ１からＬｏレベルの信号を出力することにより、ＦＥＴＱ１０１をオン、ＦＥＴＱ１０２をオフし、出力ポートＰ３からＨｉレベルの信号を出力することにより、ＦＥＴＱ１０１をオフし、ＦＥＴＱ１０２をオンする。これにより、点線の矢印に示すようにスピーカ１０１に電流が流れる。このようにスピーカ１０１に交互に電流を流すことによりスピーカ１０１が駆動され音が出力される。

しかしながら、この方式では、４つのＦＥＴＱ１０１〜Ｑ１０４のうち２個がオンしてしまい、断線の検出できない、という問題があった。

特開２０１３−１０９４３９号公報特開２０１２−８４０５１号公報

そこで、本発明は、スピーカの断線検出を行うことができるスピーカ装置を提供することを課題とする。

上述した課題を解決するためになされた請求項１記載の発明は、スピーカと、前記スピーカの両端各々と電源の両極各々との間に設けられた４つのスイッチ素子と、前記スピーカの一端から他端に、他端から一端に交互に電流が流れるように前記スイッチ素子のオンオフを制御して、前記スピーカから音を出力させる制御部と、を備えたスピーカ装置において、前記スピーカの一端と前記電源の両極の何れか一方との間に接続された断線検出用の抵抗をさらに備え、前記制御部は、前記スピーカ及び前記抵抗に電流が流れるように前記スイッチ素子のオンオフを制御し、前記スピーカと前記抵抗との接続点の電圧に基づいて前記スピーカの断線を検出し、前記スピーカの他端と前記電源の両極に各々接続される前記スイッチ素子を互いに極性の異なる半導体スイッチから構成し、当該互いに極性の異なる半導体スイッチの制御端子を共通接続して前記制御部に接続し、前記スピーカの一端と前記電源のプラス及びマイナス各々との間に接続される前記スイッチ素子の制御端子を別々に前記制御部に接続したことを特徴とするスピーカ装置である。

請求項２記載の発明は、前記制御部は、Ａ／Ｄ変換部を内蔵し、前記Ａ／Ｄ変換部へのＡ／Ｄ入力ポートに前記スピーカと前記抵抗との接続点の電圧を入力することを特徴とする請求項１に記載のスピーカ装置である。

以上説明したように請求項１記載の発明によれば、４つのスイッチ素子を利用して、簡単にスピーカの断線を検出することができる。

請求項１記載の発明によれば、４つのスイッチ素子のうち２つのスイッチ素子の制御端子を共通接続することができるため、制御部の出力端子数を少なくすることができる。

請求項２記載の発明によれば、正確に断線を検出することができる。

第１実施形態における本発明のスピーカ装置を示す回路図である。（Ａ）は警報音発生中の出力ポートＰ２、Ｐ３からの出力のタイムチャートであり、（Ｂ）は警報音発生中の出力ポートＰ１からの出力のタイムチャートであり、（Ｃ）は警報音発生中のスピーカ電流のタイムチャートである。第１実施形態における（Ａ）〜（Ｃ）は断線検出時の出力ポートＰ３、Ｐ２、Ｐ１からの出力のタイムチャートであり、（Ｄ）は断線検出時の入力ポートＰ４への入力のタイムチャートである。第２実施形態における本発明のスピーカ装置を示す回路図である。第２実施形態における（Ａ）〜（Ｃ）は断線検出時の出力ポートＰ３、Ｐ２、Ｐ１からの出力のタイムチャートであり、（Ｄ）は断線検出時の入力ポートＰ４への入力のタイムチャートである。第３実施形態における本発明のスピーカ装置を示す回路図である。従来のスピーカ装置の一例を示す回路図である。

（第１実施形態）
以下、第１実施形態における本発明のスピーカ装置について図１を参照して説明する。同図に示すスピーカ装置１は、例えば警報器内に内蔵され、警報音を発生させるために用いられる。同図に示すように、スピーカ装置１は、スピーカ２と、スピーカ２の両端の各々と５Ｖ電源の両極各々との間に設けられた４つのスイッチ素子、半導体スイッチとしてのＦＥＴＱ１〜Ｑ４と、ＦＥＴＱ１〜Ｑ４のオンオフを制御して、スピーカ２から警報音（＝音）を出力させる制御部としてのＣＰＵ３と、スピーカ２の一端と５Ｖ電源のマイナス極との間に接続された断線検出用の抵抗Ｒｄと、を備えている。

上記ＦＥＴＱ１及びＦＥＴＱ２は、互いに極性が異なるＦＥＴである。本実施形態では、ＦＥＴＱ１はＰチャンネルのＦＥＴであり、ＦＥＴＱ２はＮチャンネルのＦＥＴである。これらＦＥＴＱ１及びＱ２のゲート（制御端子）は共通接続されて、ＣＰＵ３の出力ポートＰ１に接続されている。これらＦＥＴＱ１及びＦＥＴＱ２の共通接続されたゲートと５Ｖ電源のプラス極との間にはバイアス抵抗Ｒ１が接続されている。

また、ＦＥＴＱ３及びＦＥＴＱ４も、互いに極性が異なるＦＥＴである。本実施形態では、ＦＥＴＱ３はＰチャンネルのＦＥＴであり、ＦＥＴＱ４はＮチャンネルのＦＥＴである。これらＦＥＴＱ３及びＱ４のゲートはそれぞれ別々に、ＣＰＵ３の出力ポートＰ３、Ｐ２に接続されている。上記ＦＥＴＱ３のゲートと５Ｖ電源のプラス極との間にはバイアス抵抗Ｒ３が接続されている。また、ＦＥＴＱ４のゲートと５Ｖ電源のマイナス極（以下グランド）との間にはバイアス抵抗Ｒ４が接続されている。

上記ＣＰＵ３は、周知の中央演算処理装置である。上記抵抗Ｒｄは、ＦＥＴＱ４に対して並列接続されている。このスピーカ２と抵抗Ｒｄとの接続点が、ＣＰＵ３の入力ポートＰ４に接続されている。

上述した構成のスピーカ装置１の動作について図２のタイムチャートを参照して説明する。同図に示すように、全ての出力ポートＰ１〜Ｐ３からＨｉレベルの信号が出力されると、ＦＥＴＱ１及びＱ３がオフ、ＦＥＴＱ２及びＱ４がオンして、スピーカ２の両端がグランドに接続される。このため、スピーカ２には電流が流れない。

また、出力ポートＰ１からＨｉレベルの信号が出力されると共に出力ポートＰ２及びＰ３からＬｏレベルの信号が出力されると、ＦＥＴＱ１及びＱ４がオフ、ＦＥＴＱ２及びＱ３がオンする。このため、図１の点線矢印で示すように、ＦＥＴＱ３→スピーカ２→ＦＥＴＱ２の順に電流が流れる。

また、全ての出力ポートＰ１〜Ｐ３からＬｏレベルの信号が出力されると、ＦＥＴＱ１及びＱ３がオン、ＦＥＴＱ２及びＱ４がオフして、スピーカ２の両端が５Ｖ電源のプラスに接続される。このため、スピーカ２には電流が流れない。

また、出力ポートＰ１からＬｏレベルの信号が出力されると共に出力ポートＰ２及びＰ３からＨｉレベルの信号が出力されると、ＦＥＴＱ１及びＱ４がオン、ＦＥＴＱ２及びＱ３がオフする。このため、図１の一点鎖線矢印で示すように、ＦＥＴＱ１→スピーカ２→ＦＥＴＱ４の順に電流が流れる。

上記ＣＰＵ３は、ガス漏れなどの異常が生じるとＦＥＴＱ１〜Ｑ４のオンオフを制御して、スピーカ２から警報を発生する。このとき、ＣＰＵ３は、図２に示すように、スピーカ２の一端から他端（点線矢印）、他端から一端（一点鎖線矢印）に交互に電流が流れるように、出力ポートＰ１〜Ｐ３から信号を出力する。

また、ＣＰＵ３は、例えば定期的にスピーカ２の断線を検出する。ＣＰＵ３は、断線検出のイニシャル状態の設定として、図３（Ａ）〜（Ｃ）に示すように、出力ポートＰ１、Ｐ３からＨｉレベルの信号を出力し、出力ポートＰ２からＬｏレベルの信号を出力する。これにより、ＦＥＴＱ１、Ｑ３、Ｑ４がオフし、ＦＥＴＱ２のみがオンして、スピーカ２の他端がグランドに接続される。これにより入力ポートＰ４にはグランド（Ｌｏ）が入力される。

この状態からＣＰＵ３が、出力ポートＰ１をＨｉからＬｏに反転させると、ＦＥＴＱ１がオン、ＦＥＴＱ２〜Ｑ４がオフする。これにより、図１の実線矢印で示すように、ＦＥＴＱ１→スピーカ２→抵抗Ｒｄの順に、即ちスピーカ２及び抵抗Ｒｄに電流が流れる。このとき、スピーカ２が断線していなければ、図３（Ｄ）に示すように、入力ポートＰ４には５Ｖ電源のプラス（５Ｖ）とほぼ同じ電圧（Ｈｉ）が入力される。正確には、入力ポートＰ４には、５Ｖをスピーカ２の抵抗値と抵抗Ｒｄとで分圧した電圧が入力される。このとき、ＣＰＵ３に確実にＨｉレベルを認識させるために、抵抗Ｒｄはスピーカ２の抵抗値に比べて十分大きい値に設定して（例えばスピーカ２の抵抗値を８Ω、抵抗Ｒｄを２２ｋΩ）、入力ポートＰ４に入力される電圧を５Ｖに近づけている。一方、スピーカ２が断線していれば、入力ポートＰ４にはグランド（Ｌｏ）が入力されたままとなる。ＣＰＵ３は、入力ポートＰ４の入力に応じてスピーカ２の断線を検出することができる。

上述した第１実施形態によれば、断線検出用の抵抗Ｒｄを、スピーカ２の一端と５Ｖ電源のマイナス極に接続している。そして、ＣＰＵ３は、スピーカ２及び抵抗Ｒｄに電流が流れるようにＦＥＴＱ１〜Ｑ４のオンオフを制御し、スピーカ２と抵抗Ｒｄとの接続点の電圧に基づいてスピーカ２の断線を検出する。これにより、４つのＦＥＴＱ１〜Ｑ４を利用して、簡単にスピーカ２の断線を検出することができる。

また、上述した第１実施形態によれば、４つのＦＥＴＱ１〜Ｑ４のうち２つのＦＥＴＱ１及びＱ２のゲートを共通接続することできるため、ＣＰＵ３の出力ポート数を少なくすることができる。

（第２実施形態）
次に、本発明の第２実施形態について図４を参照して説明する。なお、図４において、上述した第１実施形態で既に説明した図１に示すスピーカ装置１と同等の部分には同一符号を付してその詳細な説明を省略する。

第１実施形態と第２実施形態とで大きく異なる点は、抵抗Ｒｄの接続位置である。第１実施形態においては、抵抗Ｒｄは、スピーカ２の一端とグランドとの間に接続されていたが、第２実施形態においては、抵抗Ｒｄは、スピーカ２の一端と５Ｖ電源のプラス極との間に接続されている。

この場合、警報音発生時、ＣＰＵ３は、第１実施形態と同様に出力ポートＰ１〜Ｐ３から信号をする。断線検出時、ＣＰＵ３は、図５に示すように、図３に示す第１実施形態とは反転した信号を出力ポートＰ１、Ｐ４から出力する。

即ち、第２実施形態においては、ＣＰＵ３は、断線検出のイニシャル状態の設定として、図５（Ａ）〜（Ｃ）に示すように、出力ポートＰ１、Ｐ２からＬｏレベルの信号を出力し、出力ポートＰ３からＨｉレベルの信号を出力する。これにより、ＦＥＴＱ２、Ｑ３、Ｑ４がオフし、ＦＥＴＱ２のみがオンして、スピーカ２の他端が５Ｖ電源のプラス極に接続される。これにより、入力ポートＰ４には５Ｖ電源のプラスとほぼ同じ電圧（Ｈｉ）が入力される。

この状態からＣＰＵ３が、出力ポートＰ１をＬｏからＨｉに反転させると、ＦＥＴＱ２がオン、ＦＥＴＱ１、Ｑ３、Ｑ４がオフする。これにより、図４の実線矢印で示すように、抵抗Ｒｄ→スピーカ２→ＦＥＴＱ２の順に、即ちスピーカ２を介して抵抗Ｒｄに電流が流れる。このとき、スピーカが断線していなければ、図５（Ｄ）に示すように、入力ポートＰ４にはグランド（Ｌｏ）が入力される。一方、スピーカ２が断線していれば、入力ポートＰ４には５Ｖ電源のプラスとほぼ同じ電圧（Ｈｉ）が入力されたままとなる。ＣＰＵ３は、入力ポートＰ４の入力に応じてスピーカ２の断線を検出することができる。

（第３実施形態）
次に、本発明の第３実施形態について図６を参照して説明する。なお、図６において、上述した第１実施形態で既に説明した図１に示すスピーカ装置１と同等の部分には同一符号を付してその詳細な説明を省略する。

第１実施形態と第２実施形態とで大きく異なる点は、ＦＥＴＱ１及びＦＥＴＱ２のゲートの接続である。第１実施形態においては、ＦＥＴＱ１及びＦＥＴＱ２のゲートは共通接続されて、出力ポートＰ１に接続されていたが、第３実施形態においては、ＦＥＴＱ１及びＦＥＴＱ２のゲートは別々にＣＰＵ３の出力ポートＰ１１、Ｐ１２に接続されている。

この場合、ＣＰＵ３は、第１実施形態の出力ポートＰ１から出力されるものと同じ信号を出力ポートＰ１１、Ｐ１２からそれぞれ出力する。

なお、上述した第１及び第２実施形態では、スピーカ２と抵抗Ｒｄとの接続点をＣＰＵ３の入力ポートＰ４に入力していたが、これに限ったものではない。入力ポートＰ４では、ＨｉかＬｏかの判定しかできない。そこで、例えば、ＣＰＵ３としてＡ／Ｄ変換部を内蔵するものを用いて、このＡ／Ｄ変換部へのＡ／Ｄ入力ポートにスピーカ２と抵抗Ｒｄとの接続点の電圧を入力するようにしてもよい。ＣＰＵ３は、Ａ／Ｄ入力ポートに入力された電圧が閾値よりも高いときに断線を検出する。このようにスピーカ２と抵抗Ｒｄとの接続点の電圧を検出して閾値と比較することにより、スピーカ２や抵抗Ｒｄの抵抗値に合わせて、閾値を任意に設定すれば、正確に断線を検出することができる。

また、上述した第１及び第２実施形態によれば、スイッチ素子としてＦＥＴを用いていたが、これに限ったものではない。スイッチ素子として、トランジスタを用いることも考えられる。トランジスタの場合、ベースが制御端子に相当する。

また、前述した実施形態は本発明の代表的な形態を示したに過ぎず、本発明は、実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。

１スピーカ装置
２スピーカ
３ＣＰＵ（制御部）
Ｑ１〜Ｑ４ＦＥＴ（スイッチ素子、半導体スイッチ）
Ｒｄ抵抗

Claims

スピーカと、前記スピーカの両端各々と電源の両極各々との間に設けられた４つのスイッチ素子と、前記スピーカの一端から他端に、他端から一端に交互に電流が流れるように前記スイッチ素子のオンオフを制御して、前記スピーカから音を出力させる制御部と、を備えたスピーカ装置において、
前記スピーカの一端と前記電源の両極の何れか一方との間に接続された断線検出用の抵抗をさらに備え、
前記制御部は、前記スピーカ及び前記抵抗に電流が流れるように前記スイッチ素子のオンオフを制御し、前記スピーカと前記抵抗との接続点の電圧に基づいて前記スピーカの断線を検出し、
前記スピーカの他端と前記電源の両極に各々接続される前記スイッチ素子を互いに極性の異なる半導体スイッチから構成し、当該互いに極性の異なる半導体スイッチの制御端子を共通接続して前記制御部に接続し、
前記スピーカの一端と前記電源のプラス及びマイナス各々との間に接続される前記スイッチ素子の制御端子を別々に前記制御部に接続した
ことを特徴とするスピーカ装置。
前記制御部は、Ａ／Ｄ変換部を内蔵し、前記Ａ／Ｄ変換部へのＡ／Ｄ入力ポートに前記スピーカと前記抵抗との接続点の電圧を入力する
ことを特徴とする請求項１に記載のスピーカ装置。