JP6342156B2 - 受動素子内蔵基板 - Google Patents

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Description

本発明は、受動素子内蔵基板に関する。
最近発売されているスマートフォン、タブレットＰＣなどのモバイル機器には、飛躍的な性能向上及び高い携帯性が要求されている。これにより、このモバイル機器に用いられる電子部品の小型化、スリム化、及び高性能化のための研究が進んでいる。
ここで、特許文献１などで提示された電子部品内蔵基板は、電子部品を基板内部に内蔵することにより、その表面にさらなる部品を実装できる空間が確保されるため、モバイル機器に搭載される電子部品の小型化、スリム化、及び高性能化を実現するための方法として脚光を浴びている。
特に、半導体チップの性能が向上されるほど、半導体チップに供給される電源の安定性が重要視される。そのために、いわゆるデカップリングキャパシタ（Ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）またはバイパスキャパシタ（Ｂｙｐａｓｓ ｃａｐａｃｉｔｏｒ）を半導体チップと電源供給線との間に備えて、電源のノイズを除去するとともに、電源電流が急変する状況でも半導体チップに電流が安定して供給されるようにしている。
この際、キャパシタが内蔵された基板に半導体チップを実装すると、デカップリングキャパシタと半導体チップとの間の距離を最小化することができるため、高性能の半導体チップへの安定した電源供給が可能であるとともに、小型化及びスリム化が可能となる。
一方、特許文献１には、電子部品が挿入されるべき位置にキャビティ（ｃａｖｉｔｙ）を加工した後、キャパシタを固定させ、絶縁材を用いて熱圧着して内蔵させた後、レーザー（ｌａｓｅｒ）で微細ビアホール（ｍｉｃｒｏ ｖｉａ ｈｏｌｅ）を加工し、めっきにより電気的に接続させる方式が提案されている。
すなわち、基板に内蔵された電子部品と、基板表面に備えられた回路パターンと、の間を電気的に連結するために、レーザーを用いてビアホールを加工した後、ビアホールの内部にめっきなどの方法で導電性物質を充填する方式が一般的に適用されていたのである。
一方、半導体チップなどの能動素子に供給される電源電圧を安定させるために用いられるキャパシタなどの受動素子が内蔵される場合には、受動素子と能動素子との間の経路のインピーダンスをできるだけ減少させ、接続信頼性を確保する必要性がさらに高くなる。
しかし、従来は、製造技術の限界及びそれによる工程上の制約により、基板に内蔵された受動素子と他のデバイスとの間の電流経路のインピーダンスを減少させるに限界があった。
韓国公開特許第２００７‐０１０１１８３号公報
上記の問題点を解決するためになされた本発明は、受動素子と他のデバイスとの間の電流経路のインピーダンスを減少させることができる受動素子内蔵基板を提供することをその目的とする。
上記の目的を達成するためになされた本発明の一実施形態による受動素子内蔵基板は、外部電極を有する受動素子が内蔵された絶縁層と、前記絶縁層の下部面に備えられる第１導体パターン層と、前記絶縁層の上部面に備えられる第２導体パターン層と、前記第２導体パターン層の上側に実装される能動素子と、前記外部電極の下部面と前記第１導体パターン層との間を電気的に連結する第１ビアと、前記外部電極の上部面と前記第２導体パターン層との間を電気的に連結し、前記第１ビアより体積が小さい第２ビアと、を含むことができる。
また、本発明の一実施形態による受動素子内蔵基板は、下部面に第１導体パターン層が備えられ、上部面には第２導体パターン層が備えられており、外部電極を有する受動素子が内蔵される受動素子内蔵基板であって、前記外部電極の下部面と前記第１導体パターン層との間を電気的に連結する第１ビアと、前記外部電極の上部面と前記第２導体パターン層との間を電気的に連結する第２ビアと、を含み、前記第１ビアの体積は前記第２ビアの体積より大きいことができる。
この際、前記第１ビアの高さは、前記第２ビアの高さの０．５〜１．５倍であることができる。
また、前記第１ビア１個と前記外部電極の下部面とが接する面の断面積は、前記第２ビア１個と前記外部電極の上部面とが接する面の断面積より大きいことができる。
また、前記第１ビア１個と前記第２導体パターン層とが接する面の断面積は、前記第２ビア１個と前記第１導体パターン層とが接する面の断面積より大きいことができる。
また、前記第１ビアの個数は第２ビアの個数より多いことができる。
また、前記第１ビアの個数は少なくとも２個であることが好ましい。
本発明の一実施形態による受動素子内蔵基板は、下部面に第１導体パターン層が備えられ、上部面には能動素子の外部端子が直接接触される第２導体パターン層が備えられており、外部電極を有する受動素子が内蔵される受動素子内蔵基板であって、前記外部電極の下部面と前記第１導体パターン層との間を電気的に連結する第１ビアと、前記外部電極の上部面と前記第２導体パターン層との間を電気的に連結する第２ビアと、を含み、前記第１ビアの体積は前記第２ビアの体積より大きいことができる。
この際、前記受動素子は、積層セラミックキャパシタ（Ｍｕｌｔｉ―ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ；ＭＬＣＣ）であることができる。
また、前記第１ビアの高さは、前記第２ビアの高さの０．５〜１．５倍であることが好ましい。
また、前記第１ビア１個と前記外部電極の下部面とが接する面の断面積は、前記第２ビア１個と前記外部電極の下部面とが接する面の断面積より大きいことができる。
また、前記第１ビア１個と前記第２導体パターン層とが接する面の断面積は、前記第２ビア１個と前記第１導体パターン層とが接する面の断面積より大きいことができる。
また、前記第１ビアの個数は少なくとも２個であることが好ましい。
上記のように構成された本発明は、受動素子と他のデバイスとの間の連結経路のインピーダンスを減少させることにより、電源電流が急変する状況でも半導体チップに電流を安定して供給することができ、電流の移動速度を向上させることができるという有用な効果を提供する。
また、第１ビアの上部面及び下部面の断面積を増加させることにより、第１ビアと受動素子との間の連結性及び連結信頼性を向上させることができる。
本発明の一実施形態による受動素子内蔵基板を概略的に例示した断面図である。 本発明の他の実施形態による受動素子内蔵基板を概略的に例示した断面図である。 本発明の一実施形態による受動素子内蔵基板において、第１ビアと第２ビアの体積比及び第１ビアの高さによるインピーダンス特性を概略的に示したグラフである。 本発明の一実施形態による受動素子内蔵基板において、第１ビアの高さを固定した状態における第１ビアと第２ビアの体積比によるインピーダンス特性を概略的に示したグラフである。
本発明の利点及び特徴、そしてそれらを果たす方法は、添付図面とともに詳細に後述される実施形態を参照すると明確になるであろう。しかし、本発明は以下で開示される実施形態に限定されず、相異なる多様な形態で具現されることができる。本実施形態は、本発明の開示が完全になるようにするとともに、本発明が属する技術分野において通常の知識を有する者に発明の範疇を完全に伝達するために提供されることができる。明細書全体において、同一参照符号は同一構成要素を示す。
本明細書で用いられる用語は、実施形態を説明するためのものであり、本発明を限定しようとするものではない。本明細書で、単数型は特別に言及しない限り複数型も含む。明細書で用いられる「含む（ｃｏｍｐｒｉｓｅ）」及び／または「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」は言及された構成要素、段階、動作及び／または素子は一つ以上の他の構成要素、段階、動作及び／または素子の存在または追加を排除しない。
図示の簡略化および明瞭化のために、図面は一般的な構成方式を図示しており、本発明の説明において実施形態の論議を不明瞭にすることを避けるために、公知の特徴および技術に関する詳細な説明を省略することができる。さらに、図面の構成要素は必ずしも同一の縮尺によって図示されたものではない。例えば、本発明の実施形態を容易に理解するために、図面の一部の構成要素のサイズが他の構成要素より誇張されることができる。互いに異なる図面における同一の参照符号は同一の構成要素を示し、必ずしもそうではないが、類似した参照符号は類似した構成要素を示すことができる。
明細書および請求範囲において、「第１」、「第２」、「第３」および「第４」などの用語が記載されている場合、類似した構成要素同士を区別するために用いられ、必ずしもそうではないが、特定の順次または発生順序を記述するために用いられる。そのように用いられる用語は、ここに記述された本発明の実施形態が、例えば、ここに図示または説明されたものではなく他のシーケンスで動作するように適切な環境下で互換可能であることを理解することができる。同様に、ここで、方法が一連の段階を含むと記述される場合、ここに提示されたそのような段階の順序が必ずしもそのような段階が実行される順序ではなく、任意に記述された段階は省略することができ、および／またはここに記述されていない任意の他の段階をその方法に付加することができる。
明細書および請求範囲において、「左側」、「右側」、「前」、「後」、「上部」、「底部」、「上に」、「下に」などの用語が記載されている場合には、説明のために用いられるものであり、必ずしも不変の相対的な位置を記述するためのものではない。そのように用いられる用語は、ここに記述された本発明の実施形態が、例えば、ここに図示または説明されたものではなく他の方向に動作するように適切な環境下で互換可能であることを理解することができる。ここで用いられた用語「連結された」は、電気的または非電気的な方式で直接または間接的に接続されることで定義される。ここで、互いに「隣接する」と記述された対象は、その文章が用いられる文脈に対して適切に、互いに物理的に接触するか、互いに近接するか、互いに同一の一般的な範囲または領域に存在することができる。ここで、「一実施形態において」という文章は、必ずしもそうではないが、同一の実施形態を意味する。
以下、添付の図面を参照して本発明の構成および作用効果についてより詳細に説明する。
図１は本発明の一実施形態による受動素子内蔵基板１０００を概略的に例示した断面図である。
図１を参照すれば、本発明の一実施形態による受動素子内蔵基板１０００は、基板と、基板に内蔵される受動素子３００と、第１導体パターン層Ｐ１と、第２導体パターン層Ｐ２と、第１ビア１０と、第２ビア２０と、を含むことができる。
先ず、受動素子内蔵基板１０００の下面には第１導体パターン層Ｐ１が備えられ、受動素子内蔵基板１０００の上面には第２導体パターン層Ｐ２が備えられる。
この際、基板は、前記第１導体パターン層Ｐ１及び第２導体パターン層Ｐ２の他にも、第３導体パターン層Ｐ２１及び第４導体パターン層Ｐ２２などの多層の導体パターンをさらに含むことができる。
また、基板は、第１絶縁層２１０と、第１絶縁層２１０上に備えられる第２絶縁層２２１及び第３絶縁層２２２と、をさらに含むことができる。
ここで、第１絶縁層２１０はコア基板であることができ、一領域にキャビティ２１１が備えられて受動素子３００を収容することができる。
また、第２絶縁層２２１及び第３絶縁層２２２はビルドアップ絶縁層であることができる。
一方、第１絶縁層２１０の一面または両面には、第３導体パターン層Ｐ２１及び第４導体パターン層Ｐ２２がさらに備えられることができ、第３導体パターン層Ｐ２１と第４導体パターン層Ｐ２２との間には、第１絶縁層２１０を貫通する第４ビア４０が備えられて、互いに電気的に導通されることができる。
受動素子３００は、ＭＬＣＣなどのキャパシタであることができ、ボディ部の両側に外部電極３１０が備えられる。
この際、受動素子３００は基板の内部に内蔵されているが、上述の第１絶縁層２１０のキャビティ２１１の内部に受動素子３００の少なくとも一部が挿入されることができる。
また、受動素子３００の外部電極３１０は、第１導体パターン層Ｐ１の方向及び第２導体パターン層Ｐ２の方向に導電面が位置されることができる。
これにより、第１導体パターン層Ｐ１と外部電極３１０との間に第１ビア１０が備えられて、これらを互いに電気的に連結することができ、第２導体パターン層Ｐ２と外部電極３１０との間に第２ビア２０が備えられて、これらを互いに電気的に連結することができる。
また、第１導体パターン層Ｐ１は第３ビア３０を介して第３導体パターン層Ｐ２１と連結され、第４導体パターン層Ｐ２２は第５ビア５０を介して第１導体パターン層Ｐ１と連結されることができる。
ここで、第３導体パターン層Ｐ２１と第４導体パターン層Ｐ２２とは、第４ビア４０を介して電気的に連結されるということは、上述したとおりである。
また、第２導体パターン層Ｐ２に、能動素子１００の外部端子１１０が直接連結されることができる。
これにより、受動素子３００は、第２ビア２０と第２導体パターン層Ｐ２を経由する第１経路、及び第１ビア１０、第１導体パターン層Ｐ１、第３ビア３０、第３導体パターン層Ｐ２１、第４ビア４０、第４導体パターン層Ｐ２２、第５ビア５０、第１導体パターン層Ｐ１を経由する第２経路により、能動素子１００と電気的に連結されることができる。
ここで、第２経路は、第１経路に比べ相対的に非常に長いという点が理解されるであろう。
一方、能動素子１００の高機能化により、狭い面積内に多数の外部端子１１０が備えられる傾向にある。このような高機能の能動素子１００が第２導体パターン層Ｐ２に電気的に連結される場合、第２導体パターン層Ｐ２の配線幅及びピッチが微細になることが要される。
したがって、第２導体パターン層Ｐ２の自由な設計のためには、第２ビア２０のサイズや数量が制限されるしかない。
図１では、導体パターン層が４層で構成される場合を例示したが、上記のような原理は、６層以上の導体パターン層が備えられた場合にも同様に適用されることができる。
すなわち、通常、受動素子３００において能動素子１００の方向の領域に存在するビア及び導体パターンは、能動素子１００が直接接触される導体パターンの集積度に近い集積度を有するように設計されているため、結局、導体パターン層が４層以上である場合にも、上述したことと同様の理由により、第２ビア２０のサイズや数量が制限されるしかない。
その反面、能動素子１００が実装される面の反対側の場合、基板の外側にボールグリッドアレイ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）が形成され、マザーボードなどと接続されているため、能動素子１００が実装される面に比べ相対的にピッチに対する制約が少ない。
したがって、本発明の発明者らは、能動素子１００が実装される領域の反対側で受動素子３００の外部電極３１０に接触される第２ビア２０の特性を改善することにより、インピーダンスの減少効果を実現しようとする。
すなわち、第１ビア１０の体積を第２ビア２０の体積より大きくすることで、上述の第２経路のインピーダンスが減少されるようにした。
この際、第１ビア１０の体積を増加させるために、第１ビア１０の高さｈ１を増加させることもできるが、この場合、結果的に電流経路の増加を誘発する恐れがあるため、インピーダンスの減少においては好ましくない。
また、第１ビア１０の高さｈ１と第２ビア２０の高さｈ２との差が大きくなると、受動素子内蔵基板１０００が第１絶縁層２１０を中心に非対称となるが、このような非対称化は反りの増加を誘発する恐れがある。
したがって、第１ビア１０の高さｈ１は、第２ビア２０の高さｈ２の５０〜１５０％範囲内となるようにすることが好ましい。
一方、第１ビア１０の体積を増加させるために、第１ビアの上部面１１、すなわち、第１ビア１０と外部電極３１０の下部面とが接触される面の断面積が、第２ビアの下部面２１、すなわち、第２ビア２０と外部電極３１０の上部面とが接触される面の断面積に比べ大きいようにすることができる。
同様に、第１ビア１０の体積を増加させるために、第１ビアの下部面１２、すなわち、第１ビア１０と第１導体パターン層Ｐ１とが接触される面の断面積が、第２ビアの上部面２２、すなわち、第２ビア２０と第２導体パターン層Ｐ２とが接触される面の断面積に比べ大きいようにすることができる。
図２は本発明の他の実施形態による受動素子内蔵基板２０００を概略的に例示した断面図である。
図２に例示されたように、複数個の第１ビア１０、１０´を備えることにより、第１ビア１０、１０´の全体体積を増加させる効果を実現することもできる。
図３は本発明の一実施形態による受動素子内蔵基板１０００において、第１ビア１０と第２ビア２０の体積比及び第１ビア１０の高さによるインピーダンス特性を概略的に示したグラフである。
図３を参照すれば、第２ビア２０の体積に対する第１ビア１０の体積が増加するほど、インピーダンスは減少することが分かる。また、第１ビア１０の高さが低くなるほど、インピーダンスが減少する。
この際、オーム（Ｏｈｍ）の法則によれば、抵抗、すなわち、インピーダンスは高さの二乗に比例し、体積に反比例する。すなわち、第１ビア１０の高さの増加は、同一の比率の第１ビア１０の体積の減少に比べ、インピーダンスを増加させる程度が大きい。
しかし、第１ビア１０の高さを減少させるためには、内蔵された電子部品の厚さを調節するか、または絶縁層の厚さを調節しなければならないが、この場合、製造工程の効率が減少し、製品設計が難しくなるため、製造コストが増加するしかない。
さらに、上述のように反りを減少させなければならないという問題を考慮すると、インピーダンスを減少させるために受動素子３００などの電子部品の厚さ及び絶縁層の厚さを大幅に変更させることは、現実的に非常に困難である。
したがって、第１ビア１０の高さｈ１を比較的一定の範囲に維持しながら、第１ビア１０の体積、サイズ及び数量などを調節することにより、インピーダンスの減少効果を実現させることが最も好ましい。
図４は本発明の一実施形態による受動素子内蔵基板１０００において、第１ビア１０の高さを固定した状態における第１ビア１０と第２ビア２０の体積比によるインピーダンス特性を概略的に示したグラフである。
図４を参照すれば、第１ビア１０の高さを固定した状態で、第１ビア１０の体積の増加につれてインピーダンスが減少することが分かる。
１０、１０´ 第１ビア
１１ 第１ビアの上部面
１２ 第１ビアの下部面
２０ 第２ビア
２１ 第２ビアの下部面
２２ 第２ビアの上部面
３０ 第３ビア
４０ 第４ビア
５０ 第５ビア
１００ 能動素子
１１０ 外部端子
２１０ 第１絶縁層
２１１ キャビティ
２２１ 第２絶縁層
２２２ 第３絶縁層
３００ 受動素子
３１０ 外部電極
Ｐ１ 第１導体パターン層
Ｐ２ 第２導体パターン層
Ｐ２１ 第３導体パターン層
Ｐ２２ 第４導体パターン層
１０００、２０００ 受動素子内蔵基板

Claims (6)

  1. 外部電極を有する受動素子が内蔵された絶縁層と、
    前記絶縁層の下部面に備えられる第１導体パターン層と、
    前記絶縁層の上部面に備えられる第２導体パターン層と、
    前記第２導体パターン層の上側に実装される能動素子と、
    前記外部電極の下部面と前記第１導体パターン層との間を電気的に連結する第１ビアと、
    前記外部電極の上部面と前記第２導体パターン層との間を電気的に連結し、前記第１ビアより体積が小さい第２ビアと、を含み、
    前記能動素子と前記受動素子が、前記第２ビアを経由する第１経路と、前記第１ビアを経由する第２経路と、によって、電気的に連結された受動素子内蔵基板。
  2. 前記絶縁層が、第１絶縁層と、当該第１絶縁層の上に備えられる第２絶縁層及び第１絶縁層の下に備えられる第３絶縁層を有し、
    前記第１絶縁層の下部面に備えられる第３導体パターン層と、
    前記第１絶縁層の上部面に備えられる第４導体パターン層と、
    前記第１絶縁層を貫通し、前記第３導体パターン層と第４導体パターン層との間を電気的に連結する第４ビアと、
    前記第１導体パターン層と前記第３導体パターン層との間を電気的に連結する第３ビアと、
    前記第２導体パターン層と前記第４導体パターン層との間を電気的に連結する第５ビアと、
    を備え、
    前記第１経路が、前記第２ビアと前記第２導体パターン層を経由する経路であり、
    前記第２経路が、前記第１ビア、前記第１導体パターン層、前記第３ビア、前記第３導体パターン層、前記第４ビア、前記第４導体パターン層、前記第５ビア、前記第２導体パターン層を経由する経路であることを特徴とする、請求項１に記載の受動素子内蔵基板。
  3. 前記第１ビア１個と前記外部電極の下部面とが接する面の断面積は、前記第２ビア１個と前記外部電極の上部面とが接する面の断面積より大きいことを特徴とする、請求項２に記載の受動素子内蔵基板。
  4. 前記第１ビア１個と前記第１導体パターン層とが接する面の断面積は、前記第２ビア１個と前記第２導体パターン層とが接する面の断面積より大きいことを特徴とする、請求項２に記載の受動素子内蔵基板。
  5. 前記第１ビアの個数は第２ビアの個数より多いことを特徴とする、請求項２に記載の受動素子内蔵基板。
  6. 前記受動素子は、積層セラミックキャパシタであることを特徴とする、請求項１に記載の受動素子内蔵基板。
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