JP6324687B2 - モータ駆動回路 - Google Patents

Description

本発明はモータ駆動回路に関し、特にモータ駆動回路を構成する複数のハーフブリッジ電力出力段の出力状態を３値に設定できると共に、かつ前記複数のハーフブリッジ電力出力段を同時に起動するときのラッシュ電流の集中を緩和し、ラッシュ電流が集中することによって生じるノイズを抑止することができるモータ駆動回路に関する。

近年、複数のモータを駆動するモータ駆動回路は、半導体集積回路装置に内蔵されていることが少なくない。こうした半導体集積回路装置には、ハイサイドトランジスタとローサイドトランジスタで構成した、いわゆるハーフブリッジ電力出力段を１チャンネルとし、これらを数チャンネル備えたいわゆる多チャンネルと称されるモータ駆動回路が内蔵される。こうしたモータ駆動回路において、複数のモータが同時に起動されると、半導体集積回路装置には電流が集中的に流れノイズ発生の原因となることが知られている。こうした集中的に流れる電流はラッシュ電流や突入電流などと称され、こうした電流を抑制するための対策が施されている。

特許文献１は、ハーフブリッジ電力出力段の制御に関し、１つのプロセッサでハーフブリッジ電力出力段を３つの信号状態に制御するものを示している。特許文献２は、自動車技術では電気モータ駆動部が、補助ユニットおよび調整機能の駆動を所要のとおりに制御または調整するためにますます使用される傾向にあるとし、そのために外部ハーフブリッジ電力出力段を制御するための電子的制御ユニット、および電子的制御ユニットを備える電気モータ駆動部を提案する。また、特許文献２の段落００４２,００５１には、制御ユニットＣＵはインターフェースモジュールＳＰＩを有していることを述べ、図５，６にはインターフェースモジュールＳＰＩ（Serial Peripheral Interface）を図示する。特許文献３は、自動車のための電気モータを有するデュアルモータワイパ装置のための３つのハーフブリッジ電力出力段を示し、３つの電力出力段うちの１つは２つの電気モータの共通制御のために用いるものを示している。特許文献４は、ステップ状の駆動電流によりモータを複数個並列に連結して同時に駆動するモータの駆動方法において、各モータに生起する突入電流の位相をずらして制御するとしている。

特許文献１に開示された技術思想の一部は本発明の一部に類似することは認められるものの、シリアルインターフェース通信によってハーフブリッジ電力出力段を制御することについては示唆していない。また、複数のモータを同時に運転したときに生じるノイズを抑止することについても示唆していない。特許文献２はハーフブリッジ電力出力段およびＳＰＩを開示していることは認められるも、ＳＰＩの具体的な回路構成および、ＳＰＩによってハーフブリッジ電力出力段を制御する具体的な方式、方法については何ら開示していない。特許文献３は、ハーフブリッジ電力出力段をシリアルインターフェース通信で制御すること、およびノイズ発生の抑止については示唆していない。また、特許文献４は、ラッシュ電流の増大に伴う不具合については示唆するが、モータをハーフブリッジ電力出力段で駆動することについてはなんら開示していない。

特表２００４−５２１５９５号公報 特表２００８−５４３２６８号公報 特表２００６−５０６２６２号公報 特開平１０−１４６０９８号公報

本発明の目的はモータ駆動回路において、車載などに適用されるシリアルインターフェース通信を介してモータの正転や逆転および制動などの制御を自在に制御できるようにすることにある。また、複数のモータを同時に起動するタイミングをずらして、ラッシュ電流の増大に伴って生じるノイズを抑制することにある。

本発明のモータ駆動回路は、ハイサイドトランジスタおよびそれと対を成すローサイドトランジスタで構成されたハーフブリッジ電力出力段と、ハーフブリッジ電力出力段を駆動する出力駆動回路と、出力駆動回路を制御する制御論理回路を有するモータ駆動回路であって、制御論理回路は複数のハーフブリッジ電力出力段の出力端子を各別にハイ出力、ロー出力、およびハイインピーダンスの３値の状態に制御する。

また本発明のモータ駆動回路は、ハイサイドトランジスタをオンとするときローサイドトランジスタをオフとしてハイ出力と成し、ローサイドトランジスタをオンとしてハイサイドトランジスタをオフとしてロー出力とし、ハイサイドトランジスタおよびローサイドトランジスタを共にオフとしてハイインピーダンスとするものである。

また本発明のモータ駆動回路は、マスタとの間でシリアルインターフェース通信が可能であり、このとき本発明にかかる制御論理回路はスレーブとして働く。

また本発明のモータ駆動回路はシリアルインターフェース通信の１つであるＳＰＩ通信が可能であり、マスタとの間で、クロック信号、チップセレクト（スレーブセレクト）信号、入力データおよび出力データの授受を行うものである。

また本発明のモータ駆動回路において、制御論理回路はマスタよりハイサイドトランジスタおよびローサイドトランジスタを共にオンとする信号を受けたとき、ハイサイドトランジスタおよびローサイドトランジスタのいずれか一方をオフとするものである。

また本発明のモータ駆動回路は、両トランジスタをオンとする信号をマスタから受けたときには、ハイサイドトランジスタをオフとしローサイドトランジスタをオン状態に保持するものである。

また本発明のモータ駆動回路は、ハーフブリッジ電力出力段に供給される電源電圧が所定の大きさを超えた場合や、所定の電源電圧を下回った場合には、ハイサイドトランジスおよびローサイドトランジスタを共にオフとしてハーフブリッジ電力出力段の出力をハイインピーダンスの状態に設定するものである。

また本発明のモータ駆動回路は、ハイインピーダンスの状態は、制御論理回路によって、ハイインピーダンスの状態を持続させるか、すなわちラッチさせるか、或いは自己復帰させるか、すなわち電源電圧が所定の電源電圧に戻ったときには自動的に元の状態に戻すかの選択ができるものである。

また本発明のモータ駆動回路は、過電流保護手段を有し、過電流保護手段は、ハーフブリッジ電力出力段に所定以上の電流が所定時間以上流れる状態を検知したとき、制御論理回路によって、ハーフブリッジ電力出力段の出力端子をハイインピーダンスの状態に保持するものである。所定以上の電流はたとえば、１．５Ａであり、所定時間はたとえば１μｓ以上とすることができる。

また本発明のモータ駆動回路は、サーマルシャットダウン手段を有し、サーマルシャットダウン手段が所定以上の温度を検知したとき、制御論理回路はハーフブリッジ電力出力段のすべてをハイインピーダンスの状態に保持するものである。

また本発明のモータ駆動回路を構成する複数のハーフブリッジ電力出力段は、位相差をもって駆動されることによって、特にモータ起動時に流れる電流の集中を分散させ、電流集中によって生じるノイズの発生を抑制するものである。なお、位相差は、ＳＰＩ通信でハーフブリッジ電力出力段が制御される構成下では、マスタから受け取ったチップセレクト信号を遅延させて生成することができる。

本発明によれば、多チャンネルを有するハーフブリッジ電力出力段の出力レベルを３値に制御できるので、モータの接続構成が拡大できるとともに、モータの運転制御を自在に行える。また、シリアルインターフェース通信に適するのでたとえばモータが多く搭載される車の各種制御に好適となる。また、ハーフブリッジ電力出力段は位相差をもって駆動されるので、複数のハーフブリッジ電力出力段を同時に駆動させたときに生じる電流の集中を抑制しノイズの発生を抑制することができる。

図１は本発明の一実施形態にかかるモータ駆動回路を示すブロック図である。 図２は本発明の一実施形態にかかるシリアルペリフェラルインターフェース（ＳＰＩ）通信に用いる各種信号のタイミングチャートである。 図３は本発明の一実施形態にかかる入力データレジスタに格納された各種データを示す図である。 図４は本発明の一実施形態にかかる出力データレジスタに格納された各種データを示す図である。 図５は本発明の一実施形態にかかるハーフブリッジ電力出力段の出力を３値、すなわちハイ出力、ロー出力、およびハイインピーダンスに制御する状態を説明するための図である。 図６は本発明にかかる減電圧保護、過電圧保護、サーマルシャットダウン、および過電流保護を説明する図である。 図７は本発明にかかる減電圧保護手段の作動状態を示す概要図である。 図８は本発明にかかる過電流保護手段の作動状態を示す概要図である。 図９は本発明にかかるサーマルシャットダウンの作動状態を示す概要図である。 図１０は本発明にかかる過電流保護手段の作動状態を示す概要図である。 図１１は本発明にかかる起動タイミングをずらすために用いる遅延回路を示した概要図である。 図１２は本発明にかかる制御論理回路に入力されるチップセレクト信号とハーフブリッジ電力出力段の出力信号のタイミングチャートである。 図１３は本発明にかかる制御論理回路に入力されるチップセレクト信号を遅延させたときにハーフブリッジ電力出力段に出力される出力信号に遅延が生じる状態を示したタイミングチャートである。 図１４は本発明にかかるハーフブリッジ電力出力段を用い、複数のモータの起動タイミングをずらして運転する状態を説明する概略図である。 図１５は本発明にかかるハーフブリッジ電力出力段を用い、フル（Ｈ）ブリッジ電力出力段でモータの正転、逆転、および制動を実行する状態を説明する概略図である。 図１６は本発明にかかるハーフブリッジ電力出力段を用い、フル（Ｈ）ブリッジ電力出力段でモータを運転する他の使用状態を示す概略図である。

本発明の実施形態について図面を参照して説明する。図１は本発明にかかるモータ駆動回路を示すブロック図を示す。モータ駆動回路１００の主体は半導体集積回路装置１１０で形成されている。半導体集積回路装置１１０は、ハーフブリッジ電力出力段を構成するハイサイドトランジスタＱＨ１〜ＱＨ６、ローサイドトランジスタＱＬ１〜ＱＬ６を有する。ハイサイドトランジスタＱＨ１とローサイドトランジスタＱＬ１は対を成し、１つのハーフブリッジ電力出力段を構成している。同様にハイサイドトランジスタＱＨ２とローサイドトランジスタＱＬ２、ハイサイドトランジスタＱＨ３とローサイドトランジスタＱＬ３、ハイサイドトランジスタＱＨ４とローサイドトランジスタＱＬ４、ハイサイドトランジスタＱＨ５とローサイドトランジスタＱＬ５、ハイサイドトランジスタＱＨ６とローサイドトランジスタＱＬ６も、それぞれ対を成し各別にハーフブリッジ電力出力段を構成している。こうした構成は６つのハーフブリッジ電力出力段を有していることから、通常、６チャンネルハーフブリッジドライバーとも称されている。

本発明の一実施形態では、ハイサイドトランジスタＱＨ１〜ＱＨ６はｐチャンネルＭＯＳトランジスタで形成され、ローサイドトランジスタＱＬ１〜ＱＬ６はｎチャンネルＭＯＳトランジスタで形成しているが、これらに限定されない。たとえば、ハイサイドトランジスタＱＨ１〜ＱＨ６及びローサイドトランジスタＱＬ１〜ＱＬ６をｎチャンネルＭＯＳトランジスタで構成してもよい。また、ＭＯＳトランジスタではなく、たとえば、ハイサイドトランジスタＱＨ１〜ＱＨ６及びローサイドトランジスタＱＬ１〜ＱＬ６は、ＮＰＮバイポーラトランジスタで構成してもよいし、ＰＮＰトランジスタで構成してもよい。

モータ駆動回路１００には出力端子ＯＵＴ１〜ＯＵＴ６の６つの出力端子が用意されている。出力端子ＯＵＴ１〜ＯＵＴ６は、それぞれのハーフブリッジ電力出力段のハイサイドトランジスタとローサイドトランジスタとの共通接続点に接続されている。

図１には一例として、出力端子ＯＵＴ１と出力端子ＯＵＴ２との間にモータＭ１を、出力端子ＯＵＴ３と出力端子ＯＵＴ４との間にモータＭ２を、出力端子ＯＵＴ５と出力端子ＯＵＴ６との間にモータＭ３をそれぞれ接続したものを示している。すなわち、ハーフブリッジ電力出力段と他のハーフブリッジ電力出力段との間にモータを接続してフルブリッジ電力出力段（Ｈブリッジ電力出力段とも言う）でモータを運転する一例を示している。フルブリッジ電力出力段でモータを駆動するならばモータの正転・逆転の切り替えおよび制動が容易になることはよく知られている。いずれにしても本発明にかかるハーフブリッジ電力出力段は、図１に示した構成例に限らず、多種多用のモータ駆動回路を構成できることが後述する実施の形態によって明らかになる。

各ハーフブリッジ電力出力段の入力側すなわちハイサイドトランジスタＱＨ１〜ＱＨ６、ローサイドトランジスタＱＬ１〜ＱＬ６のゲートには駆動回路と過電流保護手段の機能を備えた出力駆動回路１２０ａ〜１２０ｆが各別に接続されている。

モータ駆動回路１００の１つの特徴は、シリアルインターフェース通信によってハイサイドトランジスタＱＨ１〜ＱＨ６、ローサイドトランジスタＱＬ１〜ＱＬ６を制御、駆動できることにある。シリアルインターフェース通信は、クロック信号に同期しながらデータを伝送するシリアル通信方式である。制御論理回路１３０は、本発明のシリアルインターフェース通信においてはスレーブの役割を担い、半導体集積回路装置１１０に内蔵されるが、その外部端子としてチップセレクト端子ＣＢ、クロック信号入力端子ＳＫ、入力データ端子ＳＩ、出力データ端子ＳＯ、およびイネーブル端子Ｅが用意されている。これら５つの外部端子にはマスタとしてのＭＣＵ（マイクロコントローラユニット）１４０が接続されており、制御論理回路１３０にクロック信号ＳＣＫ、チップセレクト信号ＣＳＢ、入力データＳＤＩを送出し、また、スレーブである制御論理回路１３０から出力データＳＤＯを受け取る。なお、本発明で採用したシリアルインターフェース通信は、よく知られたシリアルペリフェラルインターフェース（ＳＰＩ：Serial Peripheral Interface）と称される通信方式で車載などに比較的多く採用されるものである。

制御論理回路１３０に配置されたチップセレクト端子ＣＢには、マスタから与えられたアドレス信号に当たるチップセレクト信号ＣＳＢが入力される。チップセレクト端子ＣＢに入力されるチップセレクト信号ＣＳＢがローレベルの間、ＳＰＩ通信が可能となる。したがって、ＳＰＩ通信のプロトコルはいわゆる負論理で実行される。チップセレクト端子ＣＢは、半導体集積回路装置１１０に内蔵された抵抗Ｒ１を介して電源端子ＶＣＣに接続されている。抵抗Ｒ１はいわゆるプルアップ抵抗と称され、チップセレクト端子ＣＢを電源端子ＶＣＣの電圧レベルに保持する。こうした構成によって、ＭＣＵ１４０から入力されるチップセレクト信号ＣＳＢが入力されていないときにはチップセレクト端子ＣＢの電位はハイレベルに保持されるためにＳＰＩ通信の実行が遮断される。

チップセレクト端子ＣＢには抵抗Ｒ１の他にシュミットインバータＩＳ１が接続されている。シュミットインバータＩＳ１は、チップセレクト信号ＣＳＢの立上りと立下りで異なるしきい値を有する、いわゆるヒステリシスを有するインバータであり、チップセレクト端子ＣＢに入力される信号にノイズが混在したときの誤動作を防止する。

チップセレクト端子ＣＢに入力されたチップセレクト信号ＣＳＢはスイッチＳＷを介して制御論理回路１３０を構成する１つである遅延回路１３２に入力される。スイッチＳＷは、チップセレクト信号ＣＳＢに遅延時間を与えるか与えないかのいずれかを選択するために用意されている。スイッチＳＷの中点Ｓ０が接点Ｓ１を選択したときは、チップセレクト信号ＣＳＢに遅延時間は与えられないことになり、接点Ｓ２を選択したときには、所定の遅延時間が与えられる。チップセレクト信号ＣＳＢに遅延時間を与えないときには、出力端子ＯＵＴ１〜ＯＵＴ６に接続されるモータは同時に起動することができる。一方、スイッチＳＷが接点Ｓ２に選択されたときには、出力端子ＯＵＴ１〜ＯＵＴ６に接続されるモータの起動タイミングをずらして運転することができる。こうした運転方法は、ラッシュ電流の集中を緩和し、ノイズの発生を抑止することができる。モータ起動タイミングをずらすためには所定の遅延時間をもったチップセレクト信号ＣＳ０〜ＣＳ５を入力データレジスタ１３４および出力データレジスタ１３６に送り、それらの信号によって出力駆動回路１２０ａ〜１２０ｆを各別に駆動することで達成される。なお、スイッチＳＷの機能は半導体集積回路装置１１０の外部端子として用意してもよい。

遅延回路１３２は本発明の特徴の１つでもあり、出力端子ＯＵＴ１〜ＯＵＴ６に接続する各モータを単独で駆動し遅延起動させるときに有用である。詳細については後述する。本発明では、遅延起動信号はチップセレクト信号ＣＳＢを遅延させることで実現している。遅延回路１３２はたとえば、抵抗とキャパシタで形成すればよく、これらの時定数によって遅延時間を設定する。たとえば、６チャンネルのハーフブリッジドライバーであれば、各チャンネルのすべてを遅延起動させる場合には、遅延手段をたとえば５段用意すればよい。図１にはチップセレクト信号ＣＳＢを遅延回路１３２で遅延させた信号をチップセレクト信号ＣＳ１〜ＣＳ５で示し、遅延させていないものはチップセレクト信号ＣＳ０で示した。詳細については後述の図１１で説明する。なお、複数のモータを遅延起動させない場合にはチップセレクト信号ＣＳＢを遅延させていないチップセレクト信号ＣＳ０を制御論理回路１３０に入力するようにすればよい。

クロック信号入力端子ＳＫにはＳＰＩ通信に用いるクロック信号ＳＣＫが入力される。チップセレクト端子ＣＢに負の信号（ローレベル信号）が入力されている期間であって、クロック信号ＳＣＫが入力されている間、ＳＰＩ通信が可能となる。クロック信号入力端子ＳＫには抵抗Ｒ２およびシュミットインバータＩＳ２が接続されている。抵抗Ｒ２は、いわゆるプルダウン抵抗と称され、クロック信号入力端子ＳＫにクロック信号ＳＣＫが入力されていない間はローレベルに保持する。シュミットインバータＩＳ２は、シュミットインバータＩＳ２と同様の目的で採用しており、ノイズによって生じるＳＰＩ通信の誤動作を防止するために用意されている。

入力データ端子ＳＩにはＭＣＵ１４０から入力データＳＤＩが入力される。入力データＳＤＩはクロック信号入力端子ＳＫに入力されるクロック信号ＳＣＫひとつ１つに対応して決定されている。制御論理回路１３０がたとえば、１６ビットのレジスタを有している場合には１６種類の入力データＳＤＩを設定することができる。入力データ端子ＳＩには、抵抗Ｒ３およびシュミットインバータＩＳ３が接続されている。抵抗Ｒ３は、いわゆるプルダウン抵抗と称され、入力データ端子ＳＩに信号が入力されていない間、入力データ端子ＳＩをローレベルまたは接地電位に保持する。シュミットインバータＩＳ３は、シュミットインバータＩＳ１，ＩＳ２と同様の目的で用意されている。すなわち、入力データ端子ＳＩに不所望なノイズが到来したときのＳＰＩ通信の誤動作を防止する。

出力データ端子ＳＯから、出力データＳＤＯがＭＣＵ１４０に向けて出力される。また、出力データＳＤＯは制御論理回路１３０を介して出力駆動回路１２０ａ〜１２０ｆに出力される。出力データＳ端子ＳＯから出力される出力データＳＤＯは、入力データ端子ＳＩに入力された各種の入力信号に基づき決定された信号が出力される。たとえば、１６ビットのレジスタを有している場合には１６種類の出力データＳＤＯが出力される。制御論理回路１３０と出力データＳ端子ＳＯとはバッファＢＵを介して接続されており、両者の間で生じる干渉を抑止する。

イネーブル端子Ｅはたとえば、過電流保護手段が作動して状態を解除する場合などに用いられる。イネーブル端子Ｅにはイネーブル信号ＥＮが印加される。イネーブル端子ＥはＳＰＩ通信にとっては必ずしも必須の構成要件ではない。イネーブル端子Ｅには抵抗Ｒ４が接続され、さらにシュミットインバータＩＳ４が接続されている。シュミットインバータＩＳ４を設けた理由は、シュミットインバータＩＳ１〜ＩＳ３と同様の目的で用意されている。すなわち、イネーブル端子Ｅに不所望なノイズが到来したときのＳＰＩ通信およびモータ駆動回路１００全体の誤動作を防止するためである。

ＳＰＩ通信に用いられる制御論理回路１３０は遅延回路１３２の他に入力データレジスタ１３４、出力データレジスタ１３６を有する。これらのレジスタが保持する各種のデータについては後述する。

半導体集積回路装置１１０は、さらにパワーオンリセット手段１５０、減電圧保護手段１６０、過電圧保護手段１７０、サーマルシャットダウン１８０を有している。

パワーオンリセット手段１５０は、制御論理回路１３０に供給する電源電圧ＶＣＣが所定の大きさを下回ったときに制御論理回路１３０への電圧供給を停止させる。たとえば、電源電圧ＶＣＣの通常の使用範囲が４．５Ｖ〜５．５Ｖである場合、電源電圧ＶＣＣが３．８Ｖになったときに制御論理回路１３０の回路機能を十分に保証することができないとみなし、電源電圧の供給を停止させる。

減電圧保護手段１６０は、電源電圧端子ＶＳ１〜ＶＳ３に供給される電源電圧が所定の大きさを下回ったときに出力端子ＯＵＴ１〜ＯＵＴ６のすべてをハイインピーダンス（Ｈｉ-Ｚ）に保持する。たとえば、電源端子ＶＳ１〜ＶＳ３の電源電圧の使用範囲が８Ｖ〜３６Ｖである場合、これらの電源電圧がたとえば４．６Ｖ以下になったときに、ハイサイドトランジスタＱＨ１〜ＱＬ１、およびローサイドトランジスタＱＬ１〜ＱＬ６のすべてのトランジスタをオフさせることによって、すべての出力端子をハイインピーダンス（Ｈｉ-Ｚ）に保持する。なお、電源電圧がたとえば、５．１Ｖ以上になると再び出力を復帰し、通常動作に戻るように自己復帰させることができる。もちろん、自己復帰させずにラッチさせることも可能であり、その選択は入力データレジスタ１３４で設定する。なお、本発明の一実施形態では、減電圧保護手段１６０は、イネーブル端子Ｅがハイレベルであってもローレベルであってもいずれの状態でも作動するようにしている。

過電圧保護手段１７０は、電源端子ＶＳ１〜ＶＳ３に供給される電源電圧が所定の大きさを上回ったときに出力端子ＯＵＴ１〜ＯＵＴ６のすべてをハイインピーダンス（Ｈｉ-Ｚ）に保持する。たとえば、電源端子ＶＳ１〜ＶＳ３の電源電圧の使用範囲が通常８Ｖ〜３６Ｖである場合、これらの電源電圧がたとえば５０Ｖ以上になったときに、ハイサイドトランジスタＱＨ１〜ＱＬ１、およびローサイドトランジスタＱＬ１〜ＱＬ６のすべてのトランジスタをオフさせることによって、すべての出力端子をハイインピーダンスに保持する。なお、電源電圧がたとえば、４５Ｖ以下になると再び出力を復帰し、通常動作に戻るように自己復帰させることができる。もちろん、自己復帰させずにラッチさせることも可能であり、その選択は入力データレジスタ１３４で設定する。なお、過電圧保護手段１７０は、減電圧保護手段１６０とは異なり、イネーブル端子Ｅがローレベルに置かれたときは作動しないようにしている。これは、半導体集積回路装置１１０に印加されるのは過電圧の方が減電圧よりもより厳しい環境化に置かれるからである。

サーマルシャットダウン手段１８０は、半導体集積回路装置１１０のジャンクション温度がたとえば１７５℃以上に置かれたときに出力端子ＯＵＴ１〜ＯＵＴ６のすべてをハイインピーダンス（Ｈｉ-Ｚ）に保持する。Ｈｉ−Ｚ状態はハイサイドトランジスタＱＨ１〜ＱＬ１、およびローサイドトランジスタＱＬ１〜ＱＬ６のすべてのトランジスタをオフさせることによって成される。なお、ジャンクション温度がたとえば、１７５℃から下がりたとえば１５０℃以下になった場合に再び出力を復帰し、通常動作に戻るように自己復帰させることができる。もちろん、自己復帰させずにラッチさせることも可能であり、その選択は入力データレジスタ１３４で設定する。

出力駆動回路１２０ａ〜１２０ｆには駆動回路とは別に図示しない過電流保護手段が備えられている。過電流保護手段は、出力端子ＯＵＴ１〜ＯＵＴ６のいずれか１つにたとえば、１．５Ａの電流が流れたときに過電流と判定され過電流を検出した出力端子のみをハイインピーダンス（Ｈｉ-Ｚ）にラッチする。したがって、たとえば、過電流を検出した出力端子ＯＵＴ１のみであって、他の出力端子ＯＵＴ２〜ＯＵＴ６では過電流を検出しなかった場合は、出力端子がＯＵＴ１に接続されているハイサイドトランジスタＱＨ１とローサイドトランジスタＱＬ１が共にオフとされ、出力端子ＯＵＴ１がハイインピーダンスに保持されるも、出力端子ＯＵＴ２〜ＯＵＴ６に接続されているハイサイドトランジスタＱＨ２〜ＱＨ６およびローサイドトランジスタＱＬ２〜ＱＬ６は入力データレジスタ１３４、出力データレジスタ１３６で指示された条件に添った動作を継続する。なお、ラッチを解除するには入力データレジスタ１３４でリセットするかまたはイネーブル端子Ｅによってリセットすればよい。

半導体集積回路装置１１０は、これまで説明した外部端子の他に接地端子ＧＮＤ，ＰＧＮＤ１，ＰＧＮＤ２，ＰＧＮＤ３を有し、これらの接地端子は半導体集積回路装置１１０の内部配線により電気的に共通接続されている。出力端子ＯＵＴ１〜ＯＵＴ６が独立して用いられるような回路構成であれ、フルブリッジ回路構成であれモータが接続され同時に運転されることになると、上記の接地端子には大電流が流れる。こうした電流を１つの接地端子に集中して流れないように、すなわち分散させるために複数の接地端子を用意している。このことは、電源端子ＶＳ１〜ＶＳ３を３つ用意したことも同じ理由である。大電流は半導体集積回路装置１１０の内部配線だけではなく、内部配線と外部端子とを接続する図示しないワイヤーにも流れる。ワイヤーに流せる許容電流には制限があるので、本発明にかかる半導体集積回路装置１１０においては、接地端子および電源端子を複数個使用するようにしている。

図１に示したモータ駆動回路１００は、ＤＣブラシ付モータの駆動回路に好適である。なぜならば、ＤＣブラシ付モータは出力駆動回路に直接接続するだけで運転できるからである。一方、ＤＣブラシレスモータを駆動するには回転体の位置を検出するためにたとえばホール素子およびホール素子で検出した信号の処理回路などを用意しなければならず構成がやや複雑になる。これに対してＤＣブラシ付モータの場合はこうした位置検出器が不要になる。もちろん、当業者にとっては図１に示したモータ駆動回路を基にしてＤＣブラシレスモータの駆動回路に応用させることは比較的容易なことであろう。

図２は制御論理回路１３０とＭＣＵ１４０がシリアルインターフェース通信に用いる各種信号を示す。シリアルインターフェース通信において、制御論理回路１３０はスレーブであり、ＭＣＵ１４０はマスタの役目を担う。図２はシリアルインターフェース通信の１つであり、車載通信ネットワークによく採用されているＳＰＩ通信の信号波形を示す。チップセレクト信号ＣＳＢ、クロック信号ＳＣＫ、および入力データＳＤＩは、ＭＣＵ１４０から制御論理回路１３０に向け一方向に入力される。出力データＳＤＯは制御論理回路１３０からＭＣＵ１４０に向け一方向に入力される。チップセレクト信号ＣＳＢは、ＭＣＵ１４０が複数のチップ（デバイス）に接続される場合、どのデバイスに対して読み出し、書き込みを行うかを指定するために用意される。したがって、チップセレクト信号ＣＳＢは、ＭＣＵ１４０が制御論理回路１３０を指定したアドレス信号であるとも言える。チップセレクト信号ＣＳＢは、マスタがスレーブを指定した信号という意味合いでスレーブセレクト信号とも言われる。制御論理回路１３０は、チップセレクト信号ＣＳＢがローレベルの期間においてＳＰＩ通信が許可されるようになっている。

クロック信号ＳＣＫはＭＣＵ１４０からクロック信号入力端子ＳＫを介して、制御論理回路１３０に供給される。クロック信号ＳＣＫは、チップセレクト信号ＣＳＢのローレベルの期間、所定のパルス数を発生する。たとえば、制御論理回路１３０が１６ビットシリアルインターフェースで構成されたときは、チップセレクト信号ＣＳＢのローレベルの期間の間１６個のクロック信号ＳＣＫが存在する。もし、クロック信号ＳＣＫのパルス数が１６個以外であった場合には転送エラーとして判定される。なお、２４ビット，３２ビットのインターフェースとした場合には、クロック信号ＳＣＫのパルス数はそれぞれ２４個，３２個となり、これらのパルス数以外であった場合には、転送エラーとして判定される。転送エラーとして判定されると、出力端子ＯＵＴ１〜ＯＵＴ６の出力はすべてハイインピーダンス（Ｈｉ-Ｚ）に設定される。

入力データＳＤＩは、ＭＣＵ１４０から入力データ端子ＳＩを介して、制御論理回路１３０に供給される。入力データＳＤＩは、クロック信号ＳＣＫに同期し、クロック信号ＳＣＫと同じパルス数が生成される。図２を正視すると最左側に最上位ビットＭＳＢが存在し、順次右側に向かいクロック信号ＳＣＫに添って１ビットずつシフトし、最後は最下位ビットＬＳＢに到達する。制御論理回路１３０が１６ビットシリアルインターフェースとして構成されたときには、１６個のＳＰＩ入力データを用意することができる。入力データ信号ＳＩは、制御論理回路１３０に内蔵された入力データレジスタ１３４に格納されている。入力データレジスタ１３４に格納された本発明の一実施形態における１６個の具体的な入力データＳＤＩの詳細については後述する。

出力データＳＤＯは、制御論理回路１３０より、出力データ端子ＳＯを介して、ＭＣＵ１４０に送られる。また、出力データＳＤＯは、制御論理回路１３０より出力駆動回路１２０ａ〜１２０ｆに供給される。出力データＳＤＯは、クロック信号ＳＣＫおよび入力データＳＤＩに同期し、基本的には入力データ信号とほぼ同じデータが与えられている。出力データＳＤＯに基づき出力駆動回路１２０ａ〜１２０ｆが駆動、制御され、最終的には出力端子ＯＵＴ１〜ＯＵＴ６に接続されるモータの駆動状態を規定する。出力データＳＤＯは、制御論理回路１３０に内蔵された出力データレジスタ１３６に格納されている。出力データＳＤＯの中で符号Ｘで表した箇所は不定状態すなわち、ハイレベルであるのかローレベルかであるのか決まらない箇所を示す。なお、出力データレジスタ１３６に格納された本発明の一実施形態における１６個の具体的な出力データＳＤＯの詳細については後述する。

図３は、制御論理回路１３０を１６ビットシリアルインターフェースで構成したときの、入力データレジスタ１３４に格納された各種のデータを示す。図３を正視して最左側上段から下段に向かってビット番号が表示される。最上段は最上位ビットＭＳＢに対応し、ビット番号１５で表示されている。以下、図１も参照しながら図３について説明する。

ビット番号１５すなわち最上位ビットＭＳＢには、符号ＳＲＲが与えられ、入力データレジスタ１３４をリセットする役目を担い、ビット状態をローレベル（“０”）に選択したときはノーマル状態とされ、ビット状態をハイレベル（“１”）に選択したときは入力データレジスタに格納された各種のデータはリセットされる。

ビット番号１４には、符号ＨＳＣ１が与えられ、ハイサイドトランジスタＱＨ１のオン・オフ状態を設定する。ビット番号１４の状態が“０”および“１”であるとき、ハイサイドトランジスタＱＨ１はそれぞれオフおよびオンに設定される。

ビット番号１３には、符号ＬＳＣ１が与えられ、ローサイドトランジスタＱＬ１のオン・オフ状態を設定する。ビット番号１３の状態が“０”および“１”であるとき、ローサイドトランジスタＱＬ１はそれぞれオフおよびオンに設定される。

ビット番号１２には、符号ＨＳＣ２が与えられ、ハイサイドトランジスタＱＨ２のオン・オフ状態を設定する。ビット番号１２の状態が“０”および“１”であるとき、ハイサイドトランジスタＱＨ２はそれぞれオフおよびオンに設定される。

ビット番号１１には、符号ＬＳＣ２が与えられ、ローサイドトランジスタＱＬ２のオン・オフ状態を設定する。ビット番号１１の状態が“０”および“１”であるとき、ローサイドトランジスタＱＬ１はそれぞれオフおよびオンに設定される。

ビット番号１０には、符号ＨＳＣ３が与えられ、ハイサイドトランジスタＱＨ３のオン・オフ状態を設定する。ビット番号１０の状態が“０”および“１”であるとき、ハイサイドトランジスタＱＨ３はそれぞれオフおよびオンに設定される。

ビット番号９には、符号ＬＳＣ３が与えられ、ローサイドトランジスタＱＬ３のオン・オフ状態を設定する。ビット番号９の状態が“０”および“１”であるとき、ローサイドトランジスタＱＬ３はそれぞれオフおよびオンに設定される。

ビット番号８には、符号ＨＳＣ４が与えられ、ハイサイドトランジスタＱＨ４のオン・オフ状態を設定する。ビット番号８の状態が“０”および“１”であるとき、ハイサイドトランジスタＱＨ４はそれぞれオフおよびオンに設定される。

ビット番号７には、符号ＬＳＣ４が与えられ、ローサイドトランジスタＱＬ４のオン・オフ状態を設定する。ビット番号７の状態が“０”および“１”であるとき、ローサイドトランジスタＱＬ４はそれぞれオフおよびオンに設定される。

ビット番号６には、符号ＨＳＣ５が与えられ、ハイサイドトランジスタＱＨ５のオン・オフ状態を設定する。ビット番号６の状態が“０”および“１”であるとき、ハイサイドトランジスタＱＨ５はそれぞれオフおよびオンに設定される。

ビット番号５には、符号ＬＳＣ５が与えられ、ローサイドトランジスタＱＬ５のオン・オフ状態を設定する。ビット番号５の状態が“０”および“１”であるとき、ローサイドトランジスタＱＬ５はそれぞれオフおよびオンに設定される。

ビット番号４には、符号ＨＳＣ６が与えられ、ハイサイドトランジスタＱＨ６のオン・オフ状態を設定する。ビット番号４の状態が“０”および“１”であるとき、ハイサイドトランジスタＱＨ６はそれぞれオフおよびオンに設定される。

ビット番号３には、符号ＬＳＣ６が与えられ、ローサイドトランジスタＱＬ６のオン・オフ状態を設定する。ビット番号３の状態が“０”および“１”であるとき、ローサイドトランジスタＱＬ６はそれぞれオフおよびオンに設定される。

ビット番号２には、符号ＴＳＤＳＴＨが与えられ、サーマルシャットダウン手段１８０の条件設定を行う。ビット番号２の状態が“０”に設定されるとラッチ状態を選択し、状態“１”を選択したときには自己復帰を選択する。

ビット番号１には、符号ＰＳＳＴＨが与えられ、減電圧保護手段１６０および過電圧保護手段１５０の保護状態を設定する。ビット番号１の状態が“０”に設定されるとラッチ状態を選択し、状態“１”を選択したときには自己復帰を選択する。

ビット番号０には、符号ＲＥＳＥＲＶＥを与えている。今回の本発明一実施形態では予備として留保し、具体的には使用していない。

なお、図３に示した入力データレジスタを見ると、ビット番号１４，１３において、ビット状態を共に“１”に設定すると、ハイサイドトランジスタＱＨ１とローサイドトランジスタＱＬ１が同時にオンしてしまうことになる。もしこのような状態で両トランジスタを作動させると、両トランジスタに大電流が流れ、劣化または破壊に至るという不具合を生じかねない。そこで、本発明での一実施形態では、両トランジスタが同時にオンされるという条件に設定されたときには、両トランジスタのいずれか一方をオフするように制御論理回路１３０が論理状態を変更する。特にハイサイドトランジスタＱＨ１はオフとし、ローサイドトランジスタＱＬ１はオンとなるように状態が変更されるようにしている。

上記の状態変更は、ビット番号１４，１３、ビット番号１２，１１、ビット番号１０，９、ビット番号８，７、ビット番号６，５、ビット番号４，３についても同様に設定される。すなわち、ハーフブリッジ電力出力段を構成するハイサイドトランジスタとローサイドトランジスタが同時にオンするという状態は回避するような制御論理回路１３０を構成している。

図４は、制御論理回路１３０を１６ビットシリアルインターフェースで構成したときの、出力データレジスタ１３６に格納されたデータを示す。図４を正視して最左側上段から下段に向かってビット番号が表示されている。最上段は最上位ビットＭＳＢに対応し、ビット番号１５で表示されている。以下図４について、図１、図３も参照して説明する。

ビット番号１５すなわち最上位ビットＭＳＢには、符号ＯＣＤＳが与えられ、過電流保護手段の検出状態が示されている。過電流保護手段は出力駆動回路１２０ａ〜１２０ｆに各別に内蔵されている。過電流保護手段の作動状況については後述する。過電流を検知しないときにはビット状態はローレベル（“０”）であり、過電流を検知したときはハイレベル（“１”）を示している。

ビット番号１４には、符号ＨＳＳ１が与えられ、ハイサイドトランジスタＱＨ１のオン・オフ状態が表示されている。ビット番号１４のビット状態が“０”および“１”であるとき、ハイサイドトランジスタＱＨ１はそれぞれオフおよびオンに置かれている。

ビット番号１３には、符号ＬＳＳ１が与えられ、ローサイドトランジスタＱＬ１のオン・オフ状態が表示されている。ビット番号１３のビット状態が“０”および“１”であるとき、ローサイドトランジスタＱＬ１はそれぞれオフおよびオンに置かれている。

ビット番号１２には、符号ＨＳＳ２が与えられ、ハイサイドトランジスタＱＨ２のオン・オフ状態が表示されている。ビット番号１２のビット状態が“０”および“１”であるとき、ハイサイドトランジスタＱＨ２はそれぞれオフおよびオンに置かれている。

ビット番号１１には、符号ＬＳＳ２が与えられ、ローサイドトランジスタＱＬ２のオン・オフ状態が表示されている。ビット番号１１のビット状態が“０”および“１”であるとき、ローサイドトランジスタＱＬ１はそれぞれオフおよびオンに置かれている。

ビット番号１０には、符号ＨＳＳ３が与えられ、ハイサイドトランジスタＱＨ３のオン・オフ状態が表示されている。ビット番号１０のビット状態が“０”および“１”であるとき、ハイサイドトランジスタＱＨ３はそれぞれオフおよびオンに置かれている。

ビット番号９には、符号ＬＳＳ３が与えられ、ローサイドトランジスタＱＬ３のオン・オフ状態が表示されている。ビット番号９のビット状態が“０”および“１”であるとき、ローサイドトランジスタＱＬ３はそれぞれオフおよびオンに置かれている。

ビット番号８には、符号ＨＳＳ４が与えられ、ハイサイドトランジスタＱＨ４のオン・オフ状態が表示されている。ビット番号８のビット状態が“０”および“１”であるとき、ハイサイドトランジスタＱＨ４はそれぞれオフおよびオンに置かれている。

ビット番号７には、符号ＬＳＳ４が与えられ、ローサイドトランジスタＱＬ４のオン・オフ状態が表示されている。ビット番号７の状態が“０”および“１”であるとき、ローサイドトランジスタＱＬ４はそれぞれオフおよびオンに置かれている。

ビット番号６には、符号ＨＳＳ５が与えられ、ハイサイドトランジスタＱＨ５のオン・オフ状態が表示されている。ビット番号６のビット状態が“０”および“１”であるとき、ハイサイドトランジスタＱＨ５はそれぞれオフおよびオンに置かれている。

ビット番号５には、符号ＬＳＳ５が与えられ、ローサイドトランジスタＱＬ５のオン・オフ状態が表示されている。ビット番号５のビット状態が“０”および“１”であるとき、ローサイドトランジスタＱＬ５はそれぞれオフおよびオンに置かれている。

ビット番号４には、符号ＨＳＳ６が与えられ、ハイサイドトランジスタＱＨ６のオン・オフ状態が表示されている。ビット番号４のビット状態が“０”および“１”であるとき、ハイサイドトランジスタＱＨ６はそれぞれオフおよびオンに置かれている。

ビット番号３には、符号ＬＳＳ６が与えられ、ローサイドトランジスタＱＬ６のオン・オフ状態が表示されている。ビット番号３のビット状態が“０”および“１”であるとき、ローサイドトランジスタＱＬ１はそれぞれオフおよびオンに置かれている。

ビット番号２には、符号ＴＳＤＳが与えられ、サーマルシャットダウン手段１４０の状態が示されている。ビット番号２のビット状態が“０”、すなわちローレベルのときはノーマル状態であり、ビット番号２の状態が“１”、すなわちハイレベルのときはフォルト状態に置かれ、ラッチ状態が保持されたままである。

ビット番号１には、符号ＯＶＰＳが与えられ、過電圧保護手段１５０の状態が示されている。ビット番号１のビット状態が“０”、すなわちローレベルのときはノーマル状態であり、ビット番号２のビット状態が“１”、すなわちハイレベルのときはフォルト状態に置かれ、ラッチ状態が保持されたままである。

ビット番号０（ＬＳＢ）には、符号ＵＶＬＯＳを与えられ、減電圧保護手段１６０の状態が示されている。ビット番号０のビット状態が“０”、すなわちローレベルのときはノーマル状態であり、ビット番号０のビット状態が“１”、すなわちハイレベルのときはフォルト状態に置かれ、ラッチ状態が保持されたままである。

図５は、出力端子ＯＵＴ１〜ＯＵＴ６が３値の状態に設定されることを説明するために用意したハーフブリッジ電力出力段の概略図である。３値とは、（１）ハイ出力（２）ロー出力（３）、およびハイインピーダンス（Ｈｉ−Ｚ）の３つを指す。

図５（ａ）は、出力端子ＯＵＴ１〜ＯＵＴ６を（１）ハイ出力、に設定する場合を示す。（１）ハイ出力にする場合は、ハイサイドトランジスタはオンであり、それと対をローサイドトランジスタはオフに設定される。すなわち、ハイサイドトランジスタＱＨ１〜ＱＨ６の少なくとも１つがオンであるとき、それと対を成すローサイドトランジスタＱＬ１〜ＱＬ６の少なくとも１つがオフである。たとえば、ハイサイドトランジスタＱＨ１がオンであり、ローサイドトランジスタＱＬ１がオフのとき出力端子ＯＵＴ１はハイ出力に置かれることになる。このとき、出力端子ＯＵＴ１からは電源電圧ＶＳ１〜ＶＳ３に供給される電源電圧とほぼ同じ電圧を出力することができる。同様にたとえば、ハイサイドトランジスタＱＨ６がオンであり、ローサイドトランジスタＱＬ６がオフのときには出力端子ＯＵＴ６はハイ出力に置かれることになる。このとき、出力端子ＯＵＴ６からは電源電圧ＶＳ１〜ＶＳ３に供給される電源電圧とほぼ同じ電圧を出力することができる。

ハイ状態に設定するための条件設定は、図３に示した入力データレジスタ１３４に格納されたデータから見出すことができる。たとえば、ハイサイドトランジスタＱＨ１をオンとし、ローサイドトランジスタＱＬ１をオフとするには、ビット番号１４（符号ＨＳＣ１）のビット状態を“１”とし、ビット番号１３（符号ＬＳＣ１）のビット状態を“０”とすればよいことが分かる。同様にたとえば、ハイサイドトランジスタＱＨ６をオンとし、ローサイドトランジスタＱＬ６をオフとするには、ビット番号４（符号ＨＳＣ６）のビット状態を“１”とし、ビット番号３（符号ＬＳＣ６）のビット状態を“０”とすればよいことが分かる。

出力端子ＯＵＴ１からＯＵＴ６をハイ出力にすることによって、たとえば出力端子ＯＵＴ１と接地端子ＧＮＤとの間にモータを接続し、ローサイドトランジスタＱＬ１を用いずにハイサイドトランジスタＱＨ１のみで当該モータを駆動することができる。すなわち、ハーフブリッジ電力出力段を構成するハイサイドトランジスタだけでモータを駆動することができる。

図５（ｂ）は、出力端子ＯＵＴ１〜ＯＵＴ６を（２）ロー出力、に設定する場合を示す。（２）ロー出力にする場合は、ローサイドトランジスタはオンであり、それと対を成すハイサイドトランジスタはオフである。すなわち、ローサイドトランジスタＱＬ１〜ＱＬ６の少なくとも１つがオンであるとき、それと対を成すハイサイドトランジスタＱＨ１〜ＱＨ６の少なくとも１つがオフである。たとえば、ローサイドトランジスタＱＬ１がオンでハイサイドトランジスタＱＨ１がオフであるとき、出力端子ＯＵＴ１はロー出力に置かれることになる。このとき、出力端子ＯＵＴ１には接地端子ＧＮＤの電位とほぼ電位が表れる。同様にたとえば、ローサイドトランジスタＱＬ６がオンでハイサイドトランジスタＱＨ６がオフであるときには、出力端子ＯＵＴ６はロー出力に置かれることになる。このとき、出力端子ＯＵＴ６からは接地端子ＧＮＤの電位すなわちロー電圧が表れる。

出力端子ＯＵＴ１〜ＯＵＴ６をロー状態に設定するための条件は、図３に示した入力データレジスタ１３４に格納されたデータから見出すことができる。たとえば、ローサイドトランジスタＱＬ１をオンとし、ハイサイドトランジスタＱＨ１をオフとするには、ビット番号１３（符号ＬＳＣ１）のビット状態を“１”とし、ビット番号１４（符号ＨＳＣ１）のビット状態を“０”とすればよいことが分かる。同様にたとえば、ローサイドトランジスタＱＬ６をオンとし、ハイサイドトランジスタＱＨ６をオフとするには、ビット番号３（符号ＬＳＣ６）のビット状態を“１”とし、ビット番号４（符号ＨＳＣ６）のビット状態を“０”とすればよいことが分かる。

出力端子ＯＵＴ１からＯＵＴ６をロー出力にすることによって、たとえば出力端子ＯＵＴ１と電源端子ＶＳ１〜ＶＳ３との間にモータを接続し、ハイサイドトランジスタＱＨ１を用いずにローサイドトランジスタＱＬ１のみで当該モータを駆動することができる。すなわち、ハーフブリッジ電力出力段を構成するローサイドトランジスタだけでモータを駆動することができる。

図５（ｃ）は、出力端子ＯＵＴ１〜ＯＵＴ６を（３）ハイインピーダンス（Ｈｉ-Ｚ）の状態に設定する場合を示す。（３）ハイインピーダンス（Ｈｉ-Ｚ）にする場合は、ハイサイドトランジスタおよびそれと対を成すローサイドトランジスタはオフに置かれる

出力端子ＯＵＴ１〜ＯＵＴ６をハイインピーダンスの状態に設定するための条件は、図３に示した入力データレジスタ１３４に格納されたデータから見出すことができる。たとえば、ハイサイドトランジスタＱＨ１およびローサイドトランジスタＱＬ１をオフとするには、ビット番号１４（符号ＨＳＣ１）およびビット番号１３（符号ＬＳＣ１）のビット状態をいずれも“０”とすればよいことが分かる。同様にたとえば、ハイサイドトランジスタＱＨ６およびローサイドトランジスタＱＬ６をオフとするには、ビット番号４（符号ＨＳＣ６）およびビット番号３（符号ＬＳＣ６）のビット状態をいずれも“０”とすればよいことが分かる。

出力端子ＯＵＴ１〜ＯＵＴ６をハイインピーダンスの状態にすることによって、出力端子ＯＵＴ１〜ＯＵＴ６と接地端子ＧＮＤとの間に接続されるモータおよび出力端子ＯＵＴ１〜ＯＵＴ６と電源端子ＶＳ１〜ＶＳ３に接続されたモータの駆動を停止させることができる。

なお、本発明の一実施形態では出力端子ＯＵＴ１〜ＯＵＴ６にモータを接続するものを示したが、モータではなく、たとえばインダクタおよびキャパシタを接続してたとえばＤＣ／ＤＣコンバータにも応用することができる。

図６は、図１に示したモータ駆動回路１００に内蔵された減電圧保護手段１６０、過電圧保護手段１７０、サーマルシャットダウン手段１８０、および出力駆動回路に内蔵された過電流保護手段の作動状態を示す。

また図６は、併せて図３に示した入力データレジスタのビット番号１（符号ＰＳＳＴＨ）、ビット番号２（符号ＴＳＤＳＴＨ）および図４に示した出力データレジスタのビット番号０（符号ＵＶＬＯＳ、ビット番号１（符号ＯＶＰＳ）、ビット番号２（符号ＴＳＤＳ）およびビット番号１５（符号ＯＣＤＳ）のデータをまとめた一覧でもある。

図６を正視すると最左側には図３に示した入力データレジスタのビット番号１（符号ＰＳＳＴＨ）、ビット番号２（符号ＴＳＤＳＴＨ）のビット状態（“０”および“１”）を示す。

ビット番号１およびビット番号２のビット状態がいずれも“０”であるとき、すなわちビット状態が＜０,０＞に選ばれると、減電圧保護ＵＶＬＯＳ、過電圧保護ＯＶＰＳ、サーマルシャットダウンＴＳＤＳおよび過電流保護ＯＣＤＳはすべてラッチの状態に設定される。ここで、ラッチの状態とは、電源電圧や電流が所定の範囲に復帰しても元の状態には復元させずに制限を加えた状態を継続することを示す。

ビット状態が＜０,１＞のとき、すなわちビット番号１が“０”でビット番号２が“１”に選ばれたときには、減電圧保護ＵＶＬＯＳ、過電圧保護ＯＶＰＳおよび過電流保護ＯＣＤＳはラッチの状態に設定されるが、サーマルシャットダウンＴＳＤＳは自己復帰の状態に置かれる。ここで、ラッチの状態については前に述べたとおりであるが、自己復帰とは半導体集積回路装置１１０の温度が所定の温度を下回ったときには元の状態に自動的に戻ることを示す。

ビット状態が＜１,０＞のとき、すなわちビット番号１が“１”でビット番号２が“０”に選ばれたときには、減電圧保護ＵＶＬＯＳ、過電圧保護ＯＶＰＳは共に自己復帰の状態に、サーマルシャットダウンＴＳＤＳ、過電流保護ＯＣＤＳは共にラッチの状態にそれぞれ設定される。

ビット状態が＜１,１＞のとき、すなわちビット番号１およびビット番号２が共に“１”に選ばれたときには、減電圧保護ＵＶＬＯＳ、過電圧保護ＯＶＰＳ、サーマルシャットダウンＴＳＤＳは自己復帰の状態に、過電流保護ＯＣＤＳはラッチの状態にそれぞれ設定される。

図６から明らかになるように、本発明の一実施形態では、減電圧保護ＵＶＬＯＳ、過電圧保護ＯＶＰＳ、サーマルシャットダウンＴＳＤＳは、図３に示した入力データレジスタのビット番号１,２のビット状態を“０”に選ぶとラッチの状態に、ビット状態を“１”に選ぶと自己復帰の状態に設定される。一方、過電流保護ＯＣＤＳは、ビット番号１,２の状態が“０”であっても“１”であってもラッチ状態に設定される。過電流保護ＯＣＤＳのラッチ状態を解除するには、入力データレジスタのビット番号１５（符号ＳＲＲ）のビット状態を“１”に選ぶかまたはイネーブル端子Ｅにリセット信号を印加することで行う。

図７は、減電圧保護手段１６０の作動状態を示す概念図である。図７（ａ）は電源端子ＶＳ１〜ＶＳ３の電源電圧が所定の大きさまで減少した後上昇する状態を示す模式図である。

図７（ｂ）は、電源端子ＶＳ１〜ＶＳ３の電源電圧の減少および上昇に伴い、出力端子ＯＵＴ１〜ＯＵＴ６が通常状態からハイインピーダンスに遷移し、さらに、ハイインピーダンスから通常状態に遷移する様子を模式的に示す図である。電源端子ＶＳ１〜ＶＳ３の使用範囲がたとえば８Ｖ〜３６Ｖであるとき、これらの電源電圧が４．６Ｖ以下になったときに、ハイサイドトランジスタＱＨ１〜ＱＨ６およびローサイドトランジスタＱＬ１〜ＱＬ６のすべてをオフさせることによって、すべての出力端子ＯＵＴ１〜ＯＵＴ６をハイインピーダンス（Ｈｉ-Ｚ）に保持してモータ駆動回路１００を保護する。なお、電源電圧ＶＳ１〜ＶＳ３がたとえば５．１Ｖ以上になったときには、再び元の通常状態に自己復帰する様子を示している。

図７（ｃ）は、図４に示した出力データレジスタ、ビット番号０（符号ＯＶＬＯＳ）の遷移状態を示し、図３に示した入力データレジスタ、ビット番号１（符号ＰＳＳＴＨ）のビット状態を“０”に選んだ場合すなわちラッチを選択した場合である。この条件下では、電源端子ＶＳ１〜ＶＳ３の電源電圧が４．６Ｖまで減少すると、出力データレジスタ、ビット番号０（符号ＯＶＬＯＳ）は、ロー（“０”）からハイ（“１”）に遷移し、電源電圧が５．１Ｖまで戻っても、ラッチ状態すなわち保護状態を継続することを示している。

図７（ｄ）は、図４に示した出力データレジスタ、ビット番号０（符号ＯＶＬＯＳ）の遷移状態を示し、図３に示した入力データレジスタ、ビット番号１（符号ＰＳＳＴＨ）のビット状態を“１”に選んだ場合すなわち自己復帰を選択した場合である。この条件下では、電源端子ＶＳ１〜ＶＳ３の電源電圧が４．６Ｖまで減少すると、出力データレジスタ、ビット番号０（符号ＯＶＬＯＳ）は、ロー（“０”）からハイ（“１”）に遷移し、電源電圧が５．１Ｖまで戻ると、ビット番号０（符号ＯＶＬＯＳ）は、ハイ（“１”）からロー（“０”）にし、保護の状態は解除され元の通常状態に戻る様子を示す。

図７（ａ）〜（ｄ）は、減電圧保護手段１６０の作動状態に示したものである。要約すれば次のとおりである。すなわち、減電圧保護手段１６０は電源端子ＶＳ１〜ＶＳ３の電源電圧が所定の電源電圧を下回ったことを検知し、その検知した信号を制御論理回路１３０に送り、制御論理回路１３０はハイサイドトランジスタＱＨ１〜ＱＨ６およびローサイドトランジスタＱＬ１〜ＱＬ６のすべてをオフとして出力端子ＯＵＴ１〜ＯＵＴ６をハイインピーダンスに設定するも、ハイインピーダンス（Ｈｉ−Ｚ）の状態をラッチさせて、そのまま継続させるか、それとも所定の電源電圧から逸脱した場合には自己復帰（この状態をノーマルとも言う）させるかの選択は制御論理回路１３０の条件設定に委ねられる。

図８は、過電圧保護手段１７０の作動状態を示す概念図である。図８（ａ）は電源端子ＶＳ１〜ＶＳ３の電源電圧が所定の大きさを超えたあと下降する状態を示す模式図である。

図８（ｂ）は、電源端子ＶＳ１〜ＶＳ３の電源電圧の上昇および下降に伴い、出力端子ＯＵＴ１〜ＯＵＴ６が通常状態からハイインピーダンスに遷移し、さらに、ハイインピーダンスから通常状態に遷移する様子を模式的に示す図である。電源端子ＶＳ１〜ＶＳ３の使用範囲がたとえば８Ｖ〜３６Ｖであるとき、これらの電源電圧がたとえば５０Ｖ以上になったときに、ハイサイドトランジスタＱＨ１〜ＱＨ６およびローサイドトランジスタＱＬ１〜ＱＬ６のすべてをオフさせることによって、すべての出力端子ＯＵＴ１〜ＯＵＴ６をハイインピーダンス（Ｈｉ-Ｚ）に保持してモータ駆動回路１００を保護する。なお、電源電圧ＶＳ１〜ＶＳ３がたとえば４５Ｖ以下になったときには、再び元の通常状態に自己復帰する状態を示している。

図８（ｃ）は、図４に示した出力データレジスタ、ビット番号１（符号ＯＶＰＳ）の遷移状態を示し、図３に示した入力データレジスタ、ビット番号１（符号ＰＳＳＴＨ）のビット状態を“０”に選んだ場合すなわちラッチを選択した場合である。この条件下では、電源端子ＶＳ１〜ＶＳ３の電源電圧が５０Ｖまで上昇すると、出力データレジスタ、ビット番号１（符号ＯＶＰＳ）は、ロー（“０”）からハイ（“１”）に遷移し、電源電圧が４５Ｖまで下がっても、ラッチ状態すなわち保護状態を継続することを示している。

図８（ｄ）は、図４に示した出力データレジスタ、ビット番号１（符号ＯＶＰＳ）の遷移状態を示し、図３に示した入力データレジスタ、ビット番号１（符号ＰＳＳＴＨ）のビット状態を“１”に選んだ場合すなわち自己復帰を選択した場合である。この条件下では、電源端子ＶＳ１〜ＶＳ３の電源電圧が５０Ｖまで上昇すると、出力データレジスタ、ビット番号１（符号ＯＶＰＳ）は、ロ（“０”）からハイ（“１”）に遷移し、電源電圧が４５Ｖまで戻ると、出力データレジスタ、ビット番号１（符号ＯＶＰＳ）は、ハイ（“１”）からロー（“０”）に遷移し保護の状態は解除され通常状態に戻る状態を示す。

図８（ａ）〜（ｄ）は、過電圧保護手段１７０の作動状態に示したものである。要約すれば次のとおりである。すなわち、過電圧保護手段１７０は電源端子ＶＳ１〜ＶＳ３の電源電圧が所定の電源電圧を上回ったことを検知し、その検知した信号を制御論理回路１３０に送り、制御論理回路１３０はハイサイドトランジスタＱＨ１〜ＱＨ６およびローサイドトランジスタＱＬ１〜ＱＬ６のすべてをオフとして出力端子ＯＵＴ１〜ＯＵＴ６をハイインピーダンスに設定する。ハイインピーダンスを継続（ラッチ）させるか或いは解除（自己復帰）させるかの選択は制御論理回路１３０の条件設定に委ねられる。

図９は、サーマルシャットダウン手段１８０の作動状態を示す概念図である。図９（ａ）は半導体集積回路装置１１０の温度が所定の大きさを超えたあと下降する状態を示す模式図である。

図９（ｂ）は、半導体集積回路装置１１０の温度上昇および下降に伴い、出力端子ＯＵＴ１〜ＯＵＴ６が通常状態からハイインピーダンス（Ｈｉ−Ｚ）に遷移し、さらに、ハイインピーダンスから通常状態に遷移する様子を模式的に示す図である。半導体集積回路装置１１０の温度がたとえば、１７５℃を上回ったとき、ハイサイドトランジスタＱＨ１〜ＱＨ６およびローサイドトランジスタＱＬ１〜ＱＬ６のすべてをオフさせることによって、すべての出力端子ＯＵＴ１〜ＯＵＴ６をハイインピーダンス（Ｈｉ-Ｚ）に保持してモータ駆動回路１００を保護する。なお、温度が下降したとえば１５０℃を下回ったときには、出力端子ＯＵＴ１〜ＯＵＴ６はハイインピーダンス（Ｈｉ-Ｚ）から通常状態に戻る様子を示す。

図９（ｃ）は、図４に示した出力データレジスタ、ビット番号２（符号ＴＳＤＳ）の遷移状態を示し、図３に示した入力データレジスタ、ビット番号２（符号ＴＳＤＳＴＨ）のビット状態を“０”に選んだ場合すなわちラッチを選択した場合である。この条件下では、温度が１７５℃を下回りさらに１５０℃まで下降してもハイ（“１”）状態が保持されフォルト状態すなわちラッチ状態が継続されていることを示している。

図９（ｄ）は、図４に示した出力データレジスタ、ビット番号２（符号ＴＳＤＳ）の遷移状態を示し、図３に示した入力データレジスタ、ビット番号２（符号ＴＳＤＳＴＨ）のビット状態を“１”に選んだ場合すなわち自己復帰を選択した場合である。この条件下では、温度が１７５℃を下回りさらに１５０℃まで下降すると、ハイ（“１”）状態からロー状態（“０”）に遷移する様子を示す。すなわち、温度が所定の温度の１５０℃まで下がったときには、正常と判定され、ハイインピーダンス（Ｈｉ−Ｚ）の状態が解除され通常状態に復帰する。

図９（ａ）〜（ｄ）は、サーマルシャットダウン手段１８０の作動状態に示したものである。要約すれば次のとおりである。すなわち、サーマルシャットダウン１８０は、半導体集積回路装置１１０の温度が所定の温度を上回ったことを検知し、その検知した信号を制御論理回路１３０に送り、制御論理回路１３０はハイサイドトランジスタＱＨ１〜ＱＨ６およびローサイドトランジスタＱＬ１〜ＱＬ６のすべてをオフとして出力端子ＯＵＴ１〜ＯＵＴ６をハイインピーダンスに設定する。ハイインピーダンスを継続（ラッチ）させるか或いは解除（自己復帰）させるかの選択は制御論理回路１３０の条件設定に委ねられる。

図１０は、過電流保護手段の作動状態を示す概念図である。過電流保護手段は、出力駆動回路１２０ａ〜１２０ｆに内蔵される。図１０（ａ）は出力端子ＯＵＴ１〜ＯＵＴ６の少なくとも１つに１．５Ａの出力電流ｉＯＵＴが時間ｔｏｎだけ流れた状態を模式的に示している。時間ｔｏｎはたとえば１μｓ以上とされるが、トランジスタの耐圧、電流容量などによって随時設定する。時間ｔｏｎがたとえば、１μｓ未満の場合には本発明にかかる過電流保護手段の作動は対象外とすることができる。なぜならば、サージ電流或いはノイズなどによって過電流保護手段が頻繁に作動するという状態を避けるためである。

図１０（ｂ）は、過電流保護手段が作動し、出力端子ＯＵＴ１〜ＯＵＴ６が通常状態からハイインピーダンスの状態に遷移する様子を示す。出力端子ＯＵＴ１〜ＯＵＴ６の少なくとも１つに出力電流ｉＯＵＴがたとえば１μｓ流れた出力端子のみをハイインピーダンス（Ｈｉ-Ｚ）に保持してモータ駆動回路１００を保護する。なお、出力電流ｉＯＵＴが減少した場合、元の状態すなわち通状態に復帰させるには図４、ビット番号１５（ＭＳＢ）のビット状態を“０”に設定しておくか、イネーブル端子Ｅにリセット信号を印加する必要がある。

図１０（ｃ）は、図４、ビット番号１５（ＭＳＢ）（符号ＯＳＤＳ）のビット状態を示す。通常状態すなわち過電流保護手段が作動しない正常状態では、ビット番号１５のビット状態はノーマル状態であるロー（“０”）に置かれる。過電流保護手段が作動すると、ビット状態はフォルト状態であるハイ（“１”）に遷移し、保護（ラッチ）状態となる。

図１１は図１に示した制御論理回路１３０に内蔵した遅延回路１３２の一実施形態を示す。遅延回路１３２は、チップセレクト信号ＣＳＢを入力信号とし、遅延時間が０のチップセレクト信号ＣＳ０から遅延時間ｔｄ５のチップセレクト信号ＣＳ５まで６種類の信号が生成される。遅延時間ｔｄ０で示されたチップセレクト信号ＣＳ０はチップセレクト信号ＣＳＢと同一である。チップセレクト信号ＣＳ１はたとえば１つ目の遅延手段から出力される。チップセレクト信号ＣＳ２はたとえば２つ目の遅延手段から出力される。チップセレクト信号ＣＳ３はたとえば３つ目の遅延手段から出力される。チップセレクト信号ＣＳ４はたとえば４つ目の遅延手段から出力される。チップセレクト信号ＣＳ５はたとえば５つ目の遅延手段から出力される。遅延手段を数段直列に接続して遅延回路１３２を構成した場合、チップセレクト信号ＣＳ０, ＣＳ１,ＣＳ２,ＣＳ３,ＣＳ４,ＣＳ５の順に遅延時間が大きくなる。遅延回路１３２で生成されるチップセレクト信号はハーフブリッジ電力出力段のチャンネル数に対応して生成される。すなわち本発明にかかるハーフブリッジ電力出力段は６チャンネルであるので６つのチップセレクト信号を準備している。

本発明の一実施形態では必ずしも遅延回路１３２を採用する必要はない。遅延回路を採用するか否かの選択はスイッチＳＷで行う。スイッチＳＷの中点Ｓ０が接点Ｓ１を選択すれば遅延回路１３２を介さずに、チップセレクト信号ＣＳＢをそのまま入力データレジスタ１３４に供給することができる。また、スイッチＳＷの中点Ｓ０が接点Ｓ２を選ぶならば遅延させたチップセレクト信号ＣＳ０〜ＣＳ５および遅延させないチップセレクト信号ＣＳ０の両者を入力データレジスタ１３４に供給することができ、出力端子ＯＵＴ１〜ＯＵＴ６に接続されるモータの駆動タイミングをずらすことが可能となる。

遅延回路１３２で遅延時間を設定するときは、抵抗Ｒ１およびキャパシタＣ１の時定数Ｃ１・Ｒ１を選ぶことによって所望の大きさに選べる。また、抵抗Ｒ１、キャパシタＣ１の大きさは固定せずにいくつかの大きさに切り換えるようにすることもできる。

図１２は、制御論理回路１３０のチップセレクト端子ＣＢに入力されるチップセレクト信号ＣＳＢと、出力端子ＯＵＴ１〜ＯＵＴ６に出力される出力信号のタイミングチャートである。なお、図１２には出力端子ＯＵＴ１〜ＯＵＴ６を総称し、ＯＵＴＸとして示している。したがって、ＯＵＴＸなる表示は出力端子ＯＵＴ１でもあり、出力端子ＯＵＴ２でもあり、出力端子ＯＵＴ３でもあり、出力端子ＯＵＴ４でもあり、出力端子ＯＵＴ５でもあり、また出力端子ＯＵＴ６でもある。また、図１２に示した出力信号のタイミングチャートはチップセレクト信号ＣＳＢの遅延時間が０の場合である。すなわち、図１に示したスイッチＳＷの中点Ｓ０が接点Ｓ１を選んだ場合であり、遅延回路１３２を採用しない場合である。

図１２（ａ）は、チップセレクト信号ＣＳＢと、出力端子ＯＵＴ１〜ＯＵＴ６がローからハイに遷移する立ち上がり特性を示す。すなわち、ハイサイドトランジスタＱＨ１〜ＱＨ６のターンオン特性を示す。チップセレクト信号ＣＳＢは前に述べたように、マスタとなるＭＣＵ１４０がスレーブとなる制御論理回路１３０とＳＰＩ通信を行うために指定した、いわば制御論理回路１３０に与えられたアドレス信号である。

図１２（ａ）に示すように、出力端子ＯＵＴ１〜ＯＵＴ６の出力レベルはチップセレクト信号ＣＳＢがローからハイに遷移する時間ｔ０からターンオン時間ｔＨＯＮ遅れて、ローからハイに遷移する。ターンオン時間ｔＨＯＮは３０μｓ程度である。なお、ターンオン時間ｔＨＯＮの３０μｓは遅延回路１３２で与えられた遅延時間ではなく、半導体集積回路装置１１０内で、信号伝達や信号処理で遅れた時間である。出力端子ＯＵＴ１〜ＯＵＴ６の出力レベルがローからハイに遷移する立上り時間ｔＨＲは１μｓ程度である。

図１２（ｂ）は、チップセレクト信号ＣＳＢと、出力端子ＯＵＴ１〜ＯＵＴ６がハイからローに遷移する立下り特性を示す。すなわち、ローサイドトランジスタＱＬ１〜ＱＬ６のターンオン特性を示す。チップセレクト信号ＣＳＢは前に述べたように、マスタとなるＭＣＵ１４０がスレーブとなる制御論理回路１３０とＳＰＩ通信を行うために指定した、いわば制御論理回路１３０に与えられたアドレス信号である。

図１２（ｂ）に示すように、出力端子ＯＵＴ１〜ＯＵＴ６の出力レベルはチップセレクト信号ＣＳＢがローからハイに遷移する時間ｔ０からターンオン時間ｔＬＯＮ遅れて、ハイからローに遷移する。ターンオン時間ｔＬＯＮは３０μｓ程度である。なお、ターンオン時間ｔＬＯＮの３０μｓは遅延回路１３２で与えられた遅延時間ではなく、半導体集積回路装置１１０内で、信号伝達や信号処理で遅れた時間である。出力端子ＯＵＴ１〜ＯＵＴ６の出力レベルがハイからローに遷移する立下り時間ｔＬＦは１μｓ程度である。

要約すれば、図１２はハイサイドトランジスタＱＨ１〜ＱＨ６およびローサイドトランジスタＱＬ１〜ＱＬ６のスイッチング特性を示したものであり、両者のトランジスタのスイッチング特性はほぼ同一であることを示すものである。

図１３は、図１に示した遅延回路１３２から取り出されるチップセレクト信号ＣＳ０〜ＣＳ５と、出力端子ＯＵＴ１〜ＯＵＴ６に出力される出力信号のタイミングを模式的に示す。なお、図１３は、前に述べた図１２と類似している。図１２は出力端子ＯＵＴ１〜ＯＵＴ６の立上り特性および立下り特性、すなわち、ハイサイドトランジスタＱＨ１〜ＱＨ６およびローサイドトランジスタＱＬ１〜ＱＬ６の両者を説明するものであったが、図１３は説明の都合上、出力端子ＯＵＴ１〜ＯＵＴ６がローからハイに遷移するタイミングすなわちハイサイドトランジスタＱＨ１〜ＱＨ６について述べる点で相違する。

図１３（ａ）は、図１２（ａ）に示したものと同じである。すなわち、チップセレクトＣＳＢがローからハイに遷移する時間ｔ０からターンオン時間ｔＨＯＮ遅れて出力端子ＯＵＴＸ（ＯＵＴ１〜ＯＵＴ６）がローからハイに遷移するタイミングを示す。この状態は図１１に示したチップセレクト信号ＣＳ０および遅延時間ｔ０に対応する。

図１３（ｂ）は、図１３（ａ）に示したものから遅延時間ｔｄ１遅れて、出力端子ＯＵＴＸ（ＯＵＴ１〜ＯＵＴ６）がローからハイに遷移するタイミングを示す。この状態は図１１に示したチップセレクト信号ＣＳ１および遅延時間ｔ１に対応する。

図１３（ｃ）は、図１３（ａ）に示したものから遅延時間ｔｄ２遅れて、出力端子ＯＵＴＸ（ＯＵＴ１〜ＯＵＴ６）がローからハイに遷移するタイミングを示す。この状態は図１１に示したチップセレクト信号ＣＳ２および遅延時間ｔ２に対応する。

図１３（ｄ）は、図１３（ａ）に示したものから遅延時間ｔｄ３遅れて、出力端子ＯＵＴＸ（ＯＵＴ１〜ＯＵＴ６）がローからハイに遷移するタイミングを示す。この状態は図１１に示したチップセレクト信号ＣＳ３および遅延時間ｔ３に対応する。

図１３（ｅ）は、図１３（ａ）に示したものから遅延時間ｔｄ４遅れて、出力端子ＯＵＴＸ（ＯＵＴ１〜ＯＵＴ６）がローからハイに遷移するタイミングを示す。この状態は図１１に示したチップセレクト信号ＣＳ４および遅延時間ｔ４に対応する。

図１３（ｆ）は、図１３（ａ）に示したものから遅延時間ｔｄ５遅れて、出力端子ＯＵＴＸ（ＯＵＴ１〜ＯＵＴ６）がローからハイに遷移するタイミングを示す。この状態は図１１に示したチップセレクト信号ＣＳ５および遅延時間ｔ５に対応する。

図１３（ａ）〜（ｆ）に示す遅延タイミングは本発明にかかるハーフブリッジ電力出力段にモータを接続し駆動タイミングをずらして運転するときに使用される。

図１４は本発明にかかるハーフブリッジ電力出力段を用いてモータ単体を駆動する一実施形態を示す。

図１４（ａ）は、ハイサイドトランジスタＱＨ１をオフとし、ローサイドトランジスタＱＬ１をオンに設定し、電源端子ＶＳ１と出力端子ＯＵＴ１との間にモータＭ１を接続して運転する状態を示す。なお、モータＭ１を、電源端子ＶＳ１側ではなく、接地端子ＧＮＤ側、すなわち出力端子ＯＵＴ１と接地端子ＧＮＤとの間に接続して運転する場合には、ハイサイドトタンジスタＱＨ１をオンとし、ローサイドトランジスタＱＬ１をオフとすればよい。駆動信号Ｖｎ０は時間ｔ０のタイミングでローサイドトランジスタＱＬ１に印加される状態を示す。なお、以下図１４（ｂ）〜（ｆ）に共通することではあるが、いずれの方法の場合であっても１チャンネルのハーフブリッジ電力出力段でモータを駆動するときには、モータの回転方向は一方向のみ可能であり、モータの回転方向をたとえば、時計方向から半時計方向に変更することはできない。また、図１４（ａ）〜（ｆ）において、各駆動信号Ｖｎ０〜Ｖｎ５はＭＣＵ１４０、制御論理回路１３０、および出力駆動回路１２０ａ〜１２０ｆを介して印加される。

図１４（ｂ）は、ハイサイドトランジスタＱＨ２をオフとし、ローサイドトランジスタＱＬ２をオンに設定し、電源端子ＶＳ１と出力端子ＯＵＴ２との間にモータＭ２を接続して運転する状態を示す。なお、モータＭ２を出力端子ＯＵＴ２と接地端子ＧＮＤとの間に接続して運転する場合には、ハイサイドトタンジスタＱＨ２をオンとし、ローサイドトランジスタＱＬ２をオフとすればよい。ローサイドトランジスタＱＬ２に印加される駆動信号Ｖｎ１は時間ｔ０から遅延時間ｔｄ１遅れたタイミングでローサイドトランジスタＱＬ２に印加される状態を示す。

図１４（ｃ）は、ハイサイドトランジスタＱＨ３をオフとし、ローサイドトランジスタＱＬ３をオンに設定し、電源端子ＶＳ１と出力端子ＯＵＴ３との間にモータＭ３を接続して運転する状態を示す。なお、モータＭ３を出力端子ＯＵＴ３と接地端子ＧＮＤとの間に接続して運転する場合には、ハイサイドトタンジスタＱＨ３をオンとし、ローサイドトランジスタＱＬ３をオフとすればよい。ローサイドトランジスタＱＬ３に印加される駆動信号Ｖ２１は時間ｔ０から遅延時間ｔｄ２遅れたタイミングでローサイドトランジスタＱＬ３に印加される状態を示す。

図１４（ｄ）は、ハイサイドトランジスタＱＨ４をオフとし、ローサイドトランジスタＱＬ４をオンに設定し、電源端子ＶＳ１と出力端子ＯＵＴ４との間にモータＭ４を接続して運転する状態を示す。なお、モータＭ４を出力端子ＯＵＴ４と接地端子ＧＮＤとの間に接続して運転する場合には、ハイサイドトタンジスタＱＨ４をオンとし、ローサイドトランジスタＱＬ４をオフとすればよい。ローサイドトランジスタＱＬ４に印加される駆動信号Ｖｎ３は時間ｔ０から遅延時間ｔｄ３遅れたタイミングでローサイドトランジスタＱＬ４に印加される状態を示す。

図１４（ｅ）は、ハイサイドトランジスタＱＨ５をオフとし、ローサイドトランジスタＱＬ５をオンに設定し、電源端子ＶＳ１と出力端子ＯＵＴ５との間にモータＭ５を接続して運転する状態を示す。なお、モータＭ５を出力端子ＯＵＴ５と接地端子ＧＮＤとの間に接続して運転する場合には、ハイサイドトタンジスタＱＨ５をオンとし、ローサイドトランジスタＱＬ５をオフとすればよい。ローサイドトランジスタＱＬ５に印加される駆動信号Ｖｎ４は時間ｔ０から遅延時間ｔｄ４遅れたタイミングでローサイドトランジスタＱＬ５に印加される状態を示す。

図１４（ｆ）は、ハイサイドトランジスタＱＨ６をオフとし、ローサイドトランジスタＱＬ６をオンに設定し、電源端子ＶＳ１と出力端子ＯＵＴ６との間にモータＭ６を接続して運転する状態を示す。なお、モータＭ６を出力端子ＯＵＴ６と接地端子ＧＮＤとの間に接続して運転する場合には、ハイサイドトタンジスタＱＨ６をオンとし、ローサイドトランジスタＱＬ６をオフとすればよい。ローサイドトランジスタＱＬ６に印加される駆動信号Ｖｎ５は時間ｔ０から遅延時間ｔｄ５遅れたタイミングでローサイドトランジスタＱＬ６に印加される状態を示す。

図１４（ａ）〜（ｆ）は、本発明にかかる６チャンネルのハーフブリッジ電力出力段でモータ単体を各別に駆動する一実施形態を示す。このような場合には各ハーフブリッジ電力出力段に接続されるモータの起動タイミングをずらすことによって、起動時に電流が集中することを排除し、電流集中によって生じるノイズの発生を抑止することができる。

図１５は、本発明にかかるハーフブリッジ電力出力段を組み合わせてフルブリッジ電力出力段（Ｈブリッジ電力出力段ともいう）を構成し、モータの運転を行うときの概略図である。図１５（ａ）はモータの正転、図１５（ｂ）はモータの逆転、図１５（ｃ）はモータの制動をそれぞれ示す。

図１５（ａ）で、モータを正転させる場合には、ハイサイドトランジスタＱＨ１とローサイドトランジスタＱＬ１で構成したハーフブリッジ電力出力段の出力端子ＯＵＴ１と、ハイサイドトランジスタＱＨ２とローサイドトランジスタＱＬ２で構成したハーフブリッジ電力出力段の出力端子ＯＵＴ２との間にモータＭを接続する。そして、ハイサイドトランジスタＱＨ１とローサイドトランジスタＱＬ２をオンとし、ハイサイドトランジスタＱＨ２とローサイドトランジスタＱＬ１をオフとする。このような状態では、モータＭに負荷電流ｉｍｆが端子ａから端子ｂに向かって流れ、モータはたとえば時計方向に回転する。ここで時計方向の回転を正転と称する。

モータＭを正転させるには、図３に示した入力データレジスタを参照すると、ビット番号１４（符号ＨＳＣ１）とビット番号１１（符号ＬＳＣ２）のビット状態を“１”とし、ビット番号１３（符号ＬＳＣ１）とビット番号１２（符号ＨＳＣ２）のビット状態を“０”に設定すればよいことが分かる。

図１５（ｂ）で、モータを逆転させる場合すなわち反時計方向に回転させるには、モータＭに図１５（ａ）とは逆方向に負荷電流ｉｍｒが流れるように制御される。すなわち、端子ｂから端子ａに向かって負荷電流ｉｍｒが流れるように、図１５（ａ）に示したトランジスタのオン・オフとはまったく逆の状態に設定する。すなわち、ハイサイドトランジスタＱＨ２とローサイドトランジスタＱＬ１をオンとし、ハイサイドトランジスタＱＨ１とローサイドトランジスタＱＬ２をオフとする。

モータＭを逆転させるには、図３に示した入力データレジスタを参照すると、ビット番号１３（符号ＬＳＣ１）とビット番号１２（符号ＨＳＣ２）のビット状態を“１”とし、ビット番号１４（符号ＨＳＣ１）とビット番号１１（符号ＬＳＣ２）のビット状態を“０”に設定すればよいことが分かる。

図１５（ｃ）は、モータＭの回転を停止または減速させる場合、すなわち制動する状態を示す。フルブリッジ電力出力段ではモータの正転および逆転のいずれの状態からも制動に移行することが容易となる。モータＭを制動するには、たとえばローサイドトランジスタＱＬ１,ＱＬ２をオンとし、ハイサイドトランジスタＱＨ１,ＱＨ２をオフとすればよい。こうした状態に設定されると、ローサイドトランジスタＱＬ１,ＱＬ２およびモータＭとの間に閉回路が形成され制動電流ｉｍｂはモータの端子ａから端子ｂに向かって流れる電流と端子ｂから端子ａに向かって流れる電流の大きさに基づき決定される。これら逆方向に流れる電流は互いに等しくなるようにローサイドトランジスタＱＬ１,ＱＬ２の電気的特性が選ばれているので、制動電流ｉｍｂは最終的には０となり、モータＭに流れる電流も０となるためモータＭは停止する。

モータＭを制動するには、図３に示した入力データレジスタを参照すると、ビット番号１４（符号ＨＳＣ１）とビット番号１２（符号ＨＳＣ２）のビット状態を“０”とし、ビット番号１３（符号ＬＳＣ１）とビット番号１１（符号ＬＳＣ２）のビット状態を“１”に設定すればよいことが分かる。

フルブリッジ電力出力段によってモータを運転すればモータの正転、逆転、および制動が容易となり、ハーフブリッジ電力出力段では得られない効果を奏することができる。しかし、フルブリッジ電力出力段でモータを駆動する場合には、ハーフブリッジ電力出力段の駆動は同じ条件で行うことが望まれる。たとえば、ハイサイドトランジスタＱＨ１とローサイドトランジスタＱＬ１で構成したハーフブリッジ電力出力段と、ハイサイドトランジスタＱＨ２とローサイドトランジスタＱＬ２で構成したハーフブリッジ電力出力段との間に位相差をもたせて駆動する方式は必ずしも好ましいことではない。したがって、フルブリッジ電力出力段でモータを駆動する場合には図１に示した遅延回路１３２は採用しないことが好ましい。

図１６は、本発明にかかるハーフブリッジ電力出力段を組み合わせてフルブリッジ電力出力段（Ｈブリッジ電力出力段ともいう）を構成し、モータの運転を行う場合の他の一実施形態を示す。モータＭ１は出力端子ＯＵＴ１と出力端子ＯＵＴ２との間に接続し、モータＭ２を出力端子ＯＵＴ２と出力端子ＯＵＴ３との間に接続したものである。

また、モータＭ３は出力端子ＯＵＴ４と出力端子ＯＵＴ５との間に接続し、モータＭ４を出力端子ＯＵＴ５と出力端子ＯＵＴ６との間にしたものでもある。

図１６に示した構成下では、３チャンネルのハーフブリッジ電力出力段で２台のモータを駆動することができる。また、図示しないが、出力端子ＯＵＴ３と出力端子ＯＵＴ４との間、および出力端子ＯＵＴ６と出力端子ＯＵＴ１との間に他のモータを接続すれば合わせて６台のモータをフルブリッジ電力出力段で駆動できることになる。

図１６に示したハーフブリッジ電力出力段でたとえば６台のモータを実際運転する場合には、トランジスタの電流容量の問題や、モータの正転、逆転、制動の点で克服しなければならない課題も存在する。しかし、本発明に採用されたハーフブリッジ電力出力段の出力端子ＯＵＴ１〜ＯＵＴ６の出力は前にも述べたが、ハイ出力、ロー出力、およびハイインピーダンスの３値に制御することができる。したがって、たとえば、モータＭ１を正転、逆転、および制動させる場合には、ハイサイドトランジスタＱＨ３およびローサイドトランジスタＱＬ３を同時にオフさせて出力端子ＯＵＴ３をハイインピーダンスとすれば、モータＭ２の存在に関わらず、モータＭ１の運転を行うことができる。

また、モータＭ２を運転させる場合には、ハイサイドトランジスタＱＨ１およびローサイドトランジスタＱＬ１を同時にオフさせて出力端子ＯＵＴ１をハイインピーダンスとすれば、モータＭ１の存在に関わらず、モータＭ２の運転を行うことができる。モータＭ３,Ｍ４を運転する場合や、図示しないモータを駆動する場合も同様のことが言える。

本発明のモータ駆動回路は、ハーフブリッジ電力出力段の出力端子を３値に制御できること、また、シリアルインターフェース通信に適合しているのでモータが比較的多用される車載などに適用できるのでその産業上の利用可能性はきわめて高い。

１００ モータ駆動回路
１１０ 半導体集積回路装置
１２０ａ〜１２０ｆ 出力駆動回路
１３０ 制御論理回路
１３２ 遅延回路
１３４ 入力データレジスタ
１３６ 出力データレジスタ
１４０ ＭＣＵ（マイクロコントローラユニット）
１５０ パワーオンリセット手段
１６０ 減電圧保護手段
１７０ 過電圧保護手段
１８０ サーマルシャットダウン手段
ＢＵ バッファ
ＣＳＢ チップセレクト（スレーブセレクト）信号
ＣＢ チップセレクト端子
ＧＮＤ 接地端子
Ｈｉ-Ｚ ハイインピーダンス
ＩＳ１〜ＩＳ４ シュミットインバータ
Ｍ，Ｍ１〜Ｍ６ モータ
ＯＵＴ１〜ＯＵＴ６ 出力端子
ＱＨ１〜ＱＨ６ ハイサイドトランジスタ
ＱＬ１〜ＱＬ６ ローサイドトランジスタ
Ｒ１〜Ｒ４ 抵抗
ＳＣＫ クロック信号
ＳＫ クロック信号入力端子
ＳＤＩ 入力データ
ＳＩ 入力データ端子
ＳＤＯ 出力データ
ＳＯ 出力データ端子
ＶＳ１〜ＶＳ３ 電源端子

Claims (17)

1. ハイサイドトランジスタおよびそれと対を成すローサイドトランジスタで構成された複数のハーフブリッジ電力出力段と、前記複数のハーフブリッジ電力出力段を駆動する出力駆動回路と、前記出力駆動回路を制御する制御論理回路を有するモータ駆動回路であって、
   前記制御論理回路は、前記複数のハーフブリッジ電力出力段の出力端子を各別にハイ出力、ロー出力、およびハイインピーダンスの３つの状態に制御するとともに、スレーブとしてマスタとの間で通信を行い、前記マスタとの前記通信により前記ハイサイドトランジスタおよび前記ローサイドトランジスタを共にオンとする信号を受けたとき、前記ハイサイドトランジスタおよび前記ローサイドトランジスタのいずれか一方をオフとすることを特徴とするモータ駆動回路。
2. 前記制御論理回路は、前記ハイサイドトランジスタをオフとし前記ローサイドトランジスタをオン状態に保持することを特徴とする請求項１に記載のモータ駆動回路。
3. 前記複数のハーフブリッジ電力出力段により複数のモータを制御する出力部が形成されており、
   前記制御論理回路は、前記複数のモータを起動させて共に電流が流れる状態に遷移させる際に前記複数のモータの起動タイミングをずらすことにより起動時に前記電流が集中することを排除したことを特徴とする請求項１または２に記載のモータ駆動回路。
4. 前記制御論理回路は、前記ハイサイドトランジスタをオンとするとき前記ローサイドトランジスタをオフとして前記ハイ出力と成し、前記ローサイドトランジスタをオンとし前記ハイサイドトランジスタをオフとするとき前記ロー出力とし、前記ハイサイドトランジスタおよび前記ローサイドトランジスタを共にオフするとき前記ハイインピーダンスとすることを特徴とする請求項１〜３のいずれか１項に記載のモータ駆動回路。
5. 前記制御論理回路は、前記マスタとの間でシリアルインターフェース通信を行うことを特徴とする請求項１〜４のいずれか１項に記載のモータ駆動回路。
6. 前記シリアルインターフェース通信は、ＳＰＩ（Serial Peripheral Interface）通信であることを特徴とする請求項５に記載のモータ駆動回路。
7. 前記ＳＰＩ（Serial Peripheral Interface）通信において、前記制御論理回路は、前記マスタよりクロック信号、チップセレクト（スレーブセレクト）信号および入力信号を受け、前記制御論理回路から出力信号が前記マスタに入力されることを特徴とする請求項６に記載のモータ駆動回路。
8. 前記モータ駆動回路は、少なくとも過電圧保護手段および減電圧保護手段の一方を有し、
   前記ハーフブリッジ電力出力段に供給される電源電圧が所定の大きさを超えるか下回ったとき、前記ハーフブリッジ電力出力段の出力端子をハイインピーダンスの状態に設定することを特徴とする請求項１〜７のいずれか１項に記載のモータ駆動回路。
9. 前記ハイインピーダンスの状態は、前記制御論理回路によって、ハイインピーダンスの状態を持続させるか或いは自己復帰させるかのいずれか一方に設定できることを特徴とする請求項８に記載のモータ駆動回路。
10. 前記モータ駆動回路は、過電流保護手段を有し、前記過電流保護手段が前記ハーフブリッジ電力出力段に所定以上の電流が所定時間以上に流れる状態を検知したとき、前記制御論理回路によって、前記ハーフブリッジ電力出力段の出力端子を前記ハイインピーダンスの状態に保持することを特徴とする請求項１〜９のいずれか１項に記載のモータ駆動回路。
11. 前記所定時間は１μｓ以上であることを特徴とする請求項１０に記載のモータ駆動回路。
12. 前記ハイインピーダンスの状態は、前記モータ駆動回路に設けたイネーブル端子に入力される信号によって解除されることを特徴とする請求項１０または１１に記載のモータ駆動回路。
13. 前記モータ駆動回路は、サーマルシャットダウン手段を有し、前記サーマルシャットダウン手段が所定以上の温度を検知したとき、前記制御論理回路は前記ハーフブリッジ電力出力段のすべてを前記ハイインピーダンスの状態に保持することを特徴とする請求項１〜１２のいずれか１項に記載のモータ駆動回路。
14. 前記ハイインピーダンスの状態を継続させるか或いは所定以下の温度に戻ったときに自己復帰させるかの設定は前記制御論理回路で設定されることを特徴とする請求項１３に記載のモータ駆動回路。
15. 前記制御論理回路に設けた遅延回路により前記複数のモータの起動タイミングをずらすことを特徴とする請求項３に記載のモータ駆動回路。
16. 前記マスタとのＳＰＩ（Serial Peripheral Interface）通信において、前記マスタから入力されるチップセレクト信号を前記遅延回路に入力することにより前記複数のモータの起動タイミングをずらすことを特徴とする請求項１５に記載のモータ駆動回路。
17. 前記モータ駆動回路はＤＣブラシ付モータの運転に用いられることを特徴とする請求項１〜１６のいずれか１項に記載のモータ駆動回路。

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