JP6324089B2 - 情報処理装置および情報処理装置の制御方法 - Google Patents
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Description
本発明は、情報処理装置および情報処理装置の制御方法に関し、特に、電気部品の動作を停止させるために用いて好適なものである。
コピーやプリンタ、ファックス等の複数の機能を持つ画像形成装置では、装置を作動させるために必要なモータ等の電気部品が装置の内部に配置される。
電気部品の駆動は、ＣＰＵ（Central Processing Unit）により制御されるのが一般的である。電気部品の制御回路の技術として、特許文献１では、ＣＰＵが暴走した時に電気部品を停止させる技術が提案されている。
電気部品の駆動は、ＣＰＵ（Central Processing Unit）により制御されるのが一般的である。電気部品の制御回路の技術として、特許文献１では、ＣＰＵが暴走した時に電気部品を停止させる技術が提案されている。
特許文献１に記載の技術は、ＣＰＵからの指令にしたがってモータを駆動するための制御信号を出力するモータコントローラと、モータコントローラからの制御信号に基づき、モータに駆動信号を出力するモータドライバとを有するモータ駆動装置に関する。特許文献１に記載の技術では、ＣＰＵの異常は、ウォッチドッグタイマにより検出される。ＣＰＵが正常に動作している間、ＣＰＵからウォッチドッグタイマに対してタイマのクリア信号が一定期間の間隔を空けて繰り返し出力される。ウォッチドッグタイマは、クリア信号を受信すると、タイマの計数値をクリアする。ＣＰＵの暴走等で、ＣＰＵからクリア信号が出力されないと、ウォッチドッグタイマはタイムアップし、ウォッチドッグタイマからリセット信号が出力される。特許文献１に記載の技術では、ウォッチドッグタイマからのリセット信号を使用して、モータへの駆動信号を強制的に遮断することでモータを停止させる。
しかしながら、特許文献１に記載の技術では、ウォッチドッグタイマの機能をＣＰＵにより停止できる構成を採用すると、ＣＰＵの暴走によって、ウォッチドッグタイマの機能が停止した場合、ウォッチドッグタイマによるＣＰＵの異常の検出ができない。したがって、モータを駆動したまま停止できない状態が発生する虞がある。
そこで、本発明は、電気部品を駆動するための指令を行う手段の動作が異常であることにより、当該手段の異常を検出する動作が停止しても、当該電気部品を停止できるようにすることを目的とする。
そこで、本発明は、電気部品を駆動するための指令を行う手段の動作が異常であることにより、当該手段の異常を検出する動作が停止しても、当該電気部品を停止できるようにすることを目的とする。
本発明の情報処理装置は、電気部品を駆動するための駆動信号を出力する第１の制御手段と、前記第１の制御手段の状態を監視し、前記第１の制御手段の状態に基づいて、前記電気部品に前記駆動信号が出力されるのを停止するリセット信号を出力する監視手段と、前記リセット信号が入力されたことに従って、前記電気部品を駆動するための前記駆動信号が前記電気部品に入力されるのを停止する第２の制御手段と、を有し、前記第１の制御手段は、さらに、イネーブル信号を出力し、前記監視手段は、前記イネーブル信号が入力されたことに従って、前記リセット信号の出力を停止し、前記第２の制御手段は、さらに、前記イネーブル信号が入力されたことに従って、前記電気部品を駆動するための前記駆動信号が前記電気部品に入力されるのを停止する、ことを特徴とする。
本発明によれば、電気部品を駆動するための指令を行う手段の動作が異常であることにより、当該手段の異常を検出する動作が停止しても、当該電気部品を停止させることができる。
本発明の実施形態を説明する前に、まず、ウォッチドッグタイマの機能をＣＰＵにより停止する必要がある場合の具体例について説明する。
画像形成装置等の情報処理装置では、装置の消費電力を低減させるために、電気回路の不必要な部分への通電を遮断し、最低限必要な回路部分のみに通電しておく省電力モードが知られている。この省電力モードは、装置の制御回路と、ファックスからの復帰要因、ネットワークやパソコンからの復帰要因、及び操作部キーからの復帰要因に関連する回路部分と、に対してのみ通電を行い、その他の部分には電源を供給しないようにするものである。
画像形成装置等の情報処理装置では、装置の消費電力を低減させるために、電気回路の不必要な部分への通電を遮断し、最低限必要な回路部分のみに通電しておく省電力モードが知られている。この省電力モードは、装置の制御回路と、ファックスからの復帰要因、ネットワークやパソコンからの復帰要因、及び操作部キーからの復帰要因に関連する回路部分と、に対してのみ通電を行い、その他の部分には電源を供給しないようにするものである。
そして、近年では、更なる消費電力の低減に向けて、ＣＰＵ内の動作を停止させるスリープモードが使用されるようになった。ＣＰＵのスリープモードからの復帰は、ＣＰＵが割り込み信号を受信することで実現される。そのために、前述した復帰要因に関する信号がＣＰＵの割り込み信号として使用される。スリープモードでは、ＣＰＵの内部のクロックを停止させることによりＣＰＵの消費電力が格段に減少する。したがって、装置の消費電力を低減することができる。
スリープモードではＣＰＵの内部のクロックを停止させる（すなわち、ＣＰＵ内の動作を停止させる）。このため、スリープモードでは、ＣＰＵからウォッチドッグタイマに対しクリア信号を出力することができない。したがって、ウォッチドッグタイマがタイムアップする。そこで、後述するように本実施形態では、スリープモードに移行する際に、予めウォッチドッグタイマの機能を停止させることで、ウォッチドッグタイマがタイムアップするのを防ぐようにする。
以上のことから、本発明の実施形態では、スリープモードに移行する際に、ウォッチドッグタイマの機能をＣＰＵにより停止する場合を例に挙げて説明する。
以上のことから、本発明の実施形態では、スリープモードに移行する際に、ウォッチドッグタイマの機能をＣＰＵにより停止する場合を例に挙げて説明する。
以下、本発明の実施形態について図面を参照しながら説明する。本実施形態では、情報処理装置が画像形成装置である場合を例に挙げて説明する。
図１は、画像形成装置１の構成の一例を示す図である。画像形成装置１は、印刷部１２、読取部１１、操作パネル１４、電源部１３及び、これらの制御を司る制御部１０を有する。これら各部がそれぞれ連動して動作することにより、印刷、スキャン、コピー、ファックス等の機能を実現する。
図１は、画像形成装置１の構成の一例を示す図である。画像形成装置１は、印刷部１２、読取部１１、操作パネル１４、電源部１３及び、これらの制御を司る制御部１０を有する。これら各部がそれぞれ連動して動作することにより、印刷、スキャン、コピー、ファックス等の機能を実現する。
制御部１０は、外部から受信した画像データに基づいて、画像処理等を実行し、例えば用紙上に画像を形成する装置である。画像データは、例えば、読取部１１や、外部装置であるホストコンピュータ１１７や、ＰＳＴＮ回線（公衆回線網１１４）を介して接続されたファクシミリ装置から、制御部１０に送信される。
読取部１１は、原稿を画像データとして読み取り、その読み取った画像データを制御部１０に送信する。読取部１１は、例えば、原稿を読み取るための機能を持つスキャナユニットと、原稿用紙を搬送するための機能を持つ原稿給紙ユニットとを有する。
印刷部１２は、記録紙を搬送し、制御部１０から受信した画像データを電子写真方式等で用紙に可視画像として印字して装置外に排紙する。印刷部１２は、例えば、複数種類の記録紙カセットを持つ給紙ユニットと、画像データを記録紙に転写して定着させる機能を持つマーキングユニットと、印字された記録紙のソートとステイプルとを行って装置外へ出力する機能を持つ排紙ユニットと、を有する。
印刷部１２は、記録紙を搬送し、制御部１０から受信した画像データを電子写真方式等で用紙に可視画像として印字して装置外に排紙する。印刷部１２は、例えば、複数種類の記録紙カセットを持つ給紙ユニットと、画像データを記録紙に転写して定着させる機能を持つマーキングユニットと、印字された記録紙のソートとステイプルとを行って装置外へ出力する機能を持つ排紙ユニットと、を有する。
電源部１３は、交流商用電源（ＡＣ電源）を入力とする電源回路である。電源部１３は、制御部１０、読取部１１、印刷部１２、及び操作パネル１４に、直流電源１５を供給する。また、電源部１３は、制御部１０からの制御信号１６により、直流電源１５の供給と遮断の制御を行う。
操作パネル１４は、操作者（ユーザ）からの指示に基づいて各種の設定を行うためのものである。例えば、操作パネル１４は、読取部１１にて読み取られた原稿を、印刷部１２にて用紙に画像を形成させるための各種の設定を行う。具体的に操作パネル１４は、タッチパネル方式にて、形成すべき画像の部数や、画像を形成する際の濃度に関する情報や、原稿を読み取るためのスキャナユニットの読み取り解像度（例えば３００ｄｐｉや６００ｄｐｉ）等の選択を入力するために用いられる。
操作パネル１４は、操作者（ユーザ）からの指示に基づいて各種の設定を行うためのものである。例えば、操作パネル１４は、読取部１１にて読み取られた原稿を、印刷部１２にて用紙に画像を形成させるための各種の設定を行う。具体的に操作パネル１４は、タッチパネル方式にて、形成すべき画像の部数や、画像を形成する際の濃度に関する情報や、原稿を読み取るためのスキャナユニットの読み取り解像度（例えば３００ｄｐｉや６００ｄｐｉ）等の選択を入力するために用いられる。
制御部１０は、ＣＰＵ１０２、ＲＡＭ１０３、ＲＯＭ１０４、印刷部Ｉ／Ｆ１０６、読取部Ｉ／Ｆ１０８、ＭＯＤＥＭ１１１、回線Ｉ／Ｆ１１２、ＵＳＢ Ｉ／Ｆ１１５、ネットワークＩ／Ｆ１１８、リセット回路１２５、及びタイマ１２７を含む。制御部１０に含まれる各ブロックは、システムバス１０５を介して相互に接続される。
ＣＰＵ１０２は、各種制御プログラムに従って、前記の各ブロックを総括的に制御する。各種制御プログラムは、例えば、ＲＯＭ１０４のプログラム領域（プログラムＲＯＭ）に記憶される。ＣＰＵ１０２は、制御プログラムをＲＯＭ１０４から読み出して実行する。或いは、ＣＰＵ１０２は、圧縮された状態でＲＯＭ１０４に記憶された制御プログラムのデータをＲＡＭ１０３へ伸張、展開して実行する。また、図示しないハードディスクドライブ（ＨＤＤ）に前述の各種制御プログラムを、圧縮された状態又は非圧縮の状態で格納してもよい。
ＣＰＵ１０２は、各種制御プログラムに従って、前記の各ブロックを総括的に制御する。各種制御プログラムは、例えば、ＲＯＭ１０４のプログラム領域（プログラムＲＯＭ）に記憶される。ＣＰＵ１０２は、制御プログラムをＲＯＭ１０４から読み出して実行する。或いは、ＣＰＵ１０２は、圧縮された状態でＲＯＭ１０４に記憶された制御プログラムのデータをＲＡＭ１０３へ伸張、展開して実行する。また、図示しないハードディスクドライブ（ＨＤＤ）に前述の各種制御プログラムを、圧縮された状態又は非圧縮の状態で格納してもよい。
また、制御プログラムは、ＷＦＩ命令（Wait for Interrupt；割り込み待ち命令）を有する。ＣＰＵ１０２は、ＷＦＩ命令を実行すると、割り込み信号を受信するまで命令コードの実行を停止する。その後、ＣＰＵ１０２は、割り込み信号を受信すると、ＷＦＩ命令の後続の命令コードから実行を再開する。
ネットワークＩ／Ｆ（インターフェース）１１８は、ネットワーク網（ＬＡＮ）１２０等を介してホストコンピュータ（ＰＣ）１１７との通信処理を行う。ネットワークＩ／Ｆ１１８とネットワーク網１２０とは、ＬＡＮケーブル１１９等の通信ケーブルを介して相互に接続される。モデム１１１は、回線Ｉ／Ｆ１１２を介して公衆回線網１１４と接続し、図示しない他の画像形成装置やファクシミリ装置、電話機等と通信処理を行う。回線Ｉ／Ｆ１１２と公衆回線網１１４とは、一般的に電話線１１３等を介して相互に接続される。
ＵＳＢ Ｉ／Ｆ１１５は、ＵＳＢ（Universal Serial Bus）ケーブル１１６を介してホストコンピュータ（ＰＣ）１１７との通信を行う。
ＵＳＢ Ｉ／Ｆ１１５は、ＵＳＢ（Universal Serial Bus）ケーブル１１６を介してホストコンピュータ（ＰＣ）１１７との通信を行う。
印刷部Ｉ／Ｆ１０６は、印刷部１２（プリンタエンジン）に画像データを出力するインターフェースとしての役割を担う。また、読取部Ｉ／Ｆ１０８は、読取部１１（スキャナエンジン）からの読取画像信号を入力するインターフェースとしての役割を担う。ＣＰＵ１０２は、読取部Ｉ／Ｆ１０９より入力された画像信データを処理し、記録画像信号として印刷部Ｉ／Ｆ１０６へ出力する。
ＣＰＵ１０２は、ＲＯＭ１０４のフォント領域（フォントＲＯＭ）に記憶されたフォント情報を用いて、操作パネル１４の表示部に文字や記号を表示したり、ユーザの指示を受けた操作パネル１４からの指示情報を受けたりする。
また、ＲＯＭ１０４のデータ領域（データＲＯＭ）には、画像形成装置１の装置情報や、ユーザの電話帳情報、部門管理情報等がＣＰＵ１０２によって記憶される。これらの情報は、ＣＰＵ１０２により必要に応じて読み出され、必要に応じて更新される。
また、ＲＯＭ１０４のデータ領域（データＲＯＭ）には、画像形成装置１の装置情報や、ユーザの電話帳情報、部門管理情報等がＣＰＵ１０２によって記憶される。これらの情報は、ＣＰＵ１０２により必要に応じて読み出され、必要に応じて更新される。
リセット回路１２５は、ＣＰＵ１０２に対し、図２に示すようにリセット信号１２６を出力する回路である。ＣＰＵ１０２は、制御部１０に直流電源１５が供給されており、且つ、リセット信号１２６がローレベル（low level）の間、リセット状態を継続する。ローレベルのリセット信号１２６の出力は、ＣＰＵ１０２の設定により行われる。
また、図３に示す電源部１３の電源スイッチ１３３がオフされて直流電源１５の供給が停止する場合にも、ローレベルのリセット信号１２６が出力される。また、ＡＣ電源の停電や瞬断等により、直流電源１５が所定の電圧レベルを下回る場合（例えば、３．３Ｖ電源の直流電圧が２．９Ｖより下がる場合）にも、ローレベルのリセット信号１２６が出力される。ＣＰＵ１０２のリセット状態の解除は、制御部１０に直流電源１５が供給されてから所定の時間（例えば１００ｍｓ後）に、リセット回路１２５からのリセット信号１２６がローレベルからハイレベル（high level）に切り替わることで実行される。
このように本実施形態では、ローレベルのリセット信号１２６がＣＰＵ１０２に出力されると、ＣＰＵ１０２はリセット状態になる。一方、ハイレベルのリセット信号１２６がＣＰＵ１０２に出力されると、ＣＰＵ１０２のリセット状態は解除される。
タイマ１２７は、ＣＰＵ１０２による時間設定に基づいて計時を行い、所望の周期でＣＰＵ１０２に対し割り込み信号を発生する。
タイマ１２７は、ＣＰＵ１０２による時間設定に基づいて計時を行い、所望の周期でＣＰＵ１０２に対し割り込み信号を発生する。
図３は、電源部１３の構成の一例を示す図である。尚、図３では、ＣＰＵ１０２と電源部１３との関係についても併せて示す。
図３に示す例では、電源部１３は、ＤＣ電源生成部１３１と、トランジスタ部１３２と、電源スイッチ１３３とを有する。
電源スイッチ１３３は、商用電源（ＡＣ１００Ｖ）からＤＣ電源生成部１３１への電力供給のオン、オフを、ユーザによる手動の操作により切り替える。
図３に示す例では、電源部１３は、ＤＣ電源生成部１３１と、トランジスタ部１３２と、電源スイッチ１３３とを有する。
電源スイッチ１３３は、商用電源（ＡＣ１００Ｖ）からＤＣ電源生成部１３１への電力供給のオン、オフを、ユーザによる手動の操作により切り替える。
ＤＣ電源生成部１３１は、商用電源から供給される電力に対し変圧と整流とを行い、変圧と整流とが行われた電力を、直流電源１５ａ、１５ｂ、１５ｃ、１５ｄとして画像形成装置１の各部に供給する。
トランジスタ部１３２は、ＦＥＴ（Field effect transistor）等を有する。トランジスタ部１３２は、印刷部１２、読取部１１に供給する直流電源１５ｂ、１５ｃのオン、オフを、ＣＰＵ１０２からの制御信号１６ｂ、１６ｃに基づいて制御する。制御信号１６ｂ、１６ｃは、それぞれＣＰＵ１０２の出力ポートに接続される。
通常状態では、ＣＰＵ１０２かの制御信号をオン制御して、ＤＣ電源生成部１３１から、制御部１０、印刷部１２、読取部１１、操作パネル１４の全てに直流電源１５ａ〜１５ｄが供給される。
トランジスタ部１３２は、ＦＥＴ（Field effect transistor）等を有する。トランジスタ部１３２は、印刷部１２、読取部１１に供給する直流電源１５ｂ、１５ｃのオン、オフを、ＣＰＵ１０２からの制御信号１６ｂ、１６ｃに基づいて制御する。制御信号１６ｂ、１６ｃは、それぞれＣＰＵ１０２の出力ポートに接続される。
通常状態では、ＣＰＵ１０２かの制御信号をオン制御して、ＤＣ電源生成部１３１から、制御部１０、印刷部１２、読取部１１、操作パネル１４の全てに直流電源１５ａ〜１５ｄが供給される。
省電力状態は、前述したスリープモードに対応する。通常状態において所定の省電力状態移行時間Ｔｓｌの間、画像形成装置１に対してユーザにより何の操作もなされない状態が継続した場合に、画像形成装置１は、通常状態から省電力状態に移行する。
省電力状態移行時間Ｔｓｌは、ユーザによる操作パネル１４の操作キーの操作に基づいて予め設定される時間である。設定された省電力状態移行時間Ｔｓｌは、ＲＯＭ１０４に格納されて、ＣＰＵ１０２により読み出される。
省電力状態移行時間Ｔｓｌは、ユーザによる操作パネル１４の操作キーの操作に基づいて予め設定される時間である。設定された省電力状態移行時間Ｔｓｌは、ＲＯＭ１０４に格納されて、ＣＰＵ１０２により読み出される。
省電力状態では、ＤＣ電源生成部１３１から、制御部１０と操作パネル１４に電源が供給される。また、省電力状態では、ＣＰＵ１０２は、制御信号１６ｂ、１６ｃの出力ポートを切り替える。そして、トランジスタ部１３２の制御により、ＤＣ電源生成部１３１から印刷部１２、読取部１１への直流電源１５ｂ、１５ｃの供給を停止する。
さらに、省電力状態では、ＣＰＵ１０２が後述するウォッチドッグタイマ２０３の機能を停止した上で、ＷＦＩ命令を実行して、ＣＰＵ１０２の動作を停止する。
このように省電力状態では、画像形成装置１の一部の回路への直流電源の供給が停止する。
さらに、省電力状態では、ＣＰＵ１０２が後述するウォッチドッグタイマ２０３の機能を停止した上で、ＷＦＩ命令を実行して、ＣＰＵ１０２の動作を停止する。
このように省電力状態では、画像形成装置１の一部の回路への直流電源の供給が停止する。
省電力状態のときに、ユーザにより例えば以下の（Ａ）〜（Ｄ）の何れかの操作がなされると、ＣＰＵ１０２が割り込み信号を受信して、ＣＰＵ１０２の動作が再開する。そして、ＣＰＵ１０２は、ウォッチドッグタイマ２０３の機能を稼働し、制御信号１６ｂ、１６ｃの出力ポートを切り替えて、直流電源１５ｂ、１５ｃを印刷部１２、読取部１１に供給する。このようにすることで、画像形成装置１を省電力状態から通常状態へと復帰させる。
（Ａ）操作パネル１４の操作キーの押下
（Ｂ）ネットワークＩ／Ｆ１１８からの画像信号の入力
（Ｃ）ＵＳＢ Ｉ／Ｆ１１５からの画像信号の入力
（Ｄ）モデム１１１からの画像信号の入力
（Ａ）操作パネル１４の操作キーの押下
（Ｂ）ネットワークＩ／Ｆ１１８からの画像信号の入力
（Ｃ）ＵＳＢ Ｉ／Ｆ１１５からの画像信号の入力
（Ｄ）モデム１１１からの画像信号の入力
図２は、読取部Ｉ／Ｆ１０８の構成の一例を示す図である。
モータ制御回路２０１は、モータドライバ２０２を介して、読取部１１で使用されているモータ１１０１の駆動を制御する。本実施形態ではモータ１１０１は、ステッピングモータである。モータ制御回路２０１は、ＣＰＵ１０２によるシステムバス１０５を介した指令（データの設定）により動作し、モータドライバ２０２に励磁パターン信号２０７を供給する。
モータ制御回路２０１は、モータドライバ２０２を介して、読取部１１で使用されているモータ１１０１の駆動を制御する。本実施形態ではモータ１１０１は、ステッピングモータである。モータ制御回路２０１は、ＣＰＵ１０２によるシステムバス１０５を介した指令（データの設定）により動作し、モータドライバ２０２に励磁パターン信号２０７を供給する。
ウォッチドッグタイマ２０３は、ＣＰＵ１０２からのイネーブル信号２０９により、自身の機能の稼働と停止を切り替える。ウォッチドッグタイマ２０３は、ハイレベルのイネーブル信号２０９を受信すると稼働する。一方、ウォッチドッグタイマ２０３は、ローレベルのイネーブル信号２０９を受信すると停止する。ウォッチドッグタイマ２０３は、ハイレベルのイネーブル信号２０９により、機能を稼働した後、ＣＰＵ１０２から所定の周期内でクリア信号２０８を入力することで、ＣＰＵ１０２の動作状態を検出する。ＣＰＵ１０２から所定の周期内でクリア信号２０８が入力されないと、ウォッチドッグタイマ２０３は、リセット信号２１０を所定の期間、ローレベルからハイレベルに切り替えて、Ｄフリップフロップ２０４へ出力する。
Ｄフリップフロップ２０４は、直流電源１５ａが制御部１０に供給された後、リセット回路１２５からのリセット信号１２６がローレベルの状態で、ＦＦ出力信号２１１をハイレベルに固定する。
リセット信号１２６がローレベルからハイレベルに切り替わった後、ウォッチドッグタイマ２０３からのリセット信号２１０の立ち上がり（ローレベルからハイレベルへの切り替え）を受けると、Ｄフリップフロップ２０４は、次の処理を行う。すなわち、Ｄフリップフロップ２０４は、ＦＦ出力信号２１１をハイレベルからローレベルに切り替える。
以降、リセット回路１２５からのリセット信号１２６がハイレベルからローレベルに切り替わらない限り、Ｄフリップフロップ２０４は、ＦＦ出力信号２１１をローレベルに維持する。前述したように、ローレベルのリセット信号１２６により、ＣＰＵ１０２は、リセット状態になり、ハイレベルのリセット信号１２６により、ＣＰＵ１０２のリセット状態は解除される。
リセット信号１２６がローレベルからハイレベルに切り替わった後、ウォッチドッグタイマ２０３からのリセット信号２１０の立ち上がり（ローレベルからハイレベルへの切り替え）を受けると、Ｄフリップフロップ２０４は、次の処理を行う。すなわち、Ｄフリップフロップ２０４は、ＦＦ出力信号２１１をハイレベルからローレベルに切り替える。
以降、リセット回路１２５からのリセット信号１２６がハイレベルからローレベルに切り替わらない限り、Ｄフリップフロップ２０４は、ＦＦ出力信号２１１をローレベルに維持する。前述したように、ローレベルのリセット信号１２６により、ＣＰＵ１０２は、リセット状態になり、ハイレベルのリセット信号１２６により、ＣＰＵ１０２のリセット状態は解除される。
２入力論理和回路２０６には、ＦＦ出力信号２１１とイネーブル信号２０９とが入力される。２入力論理和回路２０６は、モータ停止信号２１２を生成する。ＦＦ出力信号２１１とイネーブル信号２０９とが共にハイレベルである場合にモータ停止信号２１２はハイレベルになり、それ以外の場合にモータ停止信号２１２はローレベルになる。
２入力論理和回路２０５には、２入力論理和回路２０６の出力であるモータ停止信号２１２と励磁パターン信号２０７とが入力される。２入力論理和回路２０５は、励磁パターン信号２１３を生成する。２入力論理和回路２０５は、モータ停止信号２１２がハイレベルである場合に、励磁パターン信号２０７を励磁パターン信号２１３として出力し、それ以外の場合に、０（ゼロ）レベルの信号を励磁パターン信号２１３として出力する。このようにして励磁パターン信号２０７のモータドライバ２０２への出力の可否が制御される。
ＣＰＵ１０２がイネーブル信号２０９をハイレベルからローレベルに切り替えると、ウォッチドッグタイマ２０３が停止する。このとき、２入力論理和回路２０６に入力されるイネーブル信号２０９もハイレベルからローレベルに切り替わる。
前述したように、２入力論理和回路２０６は、ＦＦ出力信号２１１がローレベルの状態と、イネーブル信号２０９がローレベルの状態との少なくとも何れか一方の状態である場合に、モータ停止信号２１２をローレベルに切り替える。これにより、励磁パターン信号２０７のモータドライバ２０２への供給が停止する。
前述したように、２入力論理和回路２０６は、ＦＦ出力信号２１１がローレベルの状態と、イネーブル信号２０９がローレベルの状態との少なくとも何れか一方の状態である場合に、モータ停止信号２１２をローレベルに切り替える。これにより、励磁パターン信号２０７のモータドライバ２０２への供給が停止する。
また、前述したように、ＣＰＵ１０２は、画像形成装置１の電力状態を通常状態から省電力状態に切り替える際に、イネーブル信号２０９をハイレベルからローレベルに切り替えてウォッチドッグタイマ２０３を停止する。
画像形成装置１の電力状態が通常状態である場合、ＣＰＵ１０２は、ウォッチドッグタイマ２０３のイネーブル信号２０９をハイレベルに切り替える。ウォッチドッグタイマ２０３を稼働した後に、ＣＰＵ１０２が暴走し、ＣＰＵ１０２から所定の周期でクリア信号２０８が入力されないと、所定の期間、ハイレベルのリセット信号２１０がウォッチドッグタイマ２０３から出力される。これにより、Ｄフリップフロップ２０４は、ＦＦ出力信号２１１をハイレベルからローレベルに切り換える。したがって、励磁パターン信号２０７のモータドライバ２０２への供給を停止することができ、モータ１１０１の駆動を停止することができる。
画像形成装置１の電力状態が通常状態である場合、ＣＰＵ１０２は、ウォッチドッグタイマ２０３のイネーブル信号２０９をハイレベルに切り替える。ウォッチドッグタイマ２０３を稼働した後に、ＣＰＵ１０２が暴走し、ＣＰＵ１０２から所定の周期でクリア信号２０８が入力されないと、所定の期間、ハイレベルのリセット信号２１０がウォッチドッグタイマ２０３から出力される。これにより、Ｄフリップフロップ２０４は、ＦＦ出力信号２１１をハイレベルからローレベルに切り換える。したがって、励磁パターン信号２０７のモータドライバ２０２への供給を停止することができ、モータ１１０１の駆動を停止することができる。
また、ＣＰＵ１０２の暴走により、ＣＰＵ１０２がウォッチドッグタイマ２０３のイネーブル信号２０９をローレベルに切り替えると、２入力論理和回路２０６にローレベルのイネーブル信号２０９が入力される。したがって、励磁パターン信号２０７のモータドライバ２０２への供給を停止することができ、モータ１１０１の駆動を停止することができる。
以下、図５のフローチャートを参照しながら、画像形成装置１の電力状態の切り替えに応じて読取部Ｉ／Ｆ１０８を制御する際のＣＰＵ１０２の動作の一例を説明する。
図５では、ＲＯＭ１０４に格納された（又はＲＯＭ１０４からＲＡＭ１０３に展開された）制御プログラムに基づいて、ＣＰＵ１０２が制御するウォッチドッグタイマ２０３のイネーブル信号２０９とクリア信号２０８の制御を行うための処理を説明する。
図５では、ＲＯＭ１０４に格納された（又はＲＯＭ１０４からＲＡＭ１０３に展開された）制御プログラムに基づいて、ＣＰＵ１０２が制御するウォッチドッグタイマ２０３のイネーブル信号２０９とクリア信号２０８の制御を行うための処理を説明する。
画像形成装置１の電源スイッチ１３３をユーザがオンに切り替えることにより、電源部１３から制御部１０に直流電源１５ａが供給されると、リセット信号１２６がローレベルからハイレベルに切り替わる。そうすると、ＣＰＵ１０２は初期化プログラムを実行し、画像形成装置１を通常状態に立ち上げる。
まず、ステップＳ５０１において、ＣＰＵ１０２は、ウォッチドッグタイマ２０３のイネーブル信号２０９をハイレベルに切り替える。
次に、ステップＳ５０２において、ＣＰＵ１０２は、ウォッチドッグタイマ２０３にクリア信号２０８を出力する。
前述したようにクリア信号２０８は、ＣＰＵ１０２が発生する信号であり、所定の周期Ｔｃｙｃで周期的に繰り返される波形を有する信号である。ウォッチドッグタイマ２０３は、クリア信号２０８が所定の周期Ｔｃｙｃで入力されていることを確認することにより、リセット信号２１０をローレベルに保持する。
次に、ステップＳ５０２において、ＣＰＵ１０２は、ウォッチドッグタイマ２０３にクリア信号２０８を出力する。
前述したようにクリア信号２０８は、ＣＰＵ１０２が発生する信号であり、所定の周期Ｔｃｙｃで周期的に繰り返される波形を有する信号である。ウォッチドッグタイマ２０３は、クリア信号２０８が所定の周期Ｔｃｙｃで入力されていることを確認することにより、リセット信号２１０をローレベルに保持する。
一方、ＣＰＵ１０２が何らかの原因で暴走した場合には、ＣＰＵ１０２からクリア信号２０８が出力されなくなる。したがって、ウォッチドッグタイマ２０３は、直前のクリア信号２０８を入力してから所定の周期Ｔｃｙｃ以上の時間が経過しても次のクリア信号２０８を入力しない。そうすると、ウォッチドッグタイマ２０３は、リセット信号２１０を、所定の期間Ｔｒｓｔだけハイレベルを保持した後に、ローレベルに戻す。
ステップＳ５０３において、ＣＰＵ１０２は、タイマ１２７を使用して、所定の周期Ｔｃｙｃ（所定の時間）が経過したか否かを判定する。ＣＰＵ１０２は、タイマ１２７からの割り込み通知により、所定の周期Ｔｃｙｃが経過したと判定すると（Ｓ５０３でＹｅｓ）、ステップＳ５０２に移行し、ウォッチドッグタイマ２０３にクリア信号２０８を出力する。一方、ＣＰＵ１０２は、所定の周期Ｔｃｙｃが経過していないと判定すると（Ｓ５０３でＮｏ）、ステップＳ５０４に移行し、省電力状態への移行条件が成立しているか否かを判定する。
この判定の結果、省電力状態への移行条件が成立していない場合（Ｓ５０４でＮｏ）、ステップＳ５０３に移行し、所定の周期Ｔｃｙｃの経過を監視する。
この判定の結果、省電力状態への移行条件が成立していない場合（Ｓ５０４でＮｏ）、ステップＳ５０３に移行し、所定の周期Ｔｃｙｃの経過を監視する。
一方、省電力状態への移行条件が成立している場合（Ｓ５０４でＹｅｓ）、ステップＳ５０５に移行し、ＣＰＵ１０２は、ウォッチドッグタイマ２０３へのイネーブル信号２０９をローレベルに切り替える。
次に、ステップＳ５０６において、ＣＰＵ１０２は、ＷＦＩ命令を実行し、ＣＰＵ１０２の動作を停止する。
次に、ステップＳ５０７において、ＣＰＵ１０２は、省電力状態からの復帰条件が成立するまで待機する。ＣＰＵ１０２は、例えば、省電力状態への復帰条件となる割り込み信号を受信した場合に、省電力状態からの復帰条件が成立したと判定する。そして、省電力状態からの復帰条件が成立すると（Ｓ５０７でＹｅｓ）、ステップＳ５０１に移行し、ＣＰＵ１０２は、ウォッチドッグタイマ２０３のイネーブル信号２０９をハイレベルに切り替える。
次に、ステップＳ５０６において、ＣＰＵ１０２は、ＷＦＩ命令を実行し、ＣＰＵ１０２の動作を停止する。
次に、ステップＳ５０７において、ＣＰＵ１０２は、省電力状態からの復帰条件が成立するまで待機する。ＣＰＵ１０２は、例えば、省電力状態への復帰条件となる割り込み信号を受信した場合に、省電力状態からの復帰条件が成立したと判定する。そして、省電力状態からの復帰条件が成立すると（Ｓ５０７でＹｅｓ）、ステップＳ５０１に移行し、ＣＰＵ１０２は、ウォッチドッグタイマ２０３のイネーブル信号２０９をハイレベルに切り替える。
図４は、読取部Ｉ／Ｆ１０８の各信号の変化を示すタイミングチャートである。具体的に図４Ａは、ＣＰＵ１０２が正常動作を行う場合の読取部Ｉ／Ｆ１０８の各信号の変化を示すタイミングチャートである。一方、図４Ｂと図４Ｃは、ＣＰＵ１０２が暴走等により異常な動作を行った場合の読取部Ｉ／Ｆ１０８の各信号の変化を示すタイミングチャートである。
図４Ａでは、まず、電源部１３から制御部１０に直流電源１５ａが入力されると、リセット回路１２５がリセット信号１２６をローレベルからハイレベルに切り替える。そうすると、ＣＰＵ１０２は、初期化プログラムを実行し、画像形成装置１を通常状態として起動させる。
ＣＰＵ１０２は、初期化プログラムにおいて、ウォッチドッグタイマ２０３のイネーブル信号２０９をローレベルからハイレベルに切り換える（図５：Ｓ５０１）。その後、ＣＰＵ１０２は、ウォッチドッグタイマ２０３にクリア信号２０８を出力する（図５：Ｓ５０２）。
以降、正常動作において、ＣＰＵ１０２は、クリア信号２０８を所定の周期Ｔｃｙｃで繰り返し出力する。
以降、正常動作において、ＣＰＵ１０２は、クリア信号２０８を所定の周期Ｔｃｙｃで繰り返し出力する。
ウォッチドッグタイマ２０３のリセット信号２１０は、初期状態（ローレベル）から切り替わらない。したがって、Ｄフリップフロップ２０４のＦＦ出力信号２１１は、初期状態（ハイレベル）を継続する。
モータ停止信号２１２は、イネーブル信号２０９がハイレベルであるかぎり、ハイレベルの状態を継続する。
励磁パターン信号２０７は、モータ制御回路２０１がＣＰＵ１０２からの動作の設定を受けると出力される。
モータ停止信号２１２がハイレベルの状態のため、励磁パターン信号２０７は、２入力論理和回路２０５で遮断されることなく、励磁パターン信号２１３としてモータドライバ２０２に供給される。モータドライバ２０２は、この励磁パターン信号２１３に基づいてモータ１１０１を駆動する。
モータ停止信号２１２は、イネーブル信号２０９がハイレベルであるかぎり、ハイレベルの状態を継続する。
励磁パターン信号２０７は、モータ制御回路２０１がＣＰＵ１０２からの動作の設定を受けると出力される。
モータ停止信号２１２がハイレベルの状態のため、励磁パターン信号２０７は、２入力論理和回路２０５で遮断されることなく、励磁パターン信号２１３としてモータドライバ２０２に供給される。モータドライバ２０２は、この励磁パターン信号２１３に基づいてモータ１１０１を駆動する。
画像形成装置１の電力状態を通常状態から省電力状態に切り換える際に（図５：Ｓ５０４）、ＣＰＵ１０２は、イネーブル信号２０９をハイレベルからローレベルに切り替えてウォッチドッグタイマ２０３の動作を停止させる（図５：Ｓ５０５）。
ウォッチドッグタイマ２０３の動作が停止するため、ＣＰＵ１０２はクリア信号２０８の出力を停止する。そして、所定の周期Ｔｃｙｃ以上の時間が経過しても、リセット信号２１０は初期状態（ローレベル）を継続し、ＦＦ出力信号２１１も初期状態（ハイレベル）を継続する。
ウォッチドッグタイマ２０３の動作が停止するため、ＣＰＵ１０２はクリア信号２０８の出力を停止する。そして、所定の周期Ｔｃｙｃ以上の時間が経過しても、リセット信号２１０は初期状態（ローレベル）を継続し、ＦＦ出力信号２１１も初期状態（ハイレベル）を継続する。
モータ停止信号２１２は、イネーブル信号２０９がローレベルに切り替わったことを受けて、ローレベルに切り替わる。これにより、２入力論理和回路２０５は、励磁パターン信号２０７の供給を停止する。しかしながら、省電力状態では、画像形成装置１の読取部１１の直流電源１５ｃを遮断し、モータ１１０１も駆動させないため、画像形成装置１の動作として、モータ停止信号２１２の影響を受けない。
その後、画像形成装置１の電力状態を省電力状態から通常状態に切り換える場合（図５：Ｓ５０７）、ＣＰＵ１０２は、イネーブル信号２０９をローレベルからハイレベルに切り替えて、ウォッチドッグタイマ２０３を稼働する（図５：Ｓ５０１）。そして、ＣＰＵ１０２は、クリア信号２０８の出力を再開する（図５：Ｓ５０２）。
図４Ｂは、異常動作として、ウォッチドッグタイマ２０３のイネーブル信号２０９がハイレベルの状態で、ＣＰＵ１０２が何らかの原因でウォッチドッグタイマ２０３にクリア信号２０８を出力しない場合のタイミングチャートを示す。
図４Ｂでは図４Ａと同様に、ＣＰＵ１０２は、画像形成装置１を通常状態として起動する。その後、ＣＰＵ１０２は、ウォッチドッグタイマ２０３のイネーブル信号２０９をハイレベルに切り替えることと、ウォッチドッグタイマ２０３にクリア信号２０８を出力することとを行う（図５：Ｓ５０１、Ｓ５０２）。
以下、図４Ａと異なる部分について、図４Ｂを参照しながら説明する。
以下、図４Ａと異なる部分について、図４Ｂを参照しながら説明する。
ＣＰＵ１０２が暴走して、所定の周期Ｔｃｙｃ以上の時間が経過してもＣＰＵ１０２からクリア信号２０８が出力されないと、ウォッチドッグタイマ２０３は、リセット信号２１０を、所定の期間Ｔｒｓｔだけハイレベルを保持した後に、ローレベルに戻す。
このリセット信号２１０の立ち上がりを受けると、Ｄフリップフロップ２０４は、ＦＦ出力信号２１１を、ハイレベルからローレベルに切り替える。以降、Ｄフリップフロップ２０４は、リセット回路１２５からのリセット信号１２６がハイレベルからローレベルに切り替わらない限り、ＦＦ出力信号２１１をローレベルの状態に保持する。
このリセット信号２１０の立ち上がりを受けると、Ｄフリップフロップ２０４は、ＦＦ出力信号２１１を、ハイレベルからローレベルに切り替える。以降、Ｄフリップフロップ２０４は、リセット回路１２５からのリセット信号１２６がハイレベルからローレベルに切り替わらない限り、ＦＦ出力信号２１１をローレベルの状態に保持する。
モータ停止信号２１２は、ＦＦ出力信号２１１がローレベルに切り替わることで、ローレベルの状態となる。したがって、２入力論理和回路２０５は、励磁パターン信号２０７のモータドライバ２０２への供給を遮断する（０（ゼロ）レベルの信号を励磁パターン信号２１３として出力する）。このように、ＣＰＵ１０２の暴走時に励磁パターン信号２０７が出力され続けても、モータ停止信号２１２により、モータ１１０１の駆動を停止することができる。
画像形成装置１の電源スイッチ１３３をユーザがオフして、電源部１３から制御部１０への直流電源１５ａの供給を遮断すると、リセット回路１２５は、リセット信号１２６をハイレベルからローレベルに切り替える。これにより、ＣＰＵ１０２はリセット状態になる。その後、ユーザが再度、電源スイッチ１３３をオンすることで、画像形成装置１は起動を再開する。これにより、リセット回路１２５は、リセット信号１２６をローレベルからハイレベルに切り替える。
モータ停止信号２１２のローレベルの状態は、電源スイッチ１３３のオフにより、リセット信号１２６がハイレベルからローレベルに切り替わることを契機として解除できる。具体的には、以上このようにしてＣＰＵ１０２をリセット状態にし、画像形成装置１の起動を再開した後、ＣＰＵ１０２からのイネーブル信号２０９がローレベルからハイレベルに切り替わることで、モータ停止信号２１２のローレベルの状態が解除される。また、ＦＦ出力信号２１１は、ＣＰＵ１０２をリセットするタイミング（電源スイッチ１３３のオフによりリセット信号１２６がハイレベルからローレベルになるタイミング）でローレベルからハイレベルに切り替わる。
図４Ｃは、異常動作として、ＣＰＵ１０２がウォッチドッグタイマ２０３のイネーブル信号２０９がハイレベルの状態で、ＣＰＵ１０２が何らかの原因でイネーブル信号２０９をローレベルに切り替える場合のタイミングチャートを示す。
図４Ｃでは図４Ａと同様に、ＣＰＵ１０２は、画像形成装置１を通常状態として起動する。その後、ＣＰＵ１０２は、ウォッチドッグタイマ２０３のイネーブル信号２０９をハイレベルに切り替えることと、ウォッチドッグタイマ２０３にクリア信号２０８を出力することとを行う（図５：Ｓ５０１、Ｓ５０２）。
以下、図４Ａと異なる部分について、図４Ｃを参照しながら説明する。
以下、図４Ａと異なる部分について、図４Ｃを参照しながら説明する。
ＣＰＵ１０２が暴走して、イネーブル信号２０９をハイレベルからローレベルに切り替えると、Ｄフリップフロップ２０４は、ＦＦ出力信号２１１の状態によらずに、モータ停止信号２１２をローレベルに切り替える。
ここでは、ＣＰＵ１０２が何らかの原因で暴走してイネーブル信号２０９をローレベルに切り替えるが、クリア信号２０８は正常に出力しつづるので、モータ停止信号２１２をローレベルに切り替えないと、モータ１１０１が駆動し続ける。
しかしながら、図４Ｂと同様に、励磁パターン信号２０７が出力され続けても、モータ停止信号２１２をローレベルに切り替えることにより、モータ１１０１の駆動を停止できる。
ここでは、ＣＰＵ１０２が何らかの原因で暴走してイネーブル信号２０９をローレベルに切り替えるが、クリア信号２０８は正常に出力しつづるので、モータ停止信号２１２をローレベルに切り替えないと、モータ１１０１が駆動し続ける。
しかしながら、図４Ｂと同様に、励磁パターン信号２０７が出力され続けても、モータ停止信号２１２をローレベルに切り替えることにより、モータ１１０１の駆動を停止できる。
画像形成装置１の電源スイッチ１３３をユーザがオフして、電源部１３から制御部１０への直流電源１５ａの供給を遮断すると、リセット回路１２５は、リセット信号１２６をハイレベルからローレベルに切り替える。これにより、ＣＰＵ１０２はリセット状態になる。その後、ユーザが再度、電源スイッチ１３３をオンすることで、画像形成装置１は起動を再開する。これにより、リセット回路１２５は、リセット信号１２６をローレベルからハイレベルに切り替える。
図４Ｂを参照しながら説明したように、モータ停止信号２１２のローレベルの状態は、電源スイッチ１３３のオフにより、リセット信号１２６がハイレベルからローレベルに切り替わることを契機として解除できる。具体的に、モータ停止信号２１２のローレベルの状態は、イネーブル信号２０９がローレベルからハイレベルに切り替わることで解除される。
図４Ｂ、図４Ｃでは、モータ停止信号２１２のローレベルの状態を解除するための条件として、画像形成装置１の電源スイッチ１３３をユーザがオフして、電源部１３から制御部１０への直流電源１５ａの供給を遮断する場合を例に挙げて説明した。しかしながら、必ずしもこのような条件でモータ停止信号２１２のローレベルの状態を解除する必要はない。
例えば、ＣＰＵ１０２が暴走したことに起因する信号の状態をリセット回路１２５が受けて、制御部１０に対しリセット信号１２６を出力して、画像形成装置１を再起動できるようにしてもよい。このような信号の状態としては、例えば、ウォッチドッグタイマ２０３のリセット信号２１０の一時的な立ち上がり（図４Ｂの所定の期間Ｔｒｓｔ）や、ＦＦ出力信号２１１の立ち下がり（図４Ｂを参照）がある。この他、図４Ｃに示す例においては、リセット信号１２６がハイレベルのとき（ＣＰＵ１０２がリセット状態でないとき）のイネーブル信号２０９の立ち下がりをリセット回路１２５が受けてもよい。また、図４Ｂ、図４Ｃに示す例において、リセット信号１２６がハイレベルのとき（ＣＰＵ１０２がリセット状態でないとき）のモータ停止信号２１２の立ち下がりをリセット回路１２５が受けてもよい。
例えば、ＣＰＵ１０２が暴走したことに起因する信号の状態をリセット回路１２５が受けて、制御部１０に対しリセット信号１２６を出力して、画像形成装置１を再起動できるようにしてもよい。このような信号の状態としては、例えば、ウォッチドッグタイマ２０３のリセット信号２１０の一時的な立ち上がり（図４Ｂの所定の期間Ｔｒｓｔ）や、ＦＦ出力信号２１１の立ち下がり（図４Ｂを参照）がある。この他、図４Ｃに示す例においては、リセット信号１２６がハイレベルのとき（ＣＰＵ１０２がリセット状態でないとき）のイネーブル信号２０９の立ち下がりをリセット回路１２５が受けてもよい。また、図４Ｂ、図４Ｃに示す例において、リセット信号１２６がハイレベルのとき（ＣＰＵ１０２がリセット状態でないとき）のモータ停止信号２１２の立ち下がりをリセット回路１２５が受けてもよい。
また、以上のようなウォッチドッグタイマ２０３のリセット信号２１０やＦＦ出力信号２１１の状態をＣＰＵ１０２の不図示の割り込み端子で検出してもよい。このようにする場合、ＣＰＵ１０２は、自身が動作可能であれば、リセット回路１２５を起動して、自らリブートを実行する。
また、操作パネル１４の表示部にエラー通知を行うと同時に、「電源スイッチをオフ／オンして下さい」等のメッセージを表示して、ユーザに再起動を促すようにしてもよい。
また、操作パネル１４の表示部にエラー通知を行うと同時に、「電源スイッチをオフ／オンして下さい」等のメッセージを表示して、ユーザに再起動を促すようにしてもよい。
また、画像形成装置１は、図４Ｂや図４Ｃのようなエラー（ＣＰＵ１０２の暴走）が発生した時には、読取部１１の動作が正常に終了しないことから、当該エラーを検出できる。この場合、例えば、以下のようにしてもよい。すなわち、前述したリセット信号２１０、ＦＦ出力信号２１１、モータ停止信号２１２の状態の少なくとも何れか１つの状態を検出して記憶しておく。そして、モータ１１０１の動作が停止した場合、ＣＰＵ１０２は、その停止の原因となったＣＰＵ１０２の動作を、ＣＰＵ１０２のリセット後に解析する。図４Ｂに示すように、ＣＰＵ１０２の暴走時の動作としてクリア信号２０８の送信ができなかったことは、例えば、リセット信号２１０の立ち上がりと、ＦＦ出力信号２１１の立ち下がり及び立ち上がりと、の少なくとも何れか一方により特定できる。また、図４Ｃに示すように、ＣＰＵ１０２の暴走時の動作としてＣＰＵ１０２がウォッチドッグタイマ２０３を停止させた（イネーブル信号２０９をローレベルにした）ことは、例えば、以下のようにして特定できる。すなわち、モータ停止信号２１２の立ち下がりのタイミングでリセット信号２１０及びＦＦ出力信号２１１の変化がないことにより特定できる。
以上のように本実施形態では、ＦＦ出力信号２１１とイネーブル信号２０９とが共にハイレベルである場合にモータ停止信号２１２をハイレベルにし、それ以外の場合にモータ停止信号２１２をローレベルにする。モータ停止信号２１２がハイレベルである場合に限り、励磁パターン信号２０７を励磁パターン信号２１３としてモータドライバ２０２に出力する。ウォッチドッグタイマ２０３が稼働中にＣＰＵ１０２がウォッチドッグタイマ２０３にクリア信号２０８を出力しない場合には、ウォッチドッグタイマ２０３が、そのことを検出して、リセット信号２１０を一時的にハイレベルにする。これにより、ＦＦ出力信号２１１がローレベルになり、励磁パターン信号２０７の出力を阻止する。また、ＣＰＵ１０２をリセットするタイミングでないときにＣＰＵ１０２がイネーブル信号２０９をローレベルに切り替えてしまう場合には、モータ停止信号２１２がローレベルになり、励磁パターン信号２０７の出力を阻止する。したがって、ＣＰＵ１０２の暴走時によって、ＣＰＵ１０２が、モータ１１０１の動作を停止するウォッチドッグタイマ２０３の機能を停止させても、モータ１１０１の動作を確実に停止することができる。
（変形例）
次に、本実施形態の変形例を説明する。本実施形態では、ＣＰＵ１０２の暴走時に読取部Ｉ／Ｆ１０８で停止する電気部品がモータ１１０１である場合を例に挙げて説明した。しかしながら、読取部Ｉ／Ｆ１０８で停止する電気部品は、モータ１１０１に限らず、ＣＰＵ１０２で制御する読取部１１に搭載される電気部品であればよい。
図６は、読取部Ｉ／Ｆ６００の構成の一例を示す図である。図６は、図２に対応する図である。尚、図６において、図２と同一の構成については、図２に付した符号と同一の符号を付す等して詳細な説明を省略する。
図６に示す例では、画像形成装置１は読取部１１として制御する電気部品として、モータ１１０１の他に、ソレノイド１１０２と、密着型イメージセンサ（以下、ＣＩＳ）１１０３とを備える。
ソレノイド１１０２は、モータ１１０１と同様に、読取部１１のローラを駆動する電気部品である。ＣＰＵ１０２は、制御ポート６０７を選択して、ソレノイド駆動回路６０１を駆動する。ソレノイド駆動回路６０１から電源を供給することでソレノイド１１０２が駆動する。
ＣＩＳ１１０３は、ＣＩＳ光源１１０３ｂと、撮像素子を含むＣＩＳ本体１１０３ａとがケース内に一体に収められて構成される。ＣＩＳ光源１１０３ｂは、レッド、グリーン、ブルーのＬＥＤ（Light Emitting Diode）を有する。
ＣＰＵ１０２は、ＣＩＳ本体１１０３ａの駆動のために、制御ポート６０８を選択して、ＣＩＳ電源回路６０２からＣＩＳ本体１１０３ａに電源を供給する。また、ＣＰＵ１０２は、ＣＩＳ光源１１０３ｂの駆動のために、制御ポート６０９を選択して、ＬＥＤ駆動回路６０３からＣＩＳ光源１１０３ｂ（ＬＥＤ）に電源を供給する。
次に、本実施形態の変形例を説明する。本実施形態では、ＣＰＵ１０２の暴走時に読取部Ｉ／Ｆ１０８で停止する電気部品がモータ１１０１である場合を例に挙げて説明した。しかしながら、読取部Ｉ／Ｆ１０８で停止する電気部品は、モータ１１０１に限らず、ＣＰＵ１０２で制御する読取部１１に搭載される電気部品であればよい。
図６は、読取部Ｉ／Ｆ６００の構成の一例を示す図である。図６は、図２に対応する図である。尚、図６において、図２と同一の構成については、図２に付した符号と同一の符号を付す等して詳細な説明を省略する。
図６に示す例では、画像形成装置１は読取部１１として制御する電気部品として、モータ１１０１の他に、ソレノイド１１０２と、密着型イメージセンサ（以下、ＣＩＳ）１１０３とを備える。
ソレノイド１１０２は、モータ１１０１と同様に、読取部１１のローラを駆動する電気部品である。ＣＰＵ１０２は、制御ポート６０７を選択して、ソレノイド駆動回路６０１を駆動する。ソレノイド駆動回路６０１から電源を供給することでソレノイド１１０２が駆動する。
ＣＩＳ１１０３は、ＣＩＳ光源１１０３ｂと、撮像素子を含むＣＩＳ本体１１０３ａとがケース内に一体に収められて構成される。ＣＩＳ光源１１０３ｂは、レッド、グリーン、ブルーのＬＥＤ（Light Emitting Diode）を有する。
ＣＰＵ１０２は、ＣＩＳ本体１１０３ａの駆動のために、制御ポート６０８を選択して、ＣＩＳ電源回路６０２からＣＩＳ本体１１０３ａに電源を供給する。また、ＣＰＵ１０２は、ＣＩＳ光源１１０３ｂの駆動のために、制御ポート６０９を選択して、ＬＥＤ駆動回路６０３からＣＩＳ光源１１０３ｂ（ＬＥＤ）に電源を供給する。
ＣＰＵ１０２が暴走した際には、第１の実施形態で説明したように、モータ停止信号２１２、イネーブル信号２０９により、ソレノイド駆動回路６０１、ＣＩＳ電源回路６０２、ＬＥＤ駆動回路６０３の各制御信号６１０、６１１、６１２を停止する。２入力論理回路６０４、６０５、６０６により、ＣＰＵ１０２からの各制御ポート６０７、６０８、６０９の状態に係らず遮断することで、ソレノイド１１０２、ＣＩＳ本体１１０３ａ、ＣＩＳ光源１１０３ｂの動作を停止できる。
また、本実施形態では、ＣＰＵ１０２の暴走時に停止する電気部品として、画像形成装置１の読取部１１を構成する電気部品について示した。しかしながら、ＣＰＵ１０２の暴走時に停止する電気部品は、画像形成装置１の読取部１１に含まれるものに限定されない。例えば、印刷部１２や操作パネル１４等で、ＣＰＵ１０２が駆動する電気部品であれば、読取部Ｉ／Ｆ１０８と同様の構成でＣＰＵ１０２の暴走時に、停止させることができる。
尚、本実施形態では、ＣＰＵ１０２が第１の制御手段の一例であり、ウォッチドッグタイマ２０３が検出手段の一例であり、Ｄフリップフロップ２０４及び２入力論理和回路２０５、２０６が第２の制御手段の一例である。また、励磁パターン信号２０７が駆動信号の一例であり、イネーブル信号２０９が指示信号の一例である。
また、クリア信号２０８が繰り返し信号の一例である。
また、リセット回路１２５がリセット手段の一例であり、リセット信号２１０が検出信号の一例である。
また、Ｄフリップフロップ２０４が第１の回路の一例であり、２入力論理和回路２０６が第２の回路の一例であり、２入力論理和回路２０５が第３の回路の一例である。また、ＦＦ出力信号２１１が出力信号の一例であり、モータ停止信号２１２が供給可否信号の一例である。
その他、各信号におけるハイレベルが第１のレベルの一例であり、ローレベルが第２のレベルの一例である。
また、クリア信号２０８が繰り返し信号の一例である。
また、リセット回路１２５がリセット手段の一例であり、リセット信号２１０が検出信号の一例である。
また、Ｄフリップフロップ２０４が第１の回路の一例であり、２入力論理和回路２０６が第２の回路の一例であり、２入力論理和回路２０５が第３の回路の一例である。また、ＦＦ出力信号２１１が出力信号の一例であり、モータ停止信号２１２が供給可否信号の一例である。
その他、各信号におけるハイレベルが第１のレベルの一例であり、ローレベルが第２のレベルの一例である。
尚、前述した実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
（その他の実施例）
本発明は、前述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
本発明は、前述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
１：画像形成装置、１１：読取部Ｉ／Ｆ、１０２：ＣＰＵ、１１０１：モータ
Claims (10)
- 電気部品を駆動するための駆動信号を出力する第１の制御手段と、
前記第１の制御手段の状態を監視し、前記第１の制御手段の状態に基づいて、前記電気部品に前記駆動信号が出力されるのを停止するリセット信号を出力する監視手段と、
前記リセット信号が入力されたことに従って、前記電気部品を駆動するための前記駆動信号が前記電気部品に入力されるのを停止する第２の制御手段と、を有し、
前記第１の制御手段は、さらに、イネーブル信号を出力し、
前記監視手段は、前記イネーブル信号が入力されたことに従って、前記リセット信号の出力を停止し、
前記第２の制御手段は、さらに、前記イネーブル信号が入力されたことに従って、前記電気部品を駆動するための前記駆動信号が前記電気部品に入力されるのを停止する、ことを特徴とする情報処理装置。 - 前記情報処理装置の電力状態は、前記情報処理装置に含まれる一部の回路への電源の供給が遮断される省電力状態を含み、
前記省電力状態に移行する条件が成立すると、前記第１の制御手段は、前記イネーブル信号を前記監視手段及び前記第２の制御手段に出力し、
前記第２の制御手段は、前記イネーブル信号が入力されたことに従って、前記駆動信号が前記電気部品に入力されるのを停止する、ことを特徴とする請求項１に記載の情報処理装置。 - 前記第１の制御手段は、ＣＰＵであり、
前記省電力状態では、前記ＣＰＵの内部クロックが停止する、ことを特徴とする請求項２に記載の情報処理装置。 - 前記監視手段は、前記第１の制御手段から周期的に出力される繰り返し信号を検知する場合に、前記第１の制御手段が異常でないと判断し、前記繰り返し信号を検知しない場合に、前記第１の制御手段が異常であると判断する、ことを特徴とする請求項１乃至３の何れか１項に記載の情報処理装置。
- 前記監視手段は、前記第１の制御手段が異常であると判断したことに基づいて、前記リセット信号を出力する、ことを特徴とする請求項１乃至３の何れか１項に記載の情報処理装置。
- 前記監視手段は、ウォッチドックタイマである、ことを特徴とする請求項１乃至５の何れか１項に記載の情報処理装置。
- 前記第２の制御手段は、Ｄフリップフロップと、第１の２入力論理和回路と、第２の２入力論理和回路と、を有する、ことを特徴とする請求項１乃至６の何れか１項に記載の情報処理装置。
- 前記リセット信号は、前記Ｄフリップフロップに入力される、ことを特徴とする請求項７に記載の情報処理装置。
- 前記イネーブル信号は、前記第１の２入力論理和回路に入力される、ことを特徴とする請求項７又は８に記載の情報処理装置。
- 電気部品を駆動するための駆動信号を出力する第１の制御工程と、
前記第１の制御工程の状態を監視し、前記第１の制御工程の状態に基づいて、前記電気部品に前記駆動信号が出力されるのを停止するリセット信号を出力する監視工程と、
前記リセット信号が入力されたことに従って、前記電気部品を駆動するための前記駆動信号が前記電気部品に入力されるのを停止する第２の制御工程と、を有し、
前記第１の制御工程は、さらに、イネーブル信号を出力し、
前記監視工程は、前記イネーブル信号が入力されたことに従って、前記リセット信号の出力を停止し、
前記第２の制御工程は、さらに、前記イネーブル信号が入力されたことに従って、前記電気部品を駆動するための前記駆動信号が前記電気部品に入力されるのを停止する、ことを特徴とする情報処理装置の制御方法。
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